JP7104245B2 - パッケージング基板及びこれを含む半導体装置 - Google Patents

パッケージング基板及びこれを含む半導体装置 Download PDF

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Description

具現例は、パッケージング基板及びこれを含む半導体装置に関する。
［連関した出願との相互参照］
本出願は、２０１９年８月２３日に出願された米国仮出願特許出願番号６２／８９０，６８９による優先権の利益を有し、前記優先権の基礎出願の内容はいずれも本出願の内容に含まれる。
電子部品を製作するにおいて、半導体ウエハに回路を具現することを前工程（ＦＥ：Ｆｒｏｎｔ－Ｅｎｄ）と言い、ウエハを実際の製品で使用可能な状態に組み立てることを後工程（ＢＥ：Ｂａｃｋ－Ｅｎｄ）と言い、この後工程にパッケージング工程が含まれる。
最近の電子製品の急速な発展を可能にした半導体産業の４つの核心技術としては、半導体技術、半導体パッケージング技術、製造工程技術、ソフトウェア技術がある。半導体技術は、マイクロ以下のナノ単位の線幅、千万個以上のセル、高速動作、多くの熱放出などの多様な形態に発展しているが、相対的にこれを完璧にパッケージングする技術がサポートされていない。そこで、半導体の電気的性能は、半導体技術自体の性能よりは、パッケージング技術及びこれによる電気的接続によって決定される場合もある。
パッケージング基板の材料としては、セラミック又は樹脂が適用される。セラミック基板の場合は、抵抗値が高いか誘電率が高いので、高性能高周波の半導体素子を搭載することが容易でない。樹脂基板の場合は、相対的に高性能高周波の半導体素子を搭載することはできるが、配線のピッチ縮小に限界がある。
近年、ハイエンド用パッケージング基板にシリコンやガラスを適用した研究が進行中である。シリコンやガラス基板に貫通穴を形成し、導電性物質をこの貫通穴に適用することによって、素子とマザーボードとの間の配線長さが短くなり、優れた電気的特徴を有することができる。
関連した先行文献として、
韓国公開特許公報第１０－２０１９－０００８１０３号、
韓国公開特許公報第１０－２０１６－０１１４７１０号、
韓国登録特許公報第１０－１４６８６８０号などがある。
具現例の目的は、ガラス基板を適用することによって、より集積化されたパッケージング基板及びこれを含む半導体装置を提供することにある。
前記目的を達成するために、一具現例に係るパッケージング基板は、
互いに向かい合う第１面及び第２面を有するガラス基板を含むコア層；及び
前記ガラス基板を厚さ方向に貫通する多数のコアビア；を含み、
前記コアビアは、開口部が円形である円形コアビアと、開口部のｘ－ｙ方向のアスペクト比が１．２以上の非円形コアビアとを含み、
前記非円形コアビア上には、１個又は２個以上の電力伝達素子が位置し得る。
一具現例において、前記非円形コアビアの内部には、最小厚さが５μｍ以上の電気伝導性層が位置し得る。
一具現例において、前記非円形コアビアの内部には、前記非円形コアビアの内部体積の３０％以上を充填する電気伝導性層が位置し得る。
一具現例において、前記非円形コアビアは、その開口部の形態が楕円形、四角形、Ｌ型、又はＵ型であるものを含むことができる。
一具現例において、前記非円形コアビアの内部に位置する非円形ビア分配パターンを含み、
前記非円形ビア分配パターンは、
前記非円形コアビアの内部空間が全て電気伝導性層で充填された充填ビアパターン；及び
前記非円形コアビアの内部空間の一部は電気伝導性層で充填され、残りの部分は絶縁層で充填された複合型ビアパターン；
のうちいずれか一つ以上を含むことができる。
一具現例において、前記充填ビアパターンは、
前記非円形コアビアの内部空間が全て電気伝導性層で充填された充填ビアパターンＩ；及び
前記非円形コアビアはコンフォーマルビアパターンを含み、その内部空間が全て電気伝導性層で充填された充填ビアパターンＩＩ；
のうちいずれか一つ以上のパターンを含むことができる。
一具現例において、前記複合型ビアパターンは、
前記非円形コアビアの内径面と実質的に当接するように電気伝導性層が形成され、前記非円形コアビア内の残りの部分に絶縁層が充填された複合型ビアパターンＩ；及び
前記非円形コアビアの内径面と実質的に当接するように絶縁層が形成され、前記絶縁層以外の空間に電気伝導性層が形成された複合型ビアパターンＩＩ；
のうちいずれか一つ以上を含むことができる。
一具現例において、前記非円形ビア分配パターンの電気伝導性層と前記電力伝達素子の電極とが連結され得る。
一具現例において、前記コアビアは、前記第１面と接する第１開口部；前記第２面と接する第２開口部；及び前記第１開口部と第２開口部とを連結する全体のコアビアにおいてその内径が最も狭い区域である最小内径部；を含むことができる。
前記目的を達成するために、一具現例に係る半導体装置は、
１以上の半導体素子を含む半導体素子部；
前記半導体素子部と電気的に連結されるパッケージング基板；及び
前記パッケージング基板と電気的に連結され、前記半導体素子に外部の電気的信号を伝達し、前記半導体素子を互いに連結するマザーボード；を含むことができる。
具現例のパッケージング基板及びこれを含む半導体装置は、半導体素子とマザーボードとの間をより近く連結し、電気的信号が最大限短い距離で伝達されるようにし、信号伝達速度などの電気的特性を大きく向上させることができる。
また、基板のコアとして適用するガラス基板は、それ自体が絶縁体であるので、既存のシリコンコアに比べて寄生素子が発生するおそれがほとんどなく、絶縁膜処理工程をより単純化させることができ、高速回路にも適用が可能である。
併せて、シリコンが丸いウエハの形態で製造される場合と異なり、ガラス基板が大型パネルの形態で製造されるので、大量製造が比較的容易であり、経済性をより向上させることができる。
具現例に係るコアビア及び非円形ビアが形成された状態を説明する概念図（ａ）と、電力伝達素子が配置された状態を説明する概念図（ｂ）である。 （ａ）は、図１（ａ）のａ－ａ'断面の一部を説明する概念図で、（ｂ）は、図１（ａ）のｂ－ｂ'断面の一部を説明する概念図である。 （ａ）～（ｄ）は、具現例の非円形ビアに分配パターンが形成された状態を断面で説明する概念図である。 （ａ）及び（ｂ）は、それぞれ具現例の非円形ビア上に電力伝達素子が配置された状態をｘ－ｚ方向の断面（ａ）及びｙ－ｚ方向の断面（ｂ）で説明する概念図である。 具現例に係る半導体装置の断面を説明する概念図である。 他の具現例に係るパッケージング基板の断面を説明する概念図である。 （ａ）及び（ｂ）は、それぞれ具現例で適用するコアビアの断面を説明する概念図である。 具現例に係るパッケージング基板の断面の一部を説明する詳細概念図である（丸は、上面又は底面で観察した状態を示す）。 具現例に係るパッケージング基板の断面の一部を説明する詳細概念図である（丸は、上面又は底面で観察した状態を示す）。 具現例に係るパッケージング基板の製造過程を断面で説明するフローチャートである。 具現例に係るパッケージング基板の製造過程を断面で説明するフローチャートである。
以下、具現例の属する技術分野における通常の知識を有する者が容易に実施できるように、実施例について添付の図面を参考にして詳細に説明する。しかし、具現例は、様々な異なる形態で具現可能であり、ここで説明する実施例に限定されない。明細書全体にわたって類似する部分に対しては同一の図面符号を付した。
本明細書全体において、マーカッシュ形式の表現に含まれた「これらの組み合わせ」という用語は、マーカッシュ形式の表現に記載された各構成要素からなる群から選ばれる１つ以上の混合又は組み合わせを意味するものであって、前記各構成要素からなる群から選ばれる１つ以上を含むことを意味する。
本明細書全体において、「第１」、「第２」又は「Ａ」、「Ｂ」などの用語は、同一の用語を互いに区別するために使用される。また、単数の表現は、文脈上、明らかに異なる意味を有さない限り、複数の表現を含む。
本明細書において、「～系」は、化合物内に「～に該当する化合物」又は「～の誘導体」を含むものを意味し得る。
本明細書において、Ａ上にＢが位置するということは、Ａ上に直接当接してＢが位置したり、又はそれらの間に別の層が位置しながらＡ上にＢが位置することを意味し、Ａの表面に当接してＢが位置することに限定して解釈されない。
本明細書において、Ａ上にＢが連結されるということは、ＡとＢが直接連結されたり、又はＡとＢがその間の他の構成要素を介して連結されることを意味し、特別な言及がない限り、ＡとＢが直接連結されることに限定して解釈されない。
本明細書において、単数の表現は、特に説明がなければ、文脈上解釈される単数又は複数を含む意味に解釈される。
発明者らは、より集積化され、薄い厚さで高性能を発揮できる半導体装置を開発する過程で、素子自体のみならず、パッケージングに対する部分が性能向上において重要な要素であるという点を認識し、これに対して研究する中で、既存のインターポーザと有機基板のように２層以上のコアをパッケージング基板としてマザーボード上に適用していた場合と異なり、ガラスコアを単一層で適用し、貫通ビアの形状、これに形成される電気伝導性層などを制御する方法を適用することによって、パッケージング基板をより薄くし、半導体装置の電気的特性を向上できるという点を確認し、本発明を完成した。また、発明者らは、特に、電力伝達素子の場合は、既存の有機基板においてドリルを用いて形成する円形貫通孔では電気的信号伝達の効率性に限界があるという問題を認識し、これを補完するための方法を研究する中で、ガラス基板に形成可能な非円形ビアを活用することによってこのような問題を解消できるという点を確認し、本発明を完成した。
以下、図１乃至図９を参考にして、具現例をより詳細に説明する。
前記目的を達成するために、具現例に係る半導体装置１００は、１以上の半導体素子３２、３４、３６が位置する半導体素子部３０；前記半導体素子と電気的に連結されるパッケージング基板２０；及び前記パッケージング基板と電気的に連結され、前記半導体素子に外部の電気的信号を伝達し、前記半導体素子を互いに連結するマザーボード１０；を含む。
他の具現例に係るパッケージング基板２０は、コア層２２；及び上部層２６；を含む。
前記半導体素子部３０は、半導体装置に実装される各素子を意味し、接続電極などによって前記パッケージング基板２０に実装される。具体的には、前記半導体素子部３０としては、例えば、ＣＰＵ、ＧＰＵなどの演算素子（第１素子：３２、第２素子：３４）、メモリチップなどの記憶素子（第３素子、３６）などが適用され得るが、半導体装置に実装される半導体素子であれば制限なく適用可能である。
前記マザーボード１０としては、印刷回路基板、印刷配線基板などのマザーボードが適用され得る。
前記パッケージング基板２０は、コア層２２；及び前記コア層の一面上に位置する上部層２６；を含む。
前記パッケージング基板２０は、選択的にコア層の下側に位置する下部層２９をさらに含むことができる。
前記コア層２２は、ガラス基板２１；前記ガラス基板を厚さ方向に貫通する多数のコアビア２３；及び前記ガラス基板又はコアビアの表面上に位置し、少なくともその一部が前記コアビアを通じて前記第１面及び前記第２面上の電気伝導性層を電気的に連結する電気伝導性層が位置するコア分配層２４；を含む。
前記ガラス基板２１は、互いに向かい合う第１面２１３及び第２面２１４を有し、これらの二つの面は、互いにほぼ平行であり、ガラス基板の全体にわたって一定の厚さを有する。
前記ガラス基板２１には、前記第１面及び前記第２面を貫通するコアビア２３が位置する。
半導体装置のパッケージング基板は、既存にはシリコン基板と有機基板とが積層された形態で形成された。シリコン基板の場合は、半導体という特性上、高速回路に適用したときは、寄生素子が発生するおそれがあり、電力損失が相対的に大きいという短所があった。また、有機基板の場合は、より複雑になる分配パターンを形成するために大面積化が必要であるが、これは、超小型化される電子機器の製造の流れと符合していない。定められた大きさ内で複雑な分配パターンを形成するためには、実質的にパターン微細化が必要であるが、有機基板に適用する高分子などの素材の特性上、パターン微細化に実質的な限界があった。
具現例では、このような問題を解決する方法として、ガラス基板２１をコア層２２の支持体として適用する。また、ガラス基板と共に、ガラス基板を貫通して形成されたコアビア２３を適用することによって、電気的流れの長さをより短縮し、より小型化され、より速い反応、より少ない損失特性を有するパッケージング基板２０を提供する。
前記ガラス基板２１としては、半導体に適用されるガラス基板を適用することが好ましく、例えば、ホウケイ酸ガラス基板、無アルカリガラス基板などが適用され得るが、これに限定されない。
前記ガラス基板２１の厚さは、１，０００μｍ以下であってもよく、１００μｍ～１，０００μｍであってもよく、１００μｍ～７００μｍであってもよい。より具体的には、前記ガラス基板２１の厚さは、１００μｍ～５００μｍであってもよい。より薄いパッケージング基板を形成することが、電気的信号の伝達をより効率化できるという点で有利であるが、支持体としての役割もしなければならないので、前記厚さを有するガラス基板２１を適用することが好ましい。ここで、ガラス基板の厚さは、ガラス基板上に位置する電気伝導性層の厚さを除いたガラス基板自体の厚さを意味する。
前記コアビア２３は、前記ガラス基板２１の予め定められた領域を除去する方式で形成されてもよく、具体的には、物理及び／又は化学的な方法で板状ガラスをエッチングすることによって形成されたものであってもよい。
具体的には、前記コアビア２３の形成には、ガラス基板の表面にレーザーなどの方式で欠陥（溝）を形成した後、化学的にエッチングする方式、レーザーエッチングなどが適用され得るが、これに限定されない。
前記コアビア２３は、開口部が実質的に円形である円形コアビア２３１ａと、開口部のｘ－ｙ方向のアスペクト比が１．２以上の非円形コアビア２３１ｂとを含む。
前記円形コアビア２３１ａは、円形と称したが、通常、ｘ－ｙ方向のアスペクト比が実質的に１の一般的なコアビアを意味し、正確な円形を意味するものに限定されない。
前記非円形コアビア２３１ｂは、具体的には、その開口部の形態が楕円形、四角形、Ｌ型又はＵ型であるものを含み、その形態には特別な限定がない。よって、前記非円形コアビアは、その断面の形態が台形、四角形などであってもよい。
前記非円形コアビア２３１ｂは、開口部が一定の水準以上のｘ－ｙ方向のアスペクト比を有する。また、前記非円形コアビア上には１個又は２個以上の電力伝達素子が連結されてもよく、少なくとも前記電力伝達素子の一部（例示：一末端の電極）が前記非円形コアビアと電気的に連結されて配置されてもよい。
積層セラミックキャパシタ（ＭＬＣＣ）などの電力伝達素子は、半導体素子の性能に重要な役割をする。受動素子である電力伝達素子は、半導体素子に少なくとも２００個以上適用されることが一般的であり、電力の伝達において、素子周辺の電気伝導性層の特性にもその性能の影響を受ける。具現例では、このような電力伝達素子のように低抵抗の電気伝導性層が必要な場所に非円形コアビア２３１ｂを適用する。
既存の有機基板の場合、コアビアを形成し、前記コアビアで基板の上部と下部とを電気伝導性物質に連結し、電力伝達素子に連結される電流が前記ガラス基板を貫通して連結されるようにする方式を採用した。しかし、電力伝達に影響を及ぼす面抵抗は、電気伝導性層の断面の広さに影響を受ける因子であり、電気伝導性層の断面の広さはビアの断面積の大きさ以下に限定される。よって、電力伝達素子に伝達される電流の大きさを増加させるためにはコアビアの断面積を増加させなければならないが、既存のドリルで貫通していた方式などを適用すると、コアビアの断面積を広げることは容易でなかった。
具現例では、ガラス基板を適用することから得られる上述した各特徴に加えて、非円形コアビア２３１ｂでｘ－ｙ方向のアスペクト比が大きく、相対的にその断面積の広さが大きい非円形楕円ビアを適用することができる。このような非円形楕円ビアは、その内部に電気伝導性層を意図する形態及び十分な体積で形成できるという長所を有する。併せて、ガラス基板の場合、ビアの形成に機械的な形成方法でない化学的なビア形成過程（例示：化学的エッチング）が含まれるので、エッチング前のビア形成位置に欠陥を生成する過程で非円形コアビアの形成のための欠陥を形成すると、別途のエッチング工程を追加しなくても円形コアビアと非円形コアビアを同時に形成することができる。
前記非円形コアビア２３１ｂは、開口部のｘ－ｙ方向のアスペクト比が１．２以上であってもよく、２以上であってもよく、３以上であってもよい。また、前記非円形コアビア２３１ｂの開口部のｘ－ｙ方向のアスペクト比は、２５以下であってもよく、２０以下であってもよく、１５以下であってもよい。このような範囲で非円形コアビアの開口部を形成する場合、素子の配置により有利である。
前記非円形コアビア２３１ｂの内部には、最小厚さが５μｍ以上の電気伝導性層が位置し得る。具体的には、前記非円形コアビア２３１ｂの内部に位置する電気伝導性層である非円形ビア分配パターン２４２は、１０μｍ以上の厚さを有してもよく、１５μｍ以上の厚さを有してもよい。前記非円形ビア分配パターン２４２の最大厚さは、前記非円形コアビアの内部を一杯にするときの厚さであって、非円形コアビアの大きさに依存するので、その上限を特定しない。
前記非円形コアビアの内部には、前記非円形コアビアの内部体積の３０％以上を充填する電気伝導性層が位置し得る。すなわち、非円形ビア分配パターン２４２の体積は、前記非円形コアビアの体積を１００％にしたとき、３０％以上であってもよく、４０％以上であってもよく、５０％以上であってもよい。また、非円形ビア分配パターン２４２の体積は、前記非円形コアビアの体積を１００％にしたとき、６０％以上であってもよく、７０％以上であってもよく、８０％以上であってもよい。前記非円形ビア分配パターンが位置しない非円形コアビアの内部には絶縁層（コア絶縁層、２２３）が位置し得る。
前記非円形ビア分配パターン２４２は多様な形態を有することができる。
具体的には、前記非円形ビア分配パターン２４２は、非円形コアビアの内径面を電気伝導性層が覆う形態であるコンフォーマルビアパターン２４２ａ（ｃｏｎｆｏｒｍａｌ）の形態で形成され得る。
前記非円形ビア分配パターン２４２は、非円形コアビアの内部空間の全てを電気伝導性層で充填する充填ビアパターンの形態で形成され得る。このとき、充填ビアパターンは、非円形コアビアの内部空間が全て充填ビアで充填される形態２４２ｂ（充填ビアパターンＩ）であってもよく、まず、コンフォーマルビアパターン（ｃｏｎｆｏｒｍａｌ）を形成した後、その内部を全て充填することによって充填ビアパターンを構成する形態２４２ｃ（充填ビアパターンＩＩ）であってもよい。
前記非円形ビア分配パターン２４２は、非円形コアビアの内部空間の一部を電気伝導性層で充填し、残りの部分は絶縁層などで充填する複合型ビアパターンであってもよい。具体的には、非円形コアビアの内径面と実質的に当接するように電気伝導性層が形成され、電気伝導性層が形成されていない残りの部分（中央部分）に絶縁層が充填される形態２４２ｄ（複合型ビアパターンＩ）であってもよく、非円形コアビアの内径面に実質的に当接するように絶縁層が形成され、この絶縁層以外の空間に電気伝導性層が形成される形態２４２ｅ（複合型ビアパターンＩＩ）であってもよい。よって、前記非円形ビア分配パターンをガラス基板の第１面と平行に切断した面から見た断面は、楕円形、四角形、断面が長い楕円形のリングなどの形態を有することができる。
このような非円形ビア分配パターンの形態及び構成は、意図する電気伝導性の程度（面抵抗の程度）、前記非円形ビア分配パターン上に位置する電力伝達素子の性能、大きさ、個数などによって調節され得る。
前記電力伝達素子４８は、前記非円形コアビア２３１ｂを通過する前記非円形ビア分配パターン２４２と電気的に連結されてもよく、非円形コアビア１個当たりに前記電気電力素子１個又は２個以上が電気的に連結されてもよい。
前記電気的連結は、前記非円形ビア分配パターン２４２上に前記電力伝達素子の一側電極４８１を配置する形態で行われてもよく、又は、別途の分配パターンで前記非円形ビア分配パターン２４２及び／又は非円形ビア分配パターンの電気伝導性層と前記電力伝達素子の電極４８１とを連結する方式で行われてもよい。
前記コアビア２３は、前記第１面と接する第１開口部２３３；第２面と接する第２開口部２３４；及び前記第１開口部と前記第２開口部とを連結する全体のコアビアにおいてその内径が最も狭い区域である最小内径部２３５；を含む。
前記第１開口部の直径ＣＶ１と前記第２開口部の直径ＣＶ２は、実質的に異なってもよく、実質的に同一であってもよい。
前記最小内径部は、前記第１開口部又は前記第２開口部に位置し得る。このとき、コアビアは、円筒状又は（切り取られた）三角錐状のコアビアであってもよい。この場合、前記最小内径部の直径ＣＶ３は、第１開口部及び前記第２開口部のうち小さいものの直径に該当する。
前記最小内径部は、前記第１開口部と前記第２開口部との間に位置し、このとき、コアビアはバレル型のコアビアであってもよい。この場合、最小内径部の直径ＣＶ３は、前記第１開口部の直径及び前記第２開口部の直径のうち大きいものより小さくてもよい。
前記コア分配層２４は、前記ガラス基板の第１面と第２面とを貫通ビアを介して電気的に連結する電気伝導性層であるコア分配パターン２４１と、前記コア分配パターンを覆うコア絶縁層２２３とを含む。
前記コア層２２は、その内部にコアビアを通じて電気伝導性層が形成され、ガラス基板２１を横切る電気的通路としての役割をし、比較的短い距離でガラス基板の上部と下部とを連結し、より速い電気的信号伝達及び低損失の特性を有することができる。
前記コア分配パターン２４１は、前記ガラス基板の第１面２１３と第２面２１４とをコアビア２３を介して電気的に連結するパターンであって、具体的には、前記第１面２１３の少なくとも一部上に位置する電気伝導性層である第１面分配パターン２４１ａと、前記第２面２１４の少なくとも一部上に位置する電気伝導性層である第２面分配パターン２４１ｃと、前記第１面分配パターンと前記第２面分配パターンとを前記コアビア２３を介して互いに電気的に連結する電気伝導性層であるコアビア分配パターン２４１ｂとを含む。前記各電気伝導性層としては、例えば、銅めっき層が適用され得るが、これに限定されない。
前記ガラス基板２１は、上部及び下部にそれぞれ半導体素子部３０及びマザーボード１０を連結する中間役割及び仲介役割をし、前記コアビア２３は、これらの電気的信号を伝達する通路としての役割をするので、信号の伝逹を円滑にする。
前記第１面開口部の直径及び前記第２面開口部の直径のうち大きいもので測定した電気伝導性層の厚さは、コアビアのうち最小内径を有する部分上に形成された電気伝導性層の厚さと同じかそれより厚くてもよい。
前記コア分配層２４は、ガラス基板上に形成される電気伝導性層であって、ＡＳＴＭ Ｄ３３５９による付着力テスト（Ｃｒｏｓｓ Ｃｕｔ Ａｄｈｅｓｉｏｎ Ｔｅｓｔ）値が４Ｂ以上を満足することができ、具体的には、５Ｂ以上を満足することができる。また、コア分配層２４である電気伝導性層は、前記ガラス基板に対して３Ｎ／ｃｍ以上の接着力を有することができ、４．５Ｎ／ｃｍ以上の接合力を有することができる。このような接合力の程度を満足する場合、パッケージング基板として適用するのに十分な基板－電気伝導性層間の接合力を有する。
前記第１面２１３上には上部層２６が位置する。
前記上部層２６は、上部分配層２５と、前記上部分配層上に位置する上面接続層２７とを含み、前記上部層２６の最上面は、半導体素子部の接続電極が直接当接し得る開口部が形成されたカバー層６０によって保護され得る。
前記上部分配層２５は、前記第１面上に位置する上部絶縁層２５３と、予め定められたパターンを有し、前記コア分配層２４とその少なくとも一部とが電気的に連結される電気伝導性層として前記上部絶縁層に内蔵される上部分配パターン２５１とを含む。
前記上部絶縁層２５３としては、半導体素子やパッケージング基板に絶縁体層として適用するものであれば適用可能であり、例えば、フィラーが含まれたエポキシ樹脂などが適用され得るが、これに限定されない。
前記絶縁体層は、コーティング層を形成して硬化する方式で形成されてもよく、未硬化又は半硬化状態でフィルム化された絶縁体フィルムを前記コア層にラミネートして硬化する方法で形成されてもよい。このとき、感圧ラミネーション方法などを適用すると、コアビア内部の空間にまで前記絶縁体が埋め込まれ、効率的な工程進行が可能である。また、複層の絶縁体層を積層して適用したときにも絶縁体層間の実質的な区分が難しい場合があり、複数の絶縁体層を上部絶縁層と通称する。また、コア絶縁層２２３及び上部絶縁層２５３には同一の絶縁材料が適用されてもよく、このとき、その境界が実質的に区分されない場合がある。
前記上部分配パターン２５１は、予め設定された形態で前記上部絶縁層２５３内に位置する電気伝導性層を意味し、例えば、ビルド－アップレイヤ方式で形成され得る。具体的には、絶縁体層を形成し、絶縁体層の不必要な部分を除去した後、銅めっきなどの方式で電気伝導性層を形成し、選択的に電気伝導性層のうち不必要な部分を除去した後、この電気伝導性層上に再び絶縁体層を形成し、再び不必要な部分を除去した後、めっきなどの方式で電気伝導性層を形成する方式を繰り返すことによって、意図するパターンで垂直又は水平方向に電気伝導性層が形成された上部分配パターン２５１を形成することができる。
前記上部分配パターン２５１は、コア層２２と半導体素子部３０との間に位置するので、半導体素子部３０への電気的信号の伝達が円滑に進められ、意図する複雑なパターンが十分に収容され得るように、少なくともその一部に微細パターンを含むように形成する。このとき、微細パターンの幅及び間隔は、それぞれ約４μｍ未満であってもよく、約３．５μｍ以下であってもよく、約３μｍ以下であってもよく、約２．５μｍ以下であってもよく、約１μｍ～約２．３μｍであってもよい。前記間隔は、互いに隣り合う微細パターン間の間隔であってもよい（以下、微細パターンに対する説明は同一である）。
上部分配パターン２５１に微細パターンが含まれるように形成するためには、具現例では、少なくとも二つ以上の方法を適用する。
その一つの方法は、パッケージング基板のガラス基板としてガラス基板２１を適用する。前記ガラス基板２１は、表面照度（Ｒａ）が１０オングストローム以下であって、相当平坦な表面特性を有することができ、その結果、微細パターンの形成に及ぼす支持体基板の表面モホロジーの影響を最小化することができる。
他の一つの方法は、前記絶縁体の特性に基づく。前記絶縁体の場合、レジンと共にフィラー成分を適用する場合が多いが、前記フィラーとしては、シリカ粒子などの無機系粒子が適用され得る。無機系粒子がフィラーとして絶縁体に適用される場合、この無機系粒子の大きさが微細パターンの形成有無に影響を及ぼし得るが、具現例で適用する絶縁体は、その平均直径が約１５０ｎｍ以下の粒子型フィラーを含み、具体的には、平均直径が約１ｎｍ～約１００ｎｍの粒子型フィラーを含む。このような特徴は、絶縁体に必要な物性を一定水準以上に維持しながら数マイクロメートル単位の幅を有する電気伝導性層の形成に絶縁体自体が及ぼす影響を最小化し、微細な表面モホロジーにより、その表面上に優れた付着力を有する微細パターンを形成することを促進する。
前記上面接続層２７は、前記上部分配パターン２５１とその少なくとも一部とが電気的に連結され、前記上部絶縁層２５３に位置する上面連結パターン２７２と、前記半導体素子部３０と前記上面連結パターン２７２とを電気的に連結する上面接続電極２７１とを含む。前記上面連結パターン２７２は、上部絶縁層２５３の一面上に位置してもよく、少なくともその一部が上部絶縁層上に露出しながら埋め込まれていてもよい。例えば、前記上面連結パターンが前記上部絶縁層の一面上に位置する場合は、めっきなどの方式で前記上部絶縁層を形成することができ、前記上面連結パターンの一部が上部絶縁層上に露出しながら埋め込まれている場合は、銅めっき層などを形成した後、表面研磨、表面エッチングなどの方法で絶縁層又は電気伝導性層の一部が除去されたものであってもよい。
前記上面連結パターン２７２は、上記で説明した上部分配パターン２５１のように、微細パターンを少なくともその一部に含むことができる。このように微細パターンを含む上面連結パターン２７２は、より多数個の素子を狭い面積下でも電気的に連結できるようにし、素子間又は外部との電気的信号の連結をより円滑にし、より集積化されたパッケージングが可能である。
前記上面接続電極２７１は、前記半導体素子部３０と端子などで直接連結されてもよく、前記半導体素子部３０とソルダーボールなどの素子連結部５１を媒介して連結されてもよい。
前記パッケージング基板２０は、マザーボード１０とも連結される。前記マザーボード１０は、前記コア層２２の前記第２面２１４の少なくとも一部上に位置するコア分配層である第２面分配パターン２４１ｃとマザーボードの端子を介して直接連結されてもよく、前記第２面分配パターン２４１ｃとソルダーボールなどのボード連結部を媒介して電気的に連結されてもよい。また、前記第２面分配パターン２４１ｃは、前記コア層２２の下部に位置する下部層２９を媒介して前記マザーボード１０と連結されてもよい。
前記下部層２９は、下部分配層２９１及び下面接続層２９２を含む。
下部分配層２９１は、ｉ）前記第２面２１４とその少なくとも一部とが接する下部絶縁層２９１ｂ；及びｉｉ）前記下部絶縁層に内蔵（埋設）され、予め定められたパターンを有するものであって、前記コア分配層とその少なくとも一部とが電気的に連結される下部分配パターン２９１ａ；を含む。
下面接続層２９２は、ｉ）前記下面連結パターンと電気的に連結される下面接続電極２９２ａを含み、ｉｉ）前記下部分配パターンとその少なくとも一部とが電気的に連結され、前記下部絶縁層の一面上に少なくともその一部が露出する下面連結パターン２９２ｂをさらに含むことができる。
前記下面連結パターン２９２ｂは、マザーボード１０と連結される部分におけるより効率的な電気的信号の伝達のために、前記上面連結パターン２７２と異なり、微細パターンより幅が広い非微細パターンで形成され得る。
前記半導体素子部３０と前記マザーボード１０との間に位置するパッケージング基板２０には、前記ガラス基板２１以外に実質的に追加的な他の基板を適用しないことを発明の特徴の一つとする。
既存には、素子とマザーボードとを連結する間に、インターポーザと有機基板を共に積層して適用した。少なくとも二つの理由でこのように多段の形態で適用したと把握されるが、その一つの理由は、素子の微細なパターンをマザーボードに直接接合させるにはスケール上の問題があるという点にあり、他の一つの理由は、接合過程で又は半導体装置の駆動過程で熱膨張係数の差による配線損傷の問題が発生し得るという点にある。具現例では、熱膨張係数が半導体素子と類似するガラス基板を適用し、ガラス基板の第１面及びその上部層に、素子の実装に十分な程度に微細なスケールを有する微細パターンを形成することによってこのような問題を解決した。
前記半導体装置１００は、相当薄い厚さを有するパッケージング基板２０を有するので、前記半導体装置の全体的な厚さを薄くすることができ、微細パターンを適用することによってより狭い面積でも意図する電気的な連結パターンを配置することができる。具体的には、前記パッケージング基板の厚さは、約２０００μｍ以下であってもよく、約１５００μｍ以下であってもよく、約９００μｍであってもよい。また、前記パッケージング基板の厚さは、約１２０μｍ以上であってもよく、約１５０μｍ以上であってもよい。前記パッケージング基板は、上記で説明した特徴により、比較的薄い厚さでも素子とマザーボードとを電気的に且つ構造的に安定するように連結し、半導体装置の小型化及び薄膜化により寄与することができる。
以下、図１０及び図１１を参照して、更に他の具現例に係るパッケージング基板の製造方法を説明する。
具現例のパッケージング基板の製造方法は、ガラス基板の第１面及び第２面の予め定められた位置に欠陥を形成する準備ステップ；エッチング液を前記欠陥が形成されたガラス基板に加えて、コアビアが形成されたガラス基板を設けるエッチングステップ；前記コアビアが形成されたガラス基板の表面をめっきすることによって電気伝導性層であるコア分配層を形成し、コア層を製造するコア層製造ステップ；及び前記コア層の一面上に、絶縁層で覆われた電気伝導性層である上部分配層を形成する上部層製造ステップ；を含み、上記で説明したパッケージング基板を製造する。このとき、欠陥の形態としては、円形コアビアの形成のための円形欠陥と、非円形コアビアの形成のために全体的に非円形コアビアの断面形状に沿って形成される非円形欠陥とがある。このような欠陥により、エッチングステップで円形コアビアと非円形コアビアが同時に形成されるので、有機基板においてビアの形成のためにドリルで別途に作業する場合に比べて遥かに優れた作業性を有することができる。
前記コア層製造ステップは、前記コアビアが形成されたガラス基板の表面に、アミン基を有するナノ粒子を含む有・無機複合プライマー層を形成し、前処理されたガラス基板を設ける前処理過程；及び前記前処理されたガラス基板に金属層をめっきするめっき過程；を含むことができる。
前記コア層製造ステップは、前記コアビアが形成されたガラス基板の表面にスパッタリングを通じて金属含有プライマー層を形成し、前処理されたガラス基板を設ける前処理過程；及び前記前処理されたガラス基板に金属層をめっきするめっき過程；を含むことができる。
前記コア層製造ステップと前記上部層製造ステップとの間には絶縁層形成ステップがさらに含まれてもよい。
前記絶縁層形成ステップは、絶縁体フィルムを前記コア層上に位置させた後、感圧ラミネートを行うことによってコア絶縁層を形成するステップであってもよい。
以下では、パッケージング基板の製造方法をより詳細に説明する。
１）準備ステップ（ガラス欠陥形成過程）：平坦な第１面及び第２面を有するガラス基板２１ａを準備し、コアビアの形成のために予め定められた位置のガラス表面に欠陥（溝、２１ｂ）を形成する。前記ガラス基板としては、電子装置の基板などに適用されるガラス基板が適用可能であり、例えば、無アルカリガラス基板などが適用され得るが、これに限定されない。市販の製品として、コーニング社、ショット社、ＡＧＣなどの製造社で製造した製品が適用され得る。前記欠陥（溝）の形成には、機械的なエッチング、レーザーの照射などの方式が適用され得る。
２）エッチングステップ（コアビア形成ステップ）：欠陥（溝、２１ｂ）が形成されたガラス基板２１ａは、物理的又は化学的なエッチング過程を通じてコアビア２３を形成する。エッチング過程で、ガラス基板の欠陥部分にビアを形成すると同時に、ガラス基板２１ａの表面も同時にエッチングされ得る。このようなガラス表面のエッチングを防止するために、マスキングフィルムなどを適用することもできるが、マスキングフィルムを適用して除去する過程の煩雑さなどを考慮した上で、欠陥のあるガラス基板自体をエッチングすることができ、この場合、最初のガラス基板の厚さよりも、コアビアを有するガラス基板の厚さが多少薄くなってもよい。
３－１）コア層製造ステップ：ガラス基板上に電気伝導性層２１ｄを形成する。前記電気伝導性層としては、代表的に銅金属を含む金属層が適用され得るが、これに限定されない。
ガラスの表面（ガラス基板の表面及びコアビアの表面を含む）及び銅金属の表面は、その性質が異なることから付着力が劣る方である。具現例では、ドライ方式とウェット方式の二つの方法でガラス表面と金属との間の付着力を向上させた。
ドライ方式は、スパッタリングを適用する方式、すなわち、金属スパッタリングでガラス表面及びコアビアの内径にシード層２１ｃを形成する方式である。前記シード層の形成時には、チタン、クロム、ニッケルなどの異種金属が銅などと共にスパッタリングされてもよく、この場合、ガラスの表面モホロジーと金属粒子とが相互作用するアンカー効果などによってガラス－金属付着力が向上すると考えられる。
ウェット方式は、プライマー処理をする方式であって、アミンなどの官能基を有する化合物質で前処理することによってプライマー層２１ｃを形成する方式である。意図する付着力の程度によってシランカップリング剤で前処理した後、アミン官能基を有する化合物又は粒子でプライマー処理をすることができる。上記でも言及したように、具現例の支持体基板は、微細パターンを形成できる程度の高性能であることを必要とし、これは、プライマー処理後にも維持されなければならない。よって、このようなプライマーがナノ粒子を含む場合は、平均直径が１５０ｎｍ以下の大きさを有するナノ粒子が適用されることが好ましく、例えば、アミン基を有する粒子としてはナノ粒子が適用されることが好ましい。前記プライマー層は、例示的にＭＥＣ社のＣＺシリーズなどで製造する接合力改善剤が適用されることによって形成され得る。
前記シード層／プライマー層２１ｃにおいては、電気伝導性層の形成が不必要な部分を除去した状態で又は除去していない状態で選択的に電気伝導性層が金属層を形成することができる。また、前記シード層／プライマー層２１ｃは、電気伝導性層の形成が必要な部分又は不必要な部分を選択的に金属めっきに活性化された状態又は不活性化された状態で処理し、以降の工程を進めることができる。例えば、前記活性化又は不活性化処理としては、一定の波長のレーザーなどの光照射処理、薬品処理などが適用され得る。金属層の形成には、半導体素子の製造に適用される銅めっき方法などが適用され得るが、これに限定されない。
前記金属めっき時に、めっき液の濃度、めっき時間、適用する添加剤の種類などの多くの変数を調節し、形成される電気伝導性層の厚さを調節することができる。
前記コア分配層の一部が不必要である場合は除去されてもよく、シード層の一部が除去されたり不活性化処理された後、金属めっきを進めることによって予め定められたパターンで電気伝導性層を形成し、コア分配層のエッチング層２１ｅが形成されてもよい。
３－２）絶縁層形成ステップ：コアビアは、前記電気伝導層であるコア分配層の形成後、絶縁層で空のスペースを埋める絶縁層形成ステップを経ることができる。このとき、絶縁層としては、フィルム形態で製造されたものが適用されてもよく、例えば、感圧ラミネーション方法などによるフィルム形態の絶縁層が適用されてもよい。このように感圧ラミネートを進めると、絶縁層が前記コアビア内部の空のスペースにまで十分に埋め込まれ、ボイドの形成がないコア絶縁層を形成することができる。
４）上部層製造ステップ：コア層上に上部絶縁層及び上部分配パターンを含む上部分配層を形成するステップである。上部絶縁層は、絶縁層２３ａを形成する樹脂組成物をコーティングしたり、絶縁フィルムを積層する方式で形成されてもよく、簡便には絶縁フィルムを積層する方式で形成されることが好ましい。絶縁フィルムの積層は、絶縁フィルムをラミネートして硬化する過程で進められ得るが、このとき、感圧ラミネーション方法を適用すると、コアビアの内部に電気伝導性層が形成されていない層などにも絶縁樹脂が十分に埋め込まれ得る。前記上部絶縁層の場合も、ガラス基板と少なくともその一部で直接当接し、その結果、十分な付着力を有するものを適用する。具体的には、前記ガラス基板及び前記上部絶縁層は、ＡＳＴＭ Ｄ３３５９による付着力テスト値が４Ｂ以上を満足する特性を有することが好ましい。
上部分配パターンは、前記絶縁層２３ａを形成し、予め定められたパターンで電気伝導性層２３ｃを形成し、不必要な部分をエッチングした後、電気伝導性層のエッチング層２３ｄを形成する過程を繰り返すことによって形成されてもよく、絶縁層を挟んで隣り合うように形成される電気伝導性層の場合は、絶縁層にブラインドビア２３ｂを形成した後、めっき工程を進める方式で形成されてもよい。ブラインドビアの形成には、レーザーエッチング、プラズマエッチングなどの乾式エッチング方式、マスキング層及びエッチング液を用いた湿式エッチング方式などが適用され得る。
５）上面接続層及びカバー層形成ステップ：上面連結パターン及び上面接続電極も、上部分配層の形成と類似する過程で形成され得る。具体的には、上面連結パターン及び上面接続電極は、絶縁層２３ｅに絶縁層のエッチング層２３ｆを形成し、これに再び電気伝導性層２３ｇを形成した後、電気伝導性層のエッチング層２３ｈを形成する方式などで形成され得るが、エッチングの方式を適用することなく、電気伝導性層のみを選択的に形成する方法で形成されてもよい。カバー層は、上面接続電極に対応する位置に開口部（図示せず）が形成されることによって上面接続電極が露出し、素子連結部又は素子の端子などと直接連結され得るように形成され得る。
６）下面接続層及びカバー層形成ステップ；上記で説明した上面接続層及びカバー層形成ステップと類似する方式で下部分配層及び／又は下面接続層を形成し、選択的にカバー層（図示せず）を形成することができる。
以上では、具現例の好ましい実施形態に対して詳細に説明したが、具現例の権利範囲は、これに限定されるのではなく、次の特許請求の範囲で定義している具現例の基本概念を用いた当業者の多くの変形及び改良形態も具現例の権利範囲に属する。
１００：半導体装置 １０：マザーボード
３０：半導体素子部 ３２：第１半導体素子
３４：第２半導体素子 ３６：第３半導体素子
２０：パッケージング基板 ２２：コア層
２２３：コア絶縁層 ２１、２１ａ：ガラス基板
２１３：第１面 ２１４：第２面
２３：コアビア ２３１ａ：円形コアビア
２３１ｂ：非円形コアビア ２３３：第１開口部
２３４：第２開口部 ２３５：最小内径部
２４：コア分配層 ２４１：コア分配パターン
２４１ａ：第１面分配パターン ２４１ｂ：コアビア分配パターン
２４１ｃ：第２面分配パターン ２４２：非円形ビア分配パターン
２４２ａ：コンフォーマルビアパターン ２４２ｂ：充填ビアパターンＩ
２４２ｃ：充填ビアパターンＩＩ ２４２ｄ：複合型ビアパターンＩ
２４２ｅ：複合型ビアパターンＩＩ ２６：上部層
２５：上部分配層 ２５１：上部分配パターン
２５２：ブラインドビア ２５３：上部絶縁層
２７：上面接続層 ２７１：上面接続電極
２７２：上面連結パターン ２９：下部層
２９１：下部分配層 ２９１ａ：下部分配パターン
２９１ｂ：下部絶縁層 ２９２：下面接続層
２９２ａ：下面接続電極 ２９２ｂ：下面連結パターン
４８：電力伝達素子 ４８１：電力伝達素子の電極
５０：連結部 ５１：素子連結部
５２：ボード連結部 ６０：カバー層
２１ｂ：ガラス欠陥 ２１ｃ：シード層、プライマー層
２１ｄ：コア分配層 ２１ｅ：コア分配層のエッチング層
２３ａ：絶縁層 ２３ｂ：絶縁層のエッチング層
２３ｃ：電気伝導性層 ２３ｄ：電気伝導性層のエッチング層
２３ｅ：絶縁層 ２３ｆ：絶縁層のエッチング層
２３ｇ：電気伝導性層 ２３ｈ：電気伝導性層のエッチング層

Claims (8)

  1. 互いに向かい合う第１面及び第２面を有するガラス基板を含むコア層；及び
    前記ガラス基板を厚さ方向に貫通する多数のコアビア；を含み、
    前記コアビアは、開口部が円形である円形コアビアと、開口部のｘ－ｙ方向のアスペクト比が１．２以上の非円形コアビアと、を含み、
    前記非円形コアビア上には、２個以上の電力伝達素子が位置し、
    前記電力伝達素子は、積層セラミックキャパシタを含み、
    前記非円形コアビアの内部に位置する非円形ビア分配パターンを含み、
    前記非円形ビア分配パターンは、
    前記非円形コアビアの内部空間の一部は電気伝導性層で充填され、残りの部分は絶縁層で充填された複合型ビアパターンを含む、パッケージング基板。
  2. 前記非円形コアビアの内部には、最小厚さが５μｍ以上の電気伝導性層が位置する、請求項１に記載のパッケージング基板。
  3. 前記非円形コアビアの内部には、前記非円形コアビアの内部体積の３０％以上を充填する電気伝導性層が位置する、請求項１に記載のパッケージング基板。
  4. 前記非円形コアビアは、その開口部の形態が楕円形、四角形、Ｌ型、又はＵ型であるものを含む、請求項１に記載のパッケージング基板。
  5. 前記複合型ビアパターンは、
    前記非円形コアビアの内径面と実質的に当接するように電気伝導性層が形成され、前記非円形コアビア内の残りの部分に絶縁層が充填された複合型ビアパターンＩ；及び
    前記非円形コアビアの内径面と実質的に当接するように絶縁層が形成され、前記絶縁層以外の空間に電気伝導性層が形成された複合型ビアパターンＩＩ；
    のうちいずれか一つ以上を含む、請求項１に記載のパッケージング基板。
  6. 前記非円形ビア分配パターンの電気伝導性層と前記電力伝達素子の電極とが連結される、請求項１に記載のパッケージング基板。
  7. 前記コアビアは、前記第１面と接する第１開口部；前記第２面と接する第２開口部；及び前記第１開口部と第２開口部とを連結する全体のコアビアにおいてその内径が最も狭い区域である最小内径部；を含む、請求項１に記載のパッケージング基板。
  8. １以上の半導体素子を含む半導体素子部；
    前記半導体素子部と電気的に連結されるパッケージング基板；及び
    前記パッケージング基板と電気的に連結され、前記半導体素子に外部の電気的信号を伝達し、前記半導体素子を互いに連結するマザーボード；を含み、前記パッケージング基板は、請求項１によるパッケージング基板である、半導体装置。
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Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008013054A1 (fr) 2006-07-24 2008-01-31 Ibiden Co., Ltd. Interposeur et dispositif électronique utilisant celui-ci
WO2008105496A1 (ja) 2007-03-01 2008-09-04 Nec Corporation キャパシタ搭載インターポーザ及びその製造方法
JP2013038374A (ja) 2011-01-20 2013-02-21 Ibiden Co Ltd 配線板及びその製造方法
WO2015198912A1 (ja) 2014-06-26 2015-12-30 ソニー株式会社 半導体装置および半導体装置の製造方法
WO2016052221A1 (ja) 2014-09-30 2016-04-07 株式会社村田製作所 半導体パッケージおよびその実装構造
JP2016213466A (ja) 2015-05-11 2016-12-15 サムソン エレクトロ−メカニックス カンパニーリミテッド． ファンアウト半導体パッケージ及びその製造方法
JP2019016672A (ja) 2017-07-05 2019-01-31 大日本印刷株式会社 実装基板及び実装基板の製造方法

Family Cites Families (147)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4835598A (en) * 1985-06-13 1989-05-30 Matsushita Electric Works, Ltd. Wiring board
US5081563A (en) 1990-04-27 1992-01-14 International Business Machines Corporation Multi-layer package incorporating a recessed cavity for a semiconductor chip
US5304743A (en) * 1992-05-12 1994-04-19 Lsi Logic Corporation Multilayer IC semiconductor package
JP3173250B2 (ja) 1993-10-25 2001-06-04 ソニー株式会社 樹脂封止型半導体装置の製造方法
KR0184043B1 (ko) 1995-08-01 1999-05-01 구자홍 브이오디용 멀티인터페이스 시스템
KR0150124B1 (ko) 1995-12-13 1998-10-15 김광호 액정표시장치 글래스 적재용 카세트 및 지그
IL141826A0 (en) * 1998-09-10 2002-03-10 Viasystems Group Inc Non-circular micro-via
JP2000142876A (ja) 1999-01-01 2000-05-23 Sharp Corp 基板収納カセット
JP3878663B2 (ja) 1999-06-18 2007-02-07 日本特殊陶業株式会社 配線基板の製造方法及び配線基板
KR100361464B1 (ko) 2000-05-24 2002-11-18 엘지.필립스 엘시디 주식회사 기판 수납용 카세트
KR20020008574A (ko) 2000-07-24 2002-01-31 김영민 멀티 포크형 엔드 이펙터 및 유리기판의 반송방법
KR100720090B1 (ko) 2000-08-29 2007-05-18 삼성전자주식회사 액정 표시 장치용 글래스 적재 카세트
EP1220309A1 (en) 2000-12-28 2002-07-03 STMicroelectronics S.r.l. Manufacturing method of an electronic device package
JP4092890B2 (ja) 2001-05-31 2008-05-28 株式会社日立製作所 マルチチップモジュール
JP4012375B2 (ja) 2001-05-31 2007-11-21 株式会社ルネサステクノロジ 配線基板およびその製造方法
KR200266536Y1 (ko) 2001-07-12 2002-02-28 (주)상아프론테크 액정표시장치 글래스 적재용 카세트의 사이드 프레임
JP3998984B2 (ja) 2002-01-18 2007-10-31 富士通株式会社 回路基板及びその製造方法
KR100447323B1 (ko) 2002-03-22 2004-09-07 주식회사 하이닉스반도체 반도체 소자의 물리기상 증착 방법
US20040107569A1 (en) 2002-12-05 2004-06-10 John Guzek Metal core substrate packaging
EP1435651B1 (en) 2003-01-02 2012-11-07 E.I. Du Pont De Nemours And Company Process for the constrained sintering of asymetrically configured dielectric layers
JP2004311919A (ja) 2003-02-21 2004-11-04 Shinko Electric Ind Co Ltd スルーホールフィル方法
EP1667225A4 (en) 2003-09-24 2009-04-01 Ibiden Co Ltd INTERMEDIATE MEMBER AND MULTILAYER CONDUCTOR PLATE
KR20050044989A (ko) 2003-11-08 2005-05-16 내일시스템주식회사 액정 패널용 유리기판 운반용 트레이
JP3951055B2 (ja) * 2004-02-18 2007-08-01 セイコーエプソン株式会社 有機エレクトロルミネッセンス装置及び電子機器
US7416789B2 (en) 2004-11-01 2008-08-26 H.C. Starck Inc. Refractory metal substrate with improved thermal conductivity
US20060182556A1 (en) 2005-01-10 2006-08-17 Au Optronics Corporation Substrate transportation device (wire)
US7299111B2 (en) 2005-02-04 2007-11-20 Johnson Controls Technology Company Method of clearing an HVAC control fault code memory
JP2006293257A (ja) 2005-04-08 2006-10-26 Samsung Electronics Co Ltd 表示パネル用ガラスを積載するためのガラスカセット
CN101189921A (zh) * 2005-06-01 2008-05-28 松下电器产业株式会社 电路基板和其制造方法以及使用该电路基板的电子部件
JP4804083B2 (ja) 2005-09-15 2011-10-26 旭化成イーマテリアルズ株式会社 導電性金属ペースト
KR100687557B1 (ko) 2005-12-07 2007-02-27 삼성전기주식회사 뒤틀림이 개선된 기판 및 기판형성방법
TWI433626B (zh) * 2006-03-17 2014-04-01 Ngk Spark Plug Co 配線基板之製造方法及印刷用遮罩
JP2007281251A (ja) 2006-04-07 2007-10-25 E I Du Pont De Nemours & Co サポートバーおよび基板カセット
JP2007281252A (ja) 2006-04-07 2007-10-25 E I Du Pont De Nemours & Co 基板カセット
KR100794961B1 (ko) 2006-07-04 2008-01-16 주식회사제4기한국 인쇄회로기판 제조용 ｐｓａｐ 방법
US20080217761A1 (en) 2007-03-08 2008-09-11 Advanced Chip Engineering Technology Inc. Structure of semiconductor device package and method of the same
KR100859206B1 (ko) 2007-03-15 2008-09-18 주식회사제4기한국 플라즈마를 이용한 ｌｖｈ 제조방법
JP4840245B2 (ja) 2007-04-27 2011-12-21 株式会社日立製作所 マルチチップモジュール
JP2009295862A (ja) 2008-06-06 2009-12-17 Mitsubishi Electric Corp 高周波樹脂パッケージ
CN102106198B (zh) 2008-07-23 2013-05-01 日本电气株式会社 半导体装置及其制造方法
JP2010080679A (ja) 2008-09-26 2010-04-08 Kyocera Corp 半導体装置の製造方法
WO2010044741A1 (en) 2008-10-15 2010-04-22 ÅAC Microtec AB Method for making via interconnection
KR100993220B1 (ko) 2008-10-22 2010-11-10 주식회사 디이엔티 노광장비용 카세트의 위치 정렬장치
KR101058685B1 (ko) * 2009-02-26 2011-08-22 삼성전기주식회사 패키지 기판 및 이의 제조 방법
EP2447989B1 (en) * 2009-06-22 2016-05-04 Mitsubishi Electric Corporation Semiconductor package and semiconductor package mounting structure
US8774580B2 (en) 2009-12-02 2014-07-08 Alcatel Lucent Turning mirror for photonic integrated circuits
CN102097330B (zh) * 2009-12-11 2013-01-02 日月光半导体（上海）股份有限公司 封装基板的导通结构及其制造方法
US9420707B2 (en) 2009-12-17 2016-08-16 Intel Corporation Substrate for integrated circuit devices including multi-layer glass core and methods of making the same
EP2543065A4 (en) 2010-03-03 2018-01-24 Georgia Tech Research Corporation Through-package-via (tpv) structures on inorganic interposer and methods for fabricating same
KR101179386B1 (ko) * 2010-04-08 2012-09-03 성균관대학교산학협력단 패키지 기판의 제조방법
JP2011228495A (ja) 2010-04-20 2011-11-10 Asahi Glass Co Ltd 半導体デバイス貫通電極形成用のガラス基板の製造方法および半導体デバイス貫通電極形成用のガラス基板
KR20130059325A (ko) 2010-04-20 2013-06-05 아사히 가라스 가부시키가이샤 반도체 디바이스 관통 전극용 유리 기판
US8846451B2 (en) 2010-07-30 2014-09-30 Applied Materials, Inc. Methods for depositing metal in high aspect ratio features
US8584354B2 (en) 2010-08-26 2013-11-19 Corning Incorporated Method for making glass interposer panels
US9167694B2 (en) 2010-11-02 2015-10-20 Georgia Tech Research Corporation Ultra-thin interposer assemblies with through vias
KR20120051992A (ko) 2010-11-15 2012-05-23 삼성전기주식회사 방열 기판 및 그 제조 방법, 그리고 상기 방열 기판을 구비하는 패키지 구조체
CN102122691B (zh) 2011-01-18 2015-06-10 王楚雯 Led外延片、led结构及led结构的形成方法
KR101215644B1 (ko) * 2010-12-01 2012-12-26 에스케이하이닉스 주식회사 반도체 칩, 반도체 패키지 및 반도체 칩 제조방법
JP5855905B2 (ja) 2010-12-16 2016-02-09 日本特殊陶業株式会社 多層配線基板及びその製造方法
US9420708B2 (en) 2011-03-29 2016-08-16 Ibiden Co., Ltd. Method for manufacturing multilayer printed wiring board
KR101160120B1 (ko) 2011-04-01 2012-06-26 한밭대학교 산학협력단 유리기판의 금속 배선 방법 및 이를 이용한 유리기판
US20130050227A1 (en) * 2011-08-30 2013-02-28 Qualcomm Mems Technologies, Inc. Glass as a substrate material and a final package for mems and ic devices
JP5820673B2 (ja) 2011-09-15 2015-11-24 新光電気工業株式会社 半導体装置及びその製造方法
TWI437672B (zh) 2011-12-16 2014-05-11 利用氣體充壓以抑制載板翹曲的載板固定方法
US9117730B2 (en) 2011-12-29 2015-08-25 Ibiden Co., Ltd. Printed wiring board and method for manufacturing printed wiring board
US20130293482A1 (en) * 2012-05-04 2013-11-07 Qualcomm Mems Technologies, Inc. Transparent through-glass via
US8816218B2 (en) * 2012-05-29 2014-08-26 Zhuhai Advanced Chip Carriers & Electronic Substrate Solutions Technologies Co. Ltd. Multilayer electronic structures with vias having different dimensions
JP6083152B2 (ja) 2012-08-24 2017-02-22 ソニー株式会社 配線基板及び配線基板の製造方法
JP6007044B2 (ja) 2012-09-27 2016-10-12 新光電気工業株式会社 配線基板
JP6114527B2 (ja) 2012-10-05 2017-04-12 新光電気工業株式会社 配線基板及びその製造方法
JP2015038912A (ja) 2012-10-25 2015-02-26 イビデン株式会社 電子部品内蔵配線板およびその製造方法
US9113574B2 (en) 2012-10-25 2015-08-18 Ibiden Co., Ltd. Wiring board with built-in electronic component and method for manufacturing the same
JP2014127701A (ja) 2012-12-27 2014-07-07 Ibiden Co Ltd 配線板及びその製造方法
JP2014139963A (ja) 2013-01-21 2014-07-31 Ngk Spark Plug Co Ltd ガラス基板の製造方法
WO2014139147A1 (en) 2013-03-15 2014-09-18 Schott Glass Technologies (Suzhou) Co. Ltd. Chemically toughened flexible ultrathin glass
US20140326686A1 (en) 2013-05-06 2014-11-06 Shenzhen China Star Optoelectronics Technology Co., Ltd. Substrate cartridge
KR101468680B1 (ko) 2013-05-09 2014-12-04 (주)옵토레인 인터포저 기판의 관통전극 형성 방법 및 인터포저 기판을 포함하는 반도체 패키지
JP2014236029A (ja) 2013-05-31 2014-12-15 イビデン株式会社 プリント配線板及びプリント配線板の製造方法
JP5993812B2 (ja) 2013-07-10 2016-09-14 富士フイルム株式会社 導電膜の製造方法
KR20150014167A (ko) * 2013-07-29 2015-02-06 삼성전기주식회사 유리 코어가 구비된 인쇄회로기판
KR101531097B1 (ko) 2013-08-22 2015-06-23 삼성전기주식회사 인터포저 기판 및 이의 제조방법
US9296646B2 (en) 2013-08-29 2016-03-29 Corning Incorporated Methods for forming vias in glass substrates
JP6228785B2 (ja) * 2013-09-02 2017-11-08 新光電気工業株式会社 配線基板、半導体装置及び配線基板の製造方法
US9263370B2 (en) 2013-09-27 2016-02-16 Qualcomm Mems Technologies, Inc. Semiconductor device with via bar
JP2015080800A (ja) 2013-10-23 2015-04-27 旭硝子株式会社 レーザ光を用いてガラス基板に貫通孔を形成する方法
JP6201663B2 (ja) 2013-11-13 2017-09-27 大日本印刷株式会社 貫通電極基板の製造方法、貫通電極基板、および半導体装置
US9517963B2 (en) 2013-12-17 2016-12-13 Corning Incorporated Method for rapid laser drilling of holes in glass and products made therefrom
JP5662551B1 (ja) * 2013-12-20 2015-01-28 新光電気工業株式会社 配線基板、半導体装置及び配線基板の製造方法
JP6505726B2 (ja) 2014-01-31 2019-04-24 コーニング インコーポレイテッド 半導体チップを相互接続するためのインタポーザを提供するための方法及び装置
JP6273873B2 (ja) 2014-02-04 2018-02-07 大日本印刷株式会社 ガラスインターポーザー基板の製造方法
US9768090B2 (en) 2014-02-14 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate design for semiconductor packages and method of forming same
US9935090B2 (en) 2014-02-14 2018-04-03 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate design for semiconductor packages and method of forming same
US10026671B2 (en) 2014-02-14 2018-07-17 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate design for semiconductor packages and method of forming same
KR102155740B1 (ko) 2014-02-21 2020-09-14 엘지이노텍 주식회사 인쇄회로기판 및 이의 제조 방법
WO2015183915A1 (en) 2014-05-27 2015-12-03 The University Of Florida Research Foundation, Inc. Glass interposer integrated high quality electronic components and systems
JP6466252B2 (ja) 2014-06-19 2019-02-06 株式会社ジェイデバイス 半導体パッケージ及びその製造方法
JP6387712B2 (ja) 2014-07-07 2018-09-12 イビデン株式会社 プリント配線板
KR102018194B1 (ko) 2014-08-29 2019-09-04 미쓰이금속광업주식회사 도전체의 접속 구조 및 그 제조 방법, 도전성 조성물 그리고 전자부품 모듈
US20160111380A1 (en) 2014-10-21 2016-04-21 Georgia Tech Research Corporation New structure of microelectronic packages with edge protection by coating
WO2016073549A1 (en) 2014-11-05 2016-05-12 Corning Incorporated Glass articles with non-planar features and alkali-free glass elements
JP6539992B2 (ja) 2014-11-14 2019-07-10 凸版印刷株式会社 配線回路基板、半導体装置、配線回路基板の製造方法、半導体装置の製造方法
JP2016111221A (ja) 2014-12-08 2016-06-20 日本特殊陶業株式会社 配線基板の製造方法及び配線基板
KR102380304B1 (ko) 2015-01-23 2022-03-30 삼성전기주식회사 전자부품 내장 기판 및 그 제조방법
KR101696705B1 (ko) 2015-01-30 2017-01-17 주식회사 심텍 칩 내장형 pcb 및 그 제조 방법과, 그 적층 패키지
US9778226B2 (en) 2015-02-19 2017-10-03 Saudi Arabian Oil Company Slug flow monitoring and gas measurement
US9585257B2 (en) 2015-03-25 2017-02-28 Globalfoundries Inc. Method of forming a glass interposer with thermal vias
CN104714317B (zh) 2015-04-07 2017-06-23 合肥鑫晟光电科技有限公司 一种卡匣及基板转移装置
KR102172630B1 (ko) 2015-04-16 2020-11-04 삼성전기주식회사 반도체 소자 패키지 및 그 제조방법
TWI544580B (zh) 2015-05-01 2016-08-01 頎邦科技股份有限公司 具中空腔室之半導體封裝製程
US9984979B2 (en) * 2015-05-11 2018-05-29 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package and method of manufacturing the same
KR102425753B1 (ko) 2015-06-01 2022-07-28 삼성전기주식회사 인쇄회로기판, 인쇄회로기판의 제조 방법 및 이를 포함하는 반도체 패키지
JP6657609B2 (ja) 2015-06-12 2020-03-04 凸版印刷株式会社 配線回路基板、半導体装置、配線回路基板の製造方法および半導体装置の製造方法
CN105035717B (zh) 2015-06-23 2019-09-06 合肥鑫晟光电科技有限公司 装卸卡匣的系统和装卸卡匣的方法
CN113307471A (zh) 2015-07-24 2021-08-27 Ａｇｃ株式会社 玻璃基板、捆包体以及玻璃基板的制造方法
JP2017050315A (ja) 2015-08-31 2017-03-09 イビデン株式会社 プリント配線板及びプリント配線板の製造方法
EP3758048B1 (en) 2015-10-02 2022-11-09 Mitsui Mining & Smelting Co., Ltd. A bonding junction structure
US20170103249A1 (en) 2015-10-09 2017-04-13 Corning Incorporated Glass-based substrate with vias and process of forming the same
JP6690929B2 (ja) 2015-12-16 2020-04-28 新光電気工業株式会社 配線基板、半導体装置及び配線基板の製造方法
JP6720534B2 (ja) 2016-01-07 2020-07-08 日立化成株式会社 組立品の製造方法、加圧接合容器及び加圧接合装置
KR102450599B1 (ko) 2016-01-12 2022-10-07 삼성전기주식회사 패키지기판
US10330874B2 (en) 2016-02-02 2019-06-25 Georgia Tech Research Corporation Mixed-signal substrate with integrated through-substrate vias
CN109070549B (zh) 2016-04-28 2021-07-06 Ａｇｃ株式会社 玻璃层叠体及其制造方法
CN115028356B (zh) 2016-04-29 2024-07-12 肖特玻璃科技(苏州)有限公司 高强度超薄玻璃以及其制造方法
TWI559410B (zh) 2016-05-09 2016-11-21 以壓差法抑制材料翹曲的方法
KR102377183B1 (ko) 2016-05-24 2022-03-21 이매진 코퍼레이션 고정밀 섀도 마스크 증착 시스템 및 그 방법
JP6747063B2 (ja) 2016-06-01 2020-08-26 凸版印刷株式会社 ガラス回路基板
US10883767B2 (en) 2016-07-11 2021-01-05 National University Of Singapore Multi-fluid heat exchanger
KR101738003B1 (ko) 2016-08-18 2017-05-22 (주)상아프론테크 기판 적재 카세트의 서포트 바를 지지하기 위한 인서트 구조체 및 이를 구비한 카세트
US10366904B2 (en) 2016-09-08 2019-07-30 Corning Incorporated Articles having holes with morphology attributes and methods for fabricating the same
CN206541281U (zh) 2016-10-12 2017-10-03 肖特玻璃科技(苏州)有限公司 一种电子器件结构及其使用的超薄玻璃板
CN106449574B (zh) * 2016-12-05 2019-04-30 中国科学院微电子研究所 同轴式差分对硅通孔结构
JP6810617B2 (ja) 2017-01-16 2021-01-06 富士通インターコネクトテクノロジーズ株式会社 回路基板、回路基板の製造方法及び電子装置
JP7021854B2 (ja) 2017-01-24 2022-02-17 ゼネラル・エレクトリック・カンパニイ 電力用電子回路パッケージおよびその製造方法
DE102018100299A1 (de) 2017-01-27 2018-08-02 Schott Ag Strukturiertes plattenförmiges Glaselement und Verfahren zu dessen Herstellung
US20180240778A1 (en) 2017-02-22 2018-08-23 Intel Corporation Embedded multi-die interconnect bridge with improved power delivery
JP2018163901A (ja) 2017-03-24 2018-10-18 イビデン株式会社 プリント配線板
KR20180116733A (ko) * 2017-04-14 2018-10-25 한국전자통신연구원 반도체 패키지
US10580725B2 (en) 2017-05-25 2020-03-03 Corning Incorporated Articles having vias with geometry attributes and methods for fabricating the same
US11078112B2 (en) 2017-05-25 2021-08-03 Corning Incorporated Silica-containing substrates with vias having an axially variable sidewall taper and methods for forming the same
JP2018199605A (ja) 2017-05-29 2018-12-20 Ａｇｃ株式会社 ガラス基板の製造方法およびガラス基板
JP6871095B2 (ja) 2017-07-14 2021-05-12 株式会社ディスコ ガラスインターポーザの製造方法
CN109411432B (zh) * 2017-08-18 2020-09-18 财团法人工业技术研究院 半导体封装重布线层结构
KR102028715B1 (ko) * 2017-12-19 2019-10-07 삼성전자주식회사 반도체 패키지
KR101903485B1 (ko) 2018-03-27 2018-10-02 (주)상아프론테크 기판 적재용 카세트
CN108878343B (zh) 2018-06-29 2022-05-03 信利半导体有限公司 一种柔性显示装置的制造方法
KR101944718B1 (ko) 2018-07-05 2019-02-01 (주)상아프론테크 인서트 구조체 및 이를 구비한 기판 적재용 카세트
KR20230033077A (ko) 2021-08-26 2023-03-08 삼성디스플레이 주식회사 글래스 수납용 카세트, 글래스를 카세트에 적재하는 방법 및 커버 윈도우의 제조 방법

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008013054A1 (fr) 2006-07-24 2008-01-31 Ibiden Co., Ltd. Interposeur et dispositif électronique utilisant celui-ci
WO2008105496A1 (ja) 2007-03-01 2008-09-04 Nec Corporation キャパシタ搭載インターポーザ及びその製造方法
JP2013038374A (ja) 2011-01-20 2013-02-21 Ibiden Co Ltd 配線板及びその製造方法
WO2015198912A1 (ja) 2014-06-26 2015-12-30 ソニー株式会社 半導体装置および半導体装置の製造方法
WO2016052221A1 (ja) 2014-09-30 2016-04-07 株式会社村田製作所 半導体パッケージおよびその実装構造
JP2016213466A (ja) 2015-05-11 2016-12-15 サムソン エレクトロ−メカニックス カンパニーリミテッド． ファンアウト半導体パッケージ及びその製造方法
JP2019016672A (ja) 2017-07-05 2019-01-31 大日本印刷株式会社 実装基板及び実装基板の製造方法

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