CN101189921A - 电路基板和其制造方法以及使用该电路基板的电子部件 - Google Patents

电路基板和其制造方法以及使用该电路基板的电子部件 Download PDF

Info

Publication number
CN101189921A
CN101189921A CN200580049959.3A CN200580049959A CN101189921A CN 101189921 A CN101189921 A CN 101189921A CN 200580049959 A CN200580049959 A CN 200580049959A CN 101189921 A CN101189921 A CN 101189921A
Authority
CN
China
Prior art keywords
mentioned
hole
interarea
circuit substrate
noggin piece
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN200580049959.3A
Other languages
English (en)
Inventor
臼井巧
山下薰
浅井康夫
二川智之
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Publication of CN101189921A publication Critical patent/CN101189921A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H9/00—Networks comprising electromechanical or electro-acoustic devices; Electromechanical resonators
    • H03H9/02—Details
    • H03H9/05—Holders; Supports
    • H03H9/10—Mounting in enclosures
    • H03H9/1007—Mounting in enclosures for bulk acoustic wave [BAW] devices
    • H03H9/1014—Mounting in enclosures for bulk acoustic wave [BAW] devices the enclosure being defined by a frame built on a substrate and a cap, the frame having no mechanical contact with the BAW device
    • H03H9/1021—Mounting in enclosures for bulk acoustic wave [BAW] devices the enclosure being defined by a frame built on a substrate and a cap, the frame having no mechanical contact with the BAW device the BAW device being of the cantilever type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0094—Filling or covering plated through-holes or blind plated vias, e.g. for masking or for mechanical reinforcement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/10—Containers; Seals characterised by the material or arrangement of seals between parts, e.g. between cap and base of the container or between leads and walls of the container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/0959—Plated through-holes or plated blind vias filled with insulating material
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09818—Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/09827—Tapered, e.g. tapered hole, via or groove
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/11—Treatments characterised by their effect, e.g. heating, cooling, roughening
    • H05K2203/1147—Sealing or impregnating, e.g. of pores
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H05K3/425—Plated through-holes or plated via connections characterised by the sequence of steps for plating the through-holes or via connections in relation to the conductive pattern
    • H05K3/426—Plated through-holes or plated via connections characterised by the sequence of steps for plating the through-holes or via connections in relation to the conductive pattern initial plating of through-holes in substrates without metal
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T156/00—Adhesive bonding and miscellaneous chemical manufacture
    • Y10T156/10—Methods of surface bonding and/or assembly therefor
    • Y10T156/1052—Methods of surface bonding and/or assembly therefor with cutting, punching, tearing or severing
    • Y10T156/1056—Perforating lamina
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/24—Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/24479—Structurally defined web or sheet [e.g., overall dimension, etc.] including variation in thickness
    • Y10T428/24612—Composite web or sheet

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Acoustics & Sound (AREA)
  • Ceramic Engineering (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
  • Piezo-Electric Or Mechanical Vibrators, Or Delay Or Filter Circuits (AREA)
  • Non-Metallic Protective Coatings For Printed Circuits (AREA)

Abstract

提供一种通孔密闭性高的电路基板和其制造方法以及使用该电路基板的电子部件。电路基板(1)包含：绝缘基板(10)；通孔(11)，在绝缘基板(10)的厚度方向形成、用来连接绝缘基板(10)的第1主面(10a)和绝缘基板(10)的第2主面(10b)，其特征为，包含：导电膜(12)，形成于通孔(11)的内壁和第1及第2主面(10a、10b)内通孔(11)的开口部周围；填充构件(14)，填充在通孔(11)；填充构件(14)以非发泡状态填充。

Description

电路基板和其制造方法以及使用该电路基板的电子部件
技术领域
本发明涉及装载晶片或半导体元件等的电路基板和其制造方法以及使用该电路基板的电子部件。
背景技术
作为现有的电路基板中通孔的密闭方法，有一种在通孔中填充玻璃浆的方法(例如，参见专利文献1)。图5A～C是说明专利文献1中记载的现有通孔密闭方法所用的截面图。首先，如图5A所示，在绝缘基板101的厚度方向，采用由喷射处理等手段形成通孔102。接着，如图5B所示，在通孔102的内壁和通孔102的开口部周围形成导电膜103。然后，如图5C所示，在通孔102内填充由玻璃浆构成的填充构件104，并进行烧固来封闭通孔102。
专利文献1：日本特开平05-67868号公报
但是，采用上述现有的方法，当烧固填充构件104时，因为填充构件104中包含的粘合树脂出现发泡，所以使填充构件104多孔质化。其结果为，通孔102的密闭性变低，因此在将采用上述现有的方法得到的电路基板使用于后述的晶体振子等电子部件中时，存在难以维持电子部件气密性的担心。
发明内容
本发明用来解决上述现有的问题，其目的为，提供一种通孔密闭性高的电路基板和其制造方法以及使用该电路基板的电子部件。
本发明的电路基板包含：绝缘基板；通孔，按上述绝缘基板的厚度方向来形成，用来连接上述绝缘基板的第1主面和上述绝缘基板的第2主面；其特征为，
包括：
导电膜，形成于上述通孔的内壁和上述第1及第2主面内上述通孔的开口部周围；
填充构件，填充在上述通孔内；
上述填充构件以非发泡状态填充。
本发明电路基板的制造方法其特征为，
在绝缘基板的厚度方向，形成用来连接上述绝缘基板的第1主面和上述绝缘基板的第2主面的通孔，
在上述通孔的内壁和上述第1及第2主而内上述通孔的开口部周围形成导电膜，
一边对填充构件进行加热·加压，一边将其填充于上述通孔内。
本发明的电子部件，包括：
电路基板，包含：绝缘基板；通孔，在上述绝缘基板的厚度方向形成，用来连接上述绝缘基板的第1主面和上述绝缘基板的第2主面；
电子元件，装载于上述电路基板上；
盖体，覆盖上述电子元件；
其特征为，
上述电路基板包含：导电膜，形成于上述通孔的内壁和上述第1及第2主面内上述通孔的开口部周围；填充构件，填充在上述通孔内；
上述填充构件以非发泡状态进行填充。
根据本发明的电路基板，可以提供一种电路基板，该电路基板因为在以发泡状态将填充构件填充于通孔内，所以通孔的密闭性较高。另外，根据本发明的电子部件，可以提供一种电子部件，因为使用上述本发明的电路基板，所以气密性较高。另外，根据本发明电路基板的制造方法，可以轻易制造上述本发明的电路基板。
附图说明
图1是本发明第1实施方式所涉及的电路基板截面图。
图2A～G是用于说明本发明第1实施方式所涉及的电路基板制造方法的一例的截面图。
图3是本发明第2实施方式所涉及的电子部件截面图。
图4A～C是用于说明本发明第2实施方式所涉及的电路基板制造方法的一例的截面图。
图5A～C是用于说明现有的通孔密闭方法的截面图。
具体实施方式
本发明的电路基板包含：绝缘基板；通孔，在该绝缘基板的厚度方向形成，用来连接绝缘基板的第1主面和绝缘基板的第2主面。这里，“第1主面”是指，在将上述电路基板使用于后述的电子部件时，装载电子元件一侧的绝缘基板主面。
上述绝缘基板优选的是玻璃基板。玻璃基板因为具有氧化硅分子排列而成的没有交界线的结构，所以与陶瓷基板等相比，紧密地形成。因而，上述绝缘基板为玻璃基板的情况下，在使用于后述的电子部件时，能够提高电子部件的气密性。作为玻璃基板，例如可以使用热膨胀系数为3×10-6/℃～8×10-6/℃的硼硅酸盐玻璃，或同样热膨胀系数为3×10-6/℃～8×10-6/℃的无碱玻璃或者热膨胀系数为8×10-6/℃～1.2×10-5/℃的钠玻璃等。另外，其厚度例如是100～300μm左右。还有，上述绝缘基板的软化点例如是700～900℃左右。
上述通孔优选的是，从上述第1主面直到上述第2主面其直径逐渐变小。其原因为，可以轻易进行后述填充构件的填充。通孔的直径虽然可以按照绝缘基板的厚度适当设定，但是例如在绝缘基板的厚度为150μm时，可以将上述第1主面侧的开口径设为100～150μm的范围，并可以将上述第2主面侧的开口径设为50～100μm的范围。另外，通孔的形成例如可以采用喷砂法或腐蚀法等来进行。特别是，根据喷砂法，因为可以通过适当调整喷压等，来形成希望形状的通孔，所以是优选的。
而且，本发明的电路基板包含：导电膜，形成于上述通孔的内壁和上述第1及第2主面的上述通孔的开口部周围；填充构件，填充在上述通孔内；上述填充构件以非发泡状态进行填充。因此，可以提供一种通孔密闭性高的电路基板。特别是，在填充到上述通孔内的上述填充构件的气孔率为20％以下(更为优选的是10％以下)时，因为通孔的密闭性得到进一步提高，所以是优选的。还有，上述填充构件的气孔率例如可以实际测量上述填充构件的比重，按照该实测值和上述填充构件的结构材料本身的比重之比，来求取。另外，上述填充构件的软化点例如是500～700℃左右。
另外，在本发明中，在作为上述绝缘基板使用玻璃基板时，优选的是，上述填充构件由玻璃构成。因为可以按某种程度调整上述绝缘基板的热膨胀系数和上述填充构件的热膨胀系数，所以例如可以防止因热变形导致的通孔密闭性下降。
另外，在本发明中，在上述填充构件由玻璃构成时，作为上述导电膜优选的是，使用含有钛、铜等易于形成氧化物层的金属的薄膜。其原因为，因为构成上述填充构件的玻璃(氧化物为主成分)和覆盖上述导电膜的氧化物层坚固粘结，所以上述通孔的密闭性得到进一步提高。上述导电膜例如可以采用溅射法或电镀法等的技术手段来形成。例如在将钛薄膜形成为0.05～0.1μm左右的厚度时，可以采用溅射法来形成。另外，例如在将铜薄膜形成为1～2μm左右的厚度时，可以采用非电解电镀法及电解电镀法来形成。
下面，对本发明电路基板的制造方法进行说明。并且，在下面的说明中，有时省略和上述本发明电路基板的说明重复的内容。
本发明电路基板的制造方法为，首先按绝缘基板的厚度方向，形成用来连接绝缘基板的第1主而和绝缘基板的第2主而的通孔，并在该通孔的内壁和上述第1及第2主面的上述通孔的开口部周围形成导电膜。通孔及导电膜的形成方法如上所述。当形成通孔时优选的是，形成为从上述第1主面直到上述第2主而其通孔的直径逐渐变小。其原因为，可以轻易进行后述填充构件的填充。另外，使用的绝缘基板和上述本发明的电路基板相同，优选的是玻璃基板。
而且，一边对填充构件进行加热·加压，一边将其填充于上述通孔内。因此，填充构件以非发泡状态进行填充，获得上述本发明的电路基板。还有，填充上述填充构件时的填充条件，根据上述填充构件的材料等有所不同，而对于上述填充构件由玻璃构成时的最佳填充条件，将在后面进行说明。
另外，根据本发明电路基板的制造方法，也可以在上述通孔内填充大致球状的上述填充构件。其原因为，可以使通孔内壁上所形成的导电膜和填充构件均匀粘结。此时，要填充的上述填充构件直径可以按照上述通孔的开口径适当设定，但是例如在上述第1主而侧的上述通孔的开口径为100～150μm左右时，可以将上述填充构件的直径设为210～240μm左右。
另外，根据本发明电路基板的制造方法，优选的是，用上述填充构件的热膨胀系数除上述绝缘基板的热膨胀系数后的值是1.1～2.0，更为优选的是1.4～2.0。在满足该条件时，因为在上述填充构件的填充工艺中，上述填充构件通过上述通孔的内壁被压紧，所以上述通孔的密闭性得到进一步提高。
下面，对于本发明的电子部件进行说明。还有，本发明的电子部件包含上述本发明的电路基板。因而，在下面的说明中，有时省略关于和上述本发明的电路基板相同的结构要件的说明。
本发明的电子部件包含：上述本发明的电路基板；电子元件，装载于该电路基板上；盖体，覆盖该电子元件。本发明的电子部件中包含的电路基板因为如上所述，通孔的密闭性较高，所以根据本发明，可以提供一种气密性高的电子部件。
作为上述电子元件，例如可以使用晶片或半导体元件等。例如，在上述电子元件是晶片时，上述电子部件为晶体振子。虽然对于上述盖体的材料没有特别限定，但是例如可以使用玻璃等。上述盖体的厚度例如是0.3～0.4mm左右。
下面，对于本发明的实施方式，一边参照附图一边进行说明。
第1实施方式
首先，对于本发明的第1实施方式，参照附图进行说明。参照的图1是本发明第1实施方式所涉及的电路基板截面图。
如图1所示，第1实施方式所涉及的电路基板1包括：绝缘基板10；通孔11，在绝缘基板10的厚度方向形成，用来连接绝缘基板10的第1主面10a和绝缘基板10的第2主面10b；第1导电膜12；第2导电膜13；填充构件14，填充在通孔11内。而且，填充构件14以非发泡状态进行填充。因此，可以使通孔11的密闭性得到提高。特别是，在填充到通孔11内的填充构件14气孔率为20％以下(更为优选的是为10％以下)时，因为通孔11的密闭性得到进一步提高，所以是优选的。
另外，第1导电膜12包括：电子元件连接电极12a，形成于第1主面10a上通孔11的开口部周围；连接导电膜12b，形成于通孔11的内壁上；外部连接电极12c，形成于第2主面10b上通孔11的开口部周围。还有，第1导电膜12相当于发明中所述的“导电膜”。
下面，对于上述电路基板1的各结构要件一例，进行说明。作为绝缘基板10，例如可以使用由热膨胀系数为7×10-6/℃且软化点为730℃的硼硅酸盐玻璃构成的玻璃基板(厚度：150μm)。通孔11从第1主面10a直到第2主面10b其直径逐渐变小，第1主面10a侧的开口径例如是150μm，第2主面10b侧的开口径例如是50μm。作为填充构件14，例如可以使用由热膨胀系数为5×10-6/℃且软化点为650℃的硼硅酸盐玻璃构成的材料。
下面，对于上述电路基板1的制造方法一例，进行说明。参照的图2A～G是说明电路基板1的制造方法一例所用的剖面图。还有，在图2A～G中，有时对和图1相同的结构要件附上相同的符号，并省略其说明。
首先，如图2A所示，在绝缘基板10的厚度方向，形成用来连接绝缘基板10的第1主面10a和绝缘基板10的第2主面10b的通孔11。例如，可以采用喷砂法来形成通孔11，该喷砂法使用氧化铝或碳化硅等的介质。
接着，如图2B所示，在绝缘基板10的表面及通孔11的内壁上形成导电膜15。例如可以采用溅射法，来形成厚度为1μm左右的导电膜15。
接着，在导电膜15上的规定部位上形成保护膜(未图示)之后，对导电膜15上未由保护膜覆盖的部位进行腐蚀，形成图2C所示的第1及第2导电膜12、13。
接着，如图2D所示，在通孔11的第1主面10a侧开口部中放置形成为大致球状的玻璃制填充构件14。作为此时的填充构件14，例如可以使用日本电气硝子株式会社制BH玻璃等。另外，填充构件14的直径例如在通孔11的第1主面10a侧的开口径为150μm时，可以是210μm左右。
然后，使用加压夹具16，一边对填充构件14进行加热一边进行加压(图2E～F)。填充构件14的加热温度例如可以在填充构件14软化点的温度(例如，600～630℃左右)以下。另外，用加压夹具16加压时的压力例如可以是4.0×108～1.1×1010Pa左右。因此，填充构件14以非发泡状态进行填充(图2G)。还有，作为加压夹具16的结构材料，例如可以使用以类金刚石碳等包覆中心材料的表面后的器具，该中心材料由烧结TiC等后的超硬质材料构成。
另外，在上述制造方法中，选择出各结构材料以便用填充构件14的热膨胀系数除绝缘基板10的热膨胀系数后的值为1.1～2.0的范围时，在填充工序中，填充构件14通过通孔11的内壁被压紧。因此，通孔11的密闭性得到进一步提高。
另外，在上述制造方法中，在作为第1导电膜12(导电膜15)使用由易于形成氧化物层的金属构成的导电膜时，填充构件14(玻璃)和第1导电膜12之间的粘附性得到提高，使通孔11的密闭性进一步增高。
第2实施方式
下面，对于本发明的第2实施方式，参照附图进行说明。参照的图3是本发明第2实施方式所涉及的电子部件截面图。第2实施方式所涉及的电子部件包含上述第1实施方式所涉及的电路基板1。还有，在图3中，有时对和图1相同的结构要件附上相同的符号，并省略其说明。
如图3所示，第2实施方式所涉及的电子部件2包括：上述第1实施方式所涉及的电路基板1；电子元件20，装载于电路基板1上；盖体21，覆盖电子元件20。盖体21具有采用喷砂法或腐蚀法等的技术手段形成的凹部21a。而且，电子元件20通过导电性接合剂22，装载到电子元件连接电极12a上。另外，第2导电膜13和盖体21通过接合层23进行接合。作为接合层23的结构材料，可以使用金-锡电镀膜或金-锡浆，或者低熔点玻璃等。这样，第2实施方式所涉及的电子部件2因为使用上述本发明第1实施方式所涉及的电路基板1，所以能够实现密闭性的提高。
下面，对于上述第2实施方式所涉及的电子部件2的制造方法一例，参照附图进行说明。参照的图4A～C是说明第2实施方式所涉及的电子部件2的制造方法一例所用的截面图。还有，在图4A～C中，有时对和图3相同的结构要件附上相同的符号，并省略其说明。
首先，如图4A所示，在电路基板1的电子元件连接电极12a上，通过导电性接合剂22装载电子元件20。由此，电路基板1的外部连接电极12c通过连接导电膜12b、电子元件连接电极12a及导电性接合剂22，和电子元件20进行电连接。
接着，在真空环境中将电路基板1放置于定位用夹具(未图示)上之后，将盖体21调整于电路基板1的正上方(参见图4B)，接合盖体21和电路基板1。此时，如图4B所示，在盖体21和电路基板1之间的连接部上，预先设置接合层23。在本实施方式中，作为接合层23，使用了通过电解电镀所形成的金-锡合金(厚度：10～15μm)。此时，金-锡合金的质量比(金∶锡)例如可以设为4∶1。
接着，一边在5×104～6×104Pa下对盖体21进行加压，一边在290～310℃的N2气体环境炉中和电路基板1一起进行加热。此时的加热时间优选的是30～60秒。借此，电路基板1和盖体21通过接合层23进行接合，得到密闭性高的电子部件2(图4C)。
在将得到的电子部件2暴露于由IEC(InternationalElectorotechnical Commission：国际电气标准会议)68-2-66做出的未饱和型蒸汽加压试验(试验条件：130℃，85％相对湿度(RH)，40小时)中的高湿条件下之后，进行气密性试验，其结果(各100个)为，确认出电子部件2的气密性全都良好。这里所说的“气密性良好”是指，在将氦使用于示踪气体的气密性试验机中，可以保持为1×10-9Pa·m3/sec以下的泄漏量的状态。还有，上述气密性试验是依据JISZ2331“氦检漏试验方法(真空吹风法)”的试验，作为气密性试验机，是使用株式会社真空技术(ALUBAAKU)公司制氦检漏器进行的。还有，试验所使用的电子部件2其填充构件14的气孔率为20％。
另外，作为比较，除了在填充构件中使用玻璃浆(日本FIELD·ENGINEERING公司制FX-10-026)通过在背景技术中所说明的方法来封闭通孔之外，还对于采用和上述试验所使用的电子部件2相同的方法制造出的电子部件，进行上述气密性试验，其结果(各100个)为，泄漏量全都为1×10-6Pa·m3/sec。还有，试验所使用的比较例电子部件其填充构件的气孔率为40％。
产业上的可利用性
本发明可以应用于包含晶片或半导体元件等的电子部件，特别是应用于要求高气密性的电子部件。

Claims (12)

1.一种电路基板，包含：绝缘基板；通孔，在上述绝缘基板的厚度方向上形成，用来连接上述绝缘基板的第1主面和上述绝缘基板的第2主面；其特征为，
包括：
导电膜，形成于上述通孔的内壁和上述第1及第2主面的上述通孔的开口部周围；
填充构件，填充在上述通孔中；
上述填充构件以非发泡状态填充。
2.根据权利要求1所述的电路基板，其特征为：
填充到上述通孔中的上述填充构件的气孔率为20％以下。
3.根据权利要求1所述的电路基板，其特征为：
上述绝缘基板是玻璃基板。
4.根据权利要求1所述的电路基板，其特征为：
上述绝缘基板是玻璃基板；
上述填充构件由玻璃构成。
5.根据权利要求1所述的电路基板，其特征为：
上述通孔的直径从上述第1主面到上述第2主面逐渐变小。
6.一种电路基板的制造方法，其特征为：
在绝缘基板的厚度方向上，形成用来连接上述绝缘基板的第1主面和上述绝缘基板的第2主面的通孔，
在上述通孔的内壁和上述第1及第2主面的上述通孔的开口部周围形成导电膜，
对填充构件加热和加压并填充于上述通孔。
7.根据权利要求6所述的电路基板的制造方法，其特征为：
上述绝缘基板是玻璃基板。
8.根据权利要求6所述的电路基板的制造方法，其特征为：
上述绝缘基板是玻璃基板；
上述填充构件由玻璃构成。
9.根据权利要求6所述的电路基板的制造方法，其特征为：
在上述通孔中填充大致球状的上述填充构件。
10.根据权利要求6所述的电路基板的制造方法，其特征为：
当形成上述通孔时，上述通孔的直径形成为从上述第1主面到上述第2主面逐渐变小。
11.根据权利要求6所述的电路基板的制造方法，其特征为：
用上述填充构件的热膨胀系数除上述绝缘基板的热膨胀系数后的值是1.1～2.0。
12.一种电子部件，包含：
电路基板，包含：绝缘基板；通孔，在上述绝缘基板的厚度方向上形成、用来连接上述绝缘基板的第1主面和上述绝缘基板的第2主面；
电子元件，装载于上述电路基板上；以及
盖体，覆盖上述电子元件，
其特征为：
上述电路基板包含：导电膜，形成于上述通孔的内壁和上述第1及第2主面的上述通孔的开口部周围；填充构件，填充在上述通孔；
上述填充构件以非发泡状态填充。
CN200580049959.3A 2005-06-01 2005-06-01 电路基板和其制造方法以及使用该电路基板的电子部件 Pending CN101189921A (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2005/010045 WO2006129354A1 (ja) 2005-06-01 2005-06-01 回路基板とその製造方法及びこれを用いた電子部品

Publications (1)

Publication Number Publication Date
CN101189921A true CN101189921A (zh) 2008-05-28

Family

ID=37481291

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200580049959.3A Pending CN101189921A (zh) 2005-06-01 2005-06-01 电路基板和其制造方法以及使用该电路基板的电子部件

Country Status (4)

Country Link
US (1) US20090117336A1 (zh)
JP (1) JP4891235B2 (zh)
CN (1) CN101189921A (zh)
WO (1) WO2006129354A1 (zh)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102803126A (zh) * 2009-12-18 2012-11-28 艾罗克林有限公司 填塞孔的方法和填塞的孔
CN103718384A (zh) * 2011-08-08 2014-04-09 泰科电子日本合同会社 连接器
CN113366633A (zh) * 2019-08-23 2021-09-07 Skc株式会社 封装基板及包括其的半导体装置
US11437308B2 (en) 2019-03-29 2022-09-06 Absolics Inc. Packaging glass substrate for semiconductor, a packaging substrate for semiconductor, and a semiconductor apparatus
US11652039B2 (en) 2019-03-12 2023-05-16 Absolics Inc. Packaging substrate with core layer and cavity structure and semiconductor device comprising the same
US11967542B2 (en) 2019-03-12 2024-04-23 Absolics Inc. Packaging substrate, and semiconductor device comprising same
US11981501B2 (en) 2019-03-12 2024-05-14 Absolics Inc. Loading cassette for substrate including glass and substrate loading method to which same is applied

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5023738B2 (ja) * 2007-02-28 2012-09-12 富士通株式会社 プリント配線板の製造方法
JP4665959B2 (ja) 2007-11-30 2011-04-06 日本電気株式会社 真空パッケージ
JP5189378B2 (ja) * 2008-02-18 2013-04-24 セイコーインスツル株式会社 圧電振動子の製造方法
JP4809410B2 (ja) * 2008-09-29 2011-11-09 日本電波工業株式会社 圧電デバイスとその製造方法
JP2010171536A (ja) * 2009-01-20 2010-08-05 Seiko Instruments Inc 圧電振動子
JP5471987B2 (ja) * 2010-09-07 2014-04-16 株式会社大真空 電子部品パッケージ用封止部材、電子部品パッケージ、及び電子部品パッケージ用封止部材の製造方法
CN103119703B (zh) * 2010-09-23 2016-01-20 高通Mems科技公司 集成的无源器件和功率放大器
US20120192928A1 (en) * 2011-01-27 2012-08-02 Mark Francis Krol Laminated pv module package
US8816505B2 (en) * 2011-07-29 2014-08-26 Tessera, Inc. Low stress vias
KR20150033979A (ko) * 2013-09-25 2015-04-02 삼성전기주식회사 인터포저 기판 및 인터포저 기판 제조 방법
IT201700073501A1 (it) * 2017-06-30 2018-12-30 St Microelectronics Srl Prodotto a semiconduttore e corrispondente procedimento
US11152294B2 (en) * 2018-04-09 2021-10-19 Corning Incorporated Hermetic metallized via with improved reliability
CN113474311B (zh) 2019-02-21 2023-12-29 康宁股份有限公司 具有铜金属化贯穿孔的玻璃或玻璃陶瓷制品及其制造过程

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4217837B4 (de) * 1991-05-29 2006-04-27 Mitsubishi Denki K.K. Hermetisch abgeschlossenes Gehäuse
JPH05283834A (ja) * 1992-03-10 1993-10-29 Nec Toyama Ltd 印刷配線板及びその製造方法
KR0158469B1 (ko) * 1992-10-15 1999-03-20 모리시타 요이찌 발진자
JPH07162132A (ja) * 1993-12-07 1995-06-23 Rohm Co Ltd 絶縁層の形成方法
US5490965A (en) * 1994-01-24 1996-02-13 Hewlett-Packard Company Method for closing holes in ceramic substrates
US5660781A (en) * 1994-06-28 1997-08-26 Sumitomo Metal Industries, Ltd. Process for preparing glass ceramic green sheets
US5514451A (en) * 1995-01-27 1996-05-07 David Sarnoff Research Center, Inc. Conductive via fill inks for ceramic multilayer circuit boards on support substrates
US5565262A (en) * 1995-01-27 1996-10-15 David Sarnoff Research Center, Inc. Electrical feedthroughs for ceramic circuit board support substrates
JPH0924500A (ja) * 1995-07-13 1997-01-28 Sumitomo Special Metals Co Ltd 熱伝導複合材料の製造方法
JP3223357B2 (ja) * 1999-03-09 2001-10-29 日本特殊陶業株式会社 スルーホール充填用ペースト及びそれを用いた多層プリント配線板
JP2000299541A (ja) * 1999-04-15 2000-10-24 Ibiden Co Ltd プリント配線基板
JP3756041B2 (ja) * 1999-05-27 2006-03-15 Ｈｏｙａ株式会社 多層プリント配線板の製造方法
JP3594894B2 (ja) * 2000-02-01 2004-12-02 新光電気工業株式会社 ビアフィリングめっき方法
US6518514B2 (en) * 2000-08-21 2003-02-11 Matsushita Electric Industrial Co., Ltd. Circuit board and production of the same
US6429527B1 (en) * 2001-01-17 2002-08-06 International Business Corporation Method and article for filling apertures in a high performance electronic substrate
US6498381B2 (en) * 2001-02-22 2002-12-24 Tru-Si Technologies, Inc. Semiconductor structures having multiple conductive layers in an opening, and methods for fabricating same
US7183650B2 (en) * 2001-07-12 2007-02-27 Renesas Technology Corp. Wiring glass substrate for connecting a semiconductor chip to a printed wiring substrate and a semiconductor module having the wiring glass substrate
JP4688379B2 (ja) * 2001-09-26 2011-05-25 福田金属箔粉工業株式会社 回路基板及びその製造方法ならびに電子装置
JP2003115658A (ja) * 2001-10-05 2003-04-18 Advantest Corp 配線基板の製造方法、充填物挿入方法、配線基板、及び素子パッケージ
US7345350B2 (en) * 2003-09-23 2008-03-18 Micron Technology, Inc. Process and integration scheme for fabricating conductive components, through-vias and semiconductor components including conductive through-wafer vias
JP4138641B2 (ja) * 2003-12-16 2008-08-27 松下電器産業株式会社 回路基板とその製造方法

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102803126A (zh) * 2009-12-18 2012-11-28 艾罗克林有限公司 填塞孔的方法和填塞的孔
CN102803126B (zh) * 2009-12-18 2016-04-13 艾罗克林有限公司 填塞孔的方法和填塞的孔
CN103718384A (zh) * 2011-08-08 2014-04-09 泰科电子日本合同会社 连接器
US11652039B2 (en) 2019-03-12 2023-05-16 Absolics Inc. Packaging substrate with core layer and cavity structure and semiconductor device comprising the same
US11967542B2 (en) 2019-03-12 2024-04-23 Absolics Inc. Packaging substrate, and semiconductor device comprising same
US11981501B2 (en) 2019-03-12 2024-05-14 Absolics Inc. Loading cassette for substrate including glass and substrate loading method to which same is applied
US11437308B2 (en) 2019-03-29 2022-09-06 Absolics Inc. Packaging glass substrate for semiconductor, a packaging substrate for semiconductor, and a semiconductor apparatus
CN113366633A (zh) * 2019-08-23 2021-09-07 Skc株式会社 封装基板及包括其的半导体装置
US11469167B2 (en) 2019-08-23 2022-10-11 Absolics Inc. Packaging substrate having electric power transmitting elements on non-circular core via of core vias and semiconductor device comprising the same
US11728259B2 (en) 2019-08-23 2023-08-15 Absolics Inc. Packaging substrate having electric power transmitting elements on non-circular core via of core vias and semiconductor device comprising the same

Also Published As

Publication number Publication date
WO2006129354A1 (ja) 2006-12-07
JPWO2006129354A1 (ja) 2008-12-25
US20090117336A1 (en) 2009-05-07
JP4891235B2 (ja) 2012-03-07

Similar Documents

Publication Publication Date Title
CN101189921A (zh) 电路基板和其制造方法以及使用该电路基板的电子部件
CN101243542B (zh) 具有焊接板和加热器的基材支撑件
JP5396353B2 (ja) 静電チャック及びその製法
KR100634921B1 (ko) 세라믹스 접합체, 기판 보유 지지 구조체 및 기판 처리 장치
JP2003160874A (ja) 被処理物保持体、半導体製造装置用サセプタおよび処理装置
JPH03501061A (ja) 導電性の貫通接続部および該貫通接続部を形成する方法
US8065789B2 (en) Method of fabricating a heated substrate support
WO2019131611A1 (ja) セラミック装置
US11142484B2 (en) Component for semiconductor production device, and production method of component for semiconductor production device
US20190284100A1 (en) Method for producing semiconductor production device component, and semiconductor production device component
US6689984B2 (en) Susceptor with built-in electrode and manufacturing method therefor
CN207139052U (zh) 压力传感器和通过接合材料形成的装置
JP2786571B2 (ja) 半導体ウエハー加熱装置
JP2006313919A (ja) 被処理物保持体、半導体製造装置用サセプタおよび処理装置
KR20120078270A (ko) 저열팽창 복합소재를 이용한 서셉터 및 ｅｓｃ 부품 제조 방법
JP2006179897A (ja) 被処理物保持体、半導体製造装置用サセプタおよび処理装置
JP2019026550A (ja) セラミックス接合体
US5013615A (en) Glass to metal seal
EP4071126A1 (en) Bonded substrate and method for manufacturing bonded substrate
JP4138641B2 (ja) 回路基板とその製造方法
CN113725085B (zh) 一种封装零件的装配工艺方法和封装零件
US20060261720A1 (en) Production of flat dielectrically impeded discharge lamps
CN115966502B (zh) 一种高温离子注入静电卡盘的制造方法
JPS64795B2 (zh)
JPS6349902B2 (zh)

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C12 Rejection of a patent application after its publication
RJ01 Rejection of invention patent application after publication

Open date: 20080528