JP7021854B2

JP7021854B2 - 電力用電子回路パッケージおよびその製造方法

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Publication number: JP7021854B2
Application number: JP2017009926A
Authority: JP
Inventors: アルン・ヴィルパクシャ・ゴウダ; ポール・アラン・マッコネリー; ナンシー・セシリア・ストッフル; リスト・イルッカ・トゥオミネン
Original assignee: General Electric Co
Current assignee: General Electric Co
Priority date: 2017-01-24
Filing date: 2017-01-24
Publication date: 2022-02-17
Anticipated expiration: 2037-01-24
Also published as: JP2018120902A

Description

本発明の実施形態は、概して、半導体素子パッケージまたは電子回路パッケージに関し、より詳細には、ガラス誘電体で形成された相互接続構造を含む電力用電子回路パッケージに関する。

電力用半導体素子は、例えばスイッチング電源などの電力用電子回路内のスイッチまたは整流器として用いられる半導体素子である。多くの電力用半導体素子は、高圧電力用途で用いられ、大量の電流を流し、大きい電圧に耐えるように設計される。

使用に際して、電力用半導体素子は、典型的にパッケージ構造を介して外部回路に搭載され、パッケージ構造は、外部回路への電気接続を提供し、素子により発生した熱を除去し素子を外部環境から保護することも可能にする。電力用半導体素子には、それぞれの半導体素子の両側を外部回路に電気的に接続するために多数の入力／出力（ｉｎｐｕｔ／ｏｕｔｐｕｔ、Ｉ／Ｏ）相互接続が設けられる。Ｉ／Ｏ接続は、半田ボール、メッキバンプ、ワイヤボンド接続の形で設けられ得る。ワイヤボンドパッケージの場合、電力用半導体素子に設けられた接着パッドまたは接触パッドを、回路基板またはリードフレームであり得る、パッケージングの次のレベルの対応するパッドまたは導電素子に接続するワイヤボンドが設けられる。既存の電力用素子パッケージ構造の大半は、それぞれの半導体素子の両側にＩ／Ｏ相互接続を提供するためにワイヤボンドと基板（例えば銅回路付（ｄｉｒｅｃｔｂｏｎｄｅｄｃｏｐｐｅｒ、ＤＢＣ）基板）の組合せを用いる。

半導体素子パッケージがますます小型化し良好な動作性能をもたらすにつれて、パッケージング技術は、それに対応してリードパッケージから埋設型または埋込型の半導体素子を組み込む平面集積パッケージへと発展してきた。埋込型電力用素子を組み込む従来技術の平面パッケージ構造１０の全体構造が図１に示されている。ＰＯＬ構造１０の標準的な製造工程は、典型的に、スピンコーティング技術を用いて誘電体層に塗布される接着剤１６を介して１つ以上の電力用半導体素子１２を誘電体層１４上に配置することに始まる。ＰＯＬ構造１０は、１つ以上の追加のダイパッケージ、パッケージ化されたコントローラ、または、インダクタもしくは受動部品１８などの他の電気部品も含み得る。誘電体層１４は、ポリイミド、または、例えばカプトンなどの他の有機材料であり、約２０ｐｐｍ／℃の熱膨張率を有する。誘電体層１４は、予め製造された平面膜または積層として設けられるか、またはフレーム構造（図示せず）の上の平面層として形成される。

金属相互接続２０（例えば銅相互接続）が、次いで、電力用半導体素子１２への直接金属接続を形成するように誘電体層１４上に電気メッキされる。金属相互接続２０は、電力用半導体素子１２に対する入出力（Ｉ／Ｏ）システム２２を形成する薄型（例えば２００μｍ未満の厚さ）平面相互接続構造の形であり得る。

ＰＯＬ構造１０は、銅回路付（ＤＢＣ）基板２４も含み、同基板は、典型的に、例えばアルミナなどの無機セラミック基板２６から形成され、上側および下側の銅シート２８、３０が、銅回路付インターフェースまたはろう材層３２を介して両側に接着される。ＤＢＣ基板２４の上側の銅シート２８は、ＤＢＣ基板２４が半導体素子１２に取り付けられる前に、多数の導電性接触領域を形成するようにパターニングされる。導電性シム３４が、金属相互接続２０の一部分をＤＢＣ基板２４に電気的に結合するために設けられる。

ＰＯＬ構造１０の製造工程中に、半田３６が半導体素子１２およびシム３４の表面に塗布される。ＤＢＣ基板２４は、次いで、下側の銅シート３０のパターニング部分を半田３６と位置合わせするように半田３６上まで下げられる。ＤＢＣ基板２４が半導体素子１２およびシム３４に結合された後、アンダーフィル技術が、接着層１６とＤＢＣ基板２４の間の空間に高分子誘電体材料３８を塗布するために用いられる。高分子誘電体材料３８は、半導体素子１２にいくらかの耐環境性をもたらすが、半導体素子は、湿気および他の気体を拡散させる高分子誘電体材料３８の固有の特性により気密封止されない。

半導体チップのパッケージング技術の進歩は、より良好な性能、一層の小型化、より高い信頼性の達成への増加し続ける要求により駆り立てられる。そのような進歩によって、例えば炭化ケイ素（ＳｉＣ）電力用素子などの新しい半導体技術の開発が導かれてきた。これらの新しい電力用素子は、高周波数および高電圧でスイッチングするように動作され得る。しかし、これらの素子は、従来技術の素子と比べて高温、すなわち１５０℃を超える温度、典型的に１５０～２５０℃の範囲であるが、時には３００℃を超える温度でも動作する。

図１に関して説明したように、既存の平面パッケージング技術は、パッケージ構造内の種々の誘電体層および封入層にポリイミドおよび他の有機材料を用いる。これらの材料は、平面パッケージ構造を提供し得るが、ポリイミドおよび他の有機材料は、１５０～１７５℃の範囲の上限温度を有するので、温度が制限され、高温での信頼性が制限される。アルミナなどのセラミック材料も、平面パッケージ構造に組み込まれ得る。しかし、これらの材料の高いコストおよび脆弱な性質によって、それらの特性が厳しく制限される。

これらの新しい半導体技術の特性を十分に利用するために、ＳｉＣおよび他の高温電力用素子の高い動作温度、周波数、および電圧での信頼性を維持する新しい平面パッケージング技術を提供することが望ましい。そのようなパッケージング技術が電力用素子を気密封止し、現在の製造工程を簡略化することが更に望ましい。

特開２０１５－１２６００２号公報

本発明の一態様によると、電子回路パッケージは、内側部分を囲む外側部分を有するガラス基板を含み、内側部分は、第１の厚さを有し、外側部分は、第１の厚さよりも大きい第２の厚さを有する。電子回路パッケージは、ガラス基板の内側部分の下面に形成された接着層と、接着層に結合された上面を有する半導体素子とを含み、半導体素子は、その上面に配置された少なくとも１つの接触パッドを有する。第１の金属化層が、ガラス基板の上面に結合されており、ガラス基板の第１の厚さを通じて形成された第１のビアを通って延びて、半導体素子の少なくとも１つの接触パッドと結合している。

本発明の別の態様によると、電子回路パッケージの製造方法は、外側部分により囲まれた内側部分を有するガラス基板を用意することであって、外側部分は、内側部分の厚さよりも大きい厚さを有する、ことを含む。方法は、またガラス基板の内側部分の下面に接着層を形成することと、半導体素子の上面を接着層を介してガラス基板に結合することであって、上面は、少なくとも１つの接触パッドを備える、ことと、ガラス基板上に第１の金属化層を形成することであって、第１の金属化層は、ガラス基板の内側部分の厚さを通じて形成された少なくとも１つのビアを通って延びて、半導体素子の少なくとも１つの接触パッドに接続している、こととを含む。

本発明の更に別の態様によると、電力用電子回路パッケージは、第１の厚さを通じて形成された少なくとも１つのビアを有する複数の厚さを有する基板と、複数の厚さを有する基板に結合された能動面を有する電力用素子であって、能動面は、複数の厚さを有する基板内の少なくとも１つのビアと位置合わせされた少なくとも１つの接触パッドを備える、電力用素子とを含む。第１の金属化層が、複数の厚さを有する基板の上面に形成され、少なくとも１つのビアを通って延びて、少なくとも１つの接触パッドに接触している。多層基板の熱膨張率と電力用素子の熱膨張率との差は、約７ｐｐｍ／℃未満である。

これらおよび他の利点および特徴は、添付図面に関して提示される、本発明の好ましい実施形態の以下の詳細な説明から一層容易に理解されるであろう。

図面は、本発明を実施するための現在考えられる実施形態を例示している。

電力用素子を組み込む従来技術の電子回路パッケージの概略側断面図である。本発明のある実施形態による、製造／集積工程の種々の段階における電子回路パッケージの概略側断面図である。本発明のある実施形態による、製造／集積工程の種々の段階における電子回路パッケージの概略側断面図である。本発明のある実施形態による、製造／集積工程の種々の段階における電子回路パッケージの概略側断面図である。本発明のある実施形態による、製造／集積工程の種々の段階における電子回路パッケージの概略側断面図である。本発明のある実施形態による、製造／集積工程の種々の段階における電子回路パッケージの概略側断面図である。本発明のある実施形態による、製造／集積工程の種々の段階における電子回路パッケージの概略側断面図である。本発明のある実施形態による、製造／集積工程の種々の段階における電子回路パッケージの概略側断面図である。本発明のある実施形態による、製造／集積工程の種々の段階における電子回路パッケージの概略側断面図である。図２～図９に例示する工程により製造された電子回路パッケージの概略上面図である。本発明の別の実施形態による電子回路パッケージの概略側断面図である。本発明の別の実施形態による電子回路パッケージの概略側断面図である。本発明の別の実施形態による電子回路パッケージの概略側断面図である。本発明の別の実施形態による電子回路パッケージの概略側断面図である。本発明の更に別の実施形態による電子回路パッケージの概略側断面図である。本発明の更に別の実施形態による電子回路パッケージの概略側断面図である。本発明の更に別の実施形態による電子回路パッケージの概略側断面図である。本発明の更に別の実施形態による電子回路パッケージの概略側断面図である。本発明の更に別の実施形態による電子回路パッケージの概略側断面図である。本発明の更に別の実施形態による電子回路パッケージの概略側断面図である。

本発明の実施形態は、ガラス基板を含む電子回路パッケージを形成する方法であって、ガラス基板の熱膨張率が、その組成により制御でき、従来の高分子基板と比べて半導体素子または電子回路部品の熱膨張率とより一致する、方法を提供する。開示するガラス基板の使用によって、素子または部品に対して気密性または略気密性とすることが可能となる。本明細書に記述する実施形態は、例えばＳｉＣなどの新しい半導体技術の特性を十分に利用する能力、ならびに高い電圧および温度で高い周波数でスイッチングする能力も提供する。

本発明の実施形態は、１つ以上の半導体素子、ダイ、またはチップが埋め込まれた電子回路パッケージに向けられる。電子回路パッケージに埋め込まれた半導体素子は、以下の図２～図２０の実施形態では具体的に電力用素子として参照されるが、電子回路パッケージ内の他の部品に置き換えられてもよいことが理解され、よって、本発明の実施形態は、電子回路パッケージ内に電力用素子を埋め込むことのみには限定されない。つまり、後述する電子回路パッケージの実施形態での電力用素子の使用は、単独でまたは１つ以上の電力用素子との組合せで電子回路パッケージ内に設けられ得る、抵抗器、コンデンサ、インダクタ、フィルタ、または他の同様の素子などの他の電気部品を包含することも理解されたい。加えて、図２～図２０の実施形態は、２つの電力用素子および１つの受動素子を含むものとして記述されるが、本明細書に記述する概念は、単独または組合せで、単一の半導体素子もしくは受動素子を含む電子回路パッケージ、または他の任意の数の半導体素子もしくは受動素子を含む電子回路パッケージにまで拡張され得ると考えられる。

ここで図２～図９を参照すると、本発明のある実施形態による電子回路パッケージ４０を製造する技術が記載されている。単一の電子回路パッケージ４０の集積工程の断面が、集積工程の視覚化を容易にするために図２～図９のそれぞれに示されているが、当業者は、複数の電子回路パッケージが、パネルレベルで同様の様式で製造され、次いで、必要に応じて個々の電子回路パッケージ部品に個別化され得ることを認識するであろう。また、電子回路パッケージの各々は、単一のダイ、複数のダイ、または１つ以上のダイ、チップ、および受動素子の組合せを含み得る。

電子回路パッケージ４０の製造は、剛性または可撓性のガラス基板の形の誘電体層４２を用意することに始まり、基板の剛性／柔軟性は、基板の厚さ、組成およびその製造方法に基づいて制御可能である。種々の実施形態によると、誘電体層４２は、約３～９ｐｐｍ／℃の範囲の熱膨張率を有する。示すように、誘電体層４２は、非平面幾何形状および複数の厚さを有し、誘電体層４２の外側部分４４は、誘電体層４２の内側部分５０の厚さ４８よりも大きい厚さ４６を有する。非限定的な一実施形態では、厚さ４８は、約５０ミクロンであるが、２５～１５０ミクロンの厚さが適切であると認識される。示すように、２つの部分４４、５０の厚さの差の結果として、誘電体層４２の外側部分４４と内側部分５０の間に凹部５１が形成される。誘電体層４２は、代替的な実施形態によると、一定の厚さを有するように設けられ得ると考えられる。更に別の実施形態では、誘電体層４２は、ガラスフリット接着または他の接合方法により２つのガラス層を接着することにより形成され、上側層が厚さ４８を有し、下側ガラス層が厚さ５２を有する。

図３に示すように、多数のビア５４、５６、５８、６０が、厚さ４８を通じて誘電体層４２の内側部分５０を通って形成される。１つ以上のビア６２も、誘電体層４２の外側部分４４を通って形成され得る。ビア５４、６２は、例えばＵＶレーザ穿孔またはエッチングにより形成され得る。代わりに、ビア５４、６２は、プラズマエッチング、乾式および湿式エッチング技術、ＣＯ２およびエキシマなどの他のレーザ技術、または機械的穿孔処理を含む他の方法により形成されてもよい。一実施形態では、ビア５４、６２は、後の充填および金属蒸着を容易にする、図３に示すような傾斜した側面を有するように形成される。

製造工程の次のステップでは、図４に示すように、接着層６４が、誘電体層４２の内側部分５０の底面６６に塗布される。例示する実施形態によると、接着層６４は、底面６６の全体を被覆するように塗布される。代替的な実施形態では、接着層６４は、底面６６のうち選択された部分のみを被覆するように塗布され得る。接着層６４は、スピンコーティングまたはスロットダイコーティングなどのコーティング技術を用いて塗布されてもよく、非限定的な例としてインクジェット印刷装置技術の形のプログラム可能な定量吐出ツールにより塗布されてもよい。接着層６４は、下限１５０℃および上限２５０℃の温度での使用に適した、例えば、高温ポリイミド、エポキシ、シアン酸エステル材料、またはそれらの混合物などの高温接着剤である。用途に応じて、３００℃または４００℃など、２５０℃よりも高い温度での使用に適した他の接着剤も、実施され得ることが認識される。

図５を参照すると、１つ以上の半導体素子６８、７０または電子部品が、接着層６４に結合される。半導体素子６８、７０は、図５に示すように同一の厚さでもよく、代替的な実施形態では異なる厚さでもよい。非限定的な一実施形態では、半導体素子６８、７０は、約５０～５００ミクロンの範囲の厚さを有する。半導体素子６８、７０は、概して、「電力用素子」または「非電力用素子」として記述され得る。よって、半導体素子６８、７０は、例として、ダイ、ダイオード、ＭＯＳＦＥＴ、トランジスタ、特定用途向け集積回路（ａｐｐｌｉｃａｔｉｏｎｓｐｅｃｉｆｉｃｉｎｔｅｇｒａｔｅｄｃｉｒｃｕｉｔ、ＡＳＩＣ）、またはプロセッサの形であり得る。例示する実施形態では、半導体素子６８は、能動面７４に配置された接触パッド７２を有するダイオードとして描写される。半導体素子７０は、能動面８０に配置されたソースパッド７６およびゲートパッド７８を有するＭＯＳＦＥＴとして描写される。しかし、半導体素子６８、７０は、代替的な形の電力用もしくは非電力用素子として設けられてもよいこと、および、より少ないもしくはより多い半導体素子もしくは電子部品が、電子回路パッケージ４０内に含まれてもよいことが認識される。一実施形態では、半導体素子６８、７０は、ケイ素または炭化ケイ素（ＳｉＣ）で形成され、約２～３ｐｐｍ／℃の範囲の熱膨張率を有する。任意選択的に、例えば、抵抗器、コンデンサ、またはインダクタなどの１つ以上の受動素子８２が、接着層６４上に配置されてもよい。半導体素子６８、７０および受動素子（単数または複数）８２が配置された後、接着層６４は、熱的にまたは熱と放射線の組合せにより十分に硬化され得る。好適な放射線は、ＵＶ光および／またはマイクロ波を含み得る。一実施形態では、揮発性物質が存在する場合には、部分真空および／または大気圧以上の圧力が、硬化中に接着剤からの揮発性物質の除去を促すために用いられ得る。硬化すると、接着層６４のうちビア５４の下にある任意の部分が、誘電体層４２の構造的一体性にそれほど影響を与えない、例えば反応性イオンエッチング（ｒｅａｃｔｉｖｅｉｏｎｅｔｃｈｉｎｇ、ＲＩＥ）またはレーザ処理を用いて除去される。

図６に示すように、製造工程の次のステップでは、下側金属化層８４が、誘電体層４２の外側部分４４の下面８６に形成される。塗布処理に続いて、示すように、金属化層８４の一部分が、ビア６２内まで延ばされ得る。図７に示すように、上側金属化層８８が、誘電体層４２の上面９０に形成される。上側金属化層８８は、半導体素子６８、７０の接触パッド７２、７６、７８と電気的に結合するようにビア５４を通って延びる。上側金属化層８８も、下側金属化層８４と電気的に結合するようにビア６２を通って延びる。よって、上側金属化層８８と下側金属化層８４は、一緒に、誘電体層４２の下面８６と上面９０の間の電気接続を形成する。一実施形態では、上側および下側の金属化層８４、８８を蒸着する前に、任意選択的なチタン銅シード層（図示せず）が、誘電体層４２の上面９０および／または下面８６にスパッタリングメッキされる。

金属化層８４、８８は、スパッタリングおよびメッキ技術、その後のリソグラフィ処理を用いて形成され得る。一実施形態では、下側および上側の金属化層８４、８８は、銅で形成される。しかし、金属化層８４、８８の製造技術は、他の導電性材料または銅と充填剤の組合せの使用にまで拡張され得ると考えられる。受動素子８２を含まない実施形態では、半導体素子７０のゲートパッド７８は、ビア６２を通って下側金属化層８４に結合される上側金属化層８８の延長部（図７には図示せず）を通って下側金属化層８４に電気的に結合され得る。

ここで図８を参照すると、第１の接合層９２が、半導体素子６８、７０のそれぞれの底面９４、９６に、および下側金属化層８４のうちビア（単数または複数）６２と位置合わせされた部分に塗布される。第１の接合層９２は、半田で、または焼結銀もしくは他の合金／過渡液相接合技術を用いて形成された金属間化合物などの他の高温接合材料で形成され、適切な材料のある例は、９２．５Ｐｂ／５Ｓｎ／２．５ＡｇまたはＡｕ－Ｓｉなどの半田である。第２の接合層９８または他の略気密性（すなわち、１Ｅ－４～１Ｅ－６気圧ｃｃ／ｓｅｃのヘリウム漏出速度を有する）の高温接合材料が、誘電体層４２の内側部分５０を囲む連続経路を形成するように下側金属化層８４に塗布される。種々の実施形態によると、第２の接合層９８は、例えば、焼結銀、過渡液相接合材料、または低温ガラス、もしくは低い吸湿性および拡散速度を有する高分子系（例えば液晶高分子）などの導電性材料または電気絶縁材料であり得る。半田が第２の接合層９８に用いられる場合、誘電体層４２の外側部分の底面は金属化される。

一部の実施形態では、第２の接合層９８を塗布する前に、任意選択的な仕上げ層（図示せず）が、下側金属化層８４上に設けられる。非限定的な例として、第２の接合層９８が半田である場合にＮｉ－Ａｕ仕上げが用いられ得、第２の接合層９８が焼結銀である場合にＮｉ－Ａｇ仕上げが用いられ得る。半導体素子６８、７０の底面が金属化される実施形態では、第１および第２の接合層９２、９８は、同一の材料で形成され得る。

次に、導電性基板１００が、図９に示すように、電子回路パッケージ４０を形成するように、適切な溶接または接着処理を用いて第１および第２の接合層９２、９８に結合される。例示する実施形態では、導電性基板１００は、例えば銅などの導電性材料から形成された上側および下側のシート１０４、１０６の間に挟まれた、例えばアルミナなどのセラミック基板１０２の層を含む多層基板１００である。図９に示すように、多層基板１００のパターニングされた上面を作り出すように上側シート１０４が部分的に除去される。代替的な実施形態では、第１および第２の接合層９２、９８の一方または両方が、下側金属化層８４および半導体素子６８、７０ではなく、多層基板１００に最初に塗布され得る。更に別の代替的な実施形態では、半導体素子６８、７０が多層基板１００に結合された後に、第２の接合層９８は、多層基板１００を誘電体層４２に直接結合するように塗布され、それにより、半導体素子６８、７０および受動素子（単数または複数）８２を囲む内部キャビティ１０８の周囲にエッジ封止部を作り出し得る。そのような実施形態では、下側金属化層８４のうち誘電体層４２と第２の接合層９８との間に配置されて示される部分が、図１９に関してより詳細に記述されるように省略されてもよい。一実施形態によると、多層基板１００は、銅回路付（ＤＢＣ）基板である。代替的な実施形態では、基板１００は、成形または封入され得る、例えば銅などの金属製リードフレームである。

図９には示していないが、電子回路パッケージ４０内の電気部品と、例えばバスバーまたは印刷回路基板（ｐｒｉｎｔｅｄｃｉｒｃｕｉｔｂｏａｒｄ、ＰＣＢ）などの外部部品（図示せず）との間に電気接続が作られ得るように、任意の数の入力／出力（Ｉ／Ｏ）接続が、上側金属化層８８および／または多層基板１００の上に形成され得ると考えられる。そのようなＩ／Ｏ接続は、非限定的な例として、メッキバンプ、柱状バンプ、銅ストラップ、直接接着もしくは半田接合されたＣｕ端子、またはワイヤボンド接続／パッドの形で設けられ得る。半田マスクが、上述したＩ／Ｏ接続方法を部分的にサポートするために塗布され得る。

第２の接合層９８が、誘電体層１４の内側部分５０、ならびにこれに結合された半導体素子６８、７０および受動素子（単数または複数）８２を囲むようにどのようにして配置されるかをより明確に例示するために、電子回路パッケージ４０の上面図が図１０に提示されている。一実施形態では、第２の接合層９８は、半導体素子６８、７０および受動素子（単数または複数）８２を囲むキャビティ１０８を気密封止する。キャビティ１０８は、次いで、非限定的な例として、乾燥空気、またはアルゴンもしくは窒素などの不活性ガスで満たされ得る。代替的な実施形態では、第２の接合層９８は、誘電体層１４の内側部分５０の小部分を囲み封止するように塗布される。例えば、受動素子８２は、キャビティ１０８の気密封止部の外側に配置されてもよく、完全に省略されてもよい。

第２の接合層９８がキャビティ１０８を気密封止しない実施形態では、半導体素子６８、７０および受動素子（単数または複数）８２は、キャビティ１０８を満たす、例えば高分子などの非導電性材料の形の封入材（図示せず）でオーバーコートされ得る。封入材は、例えば高電圧用途において、半導体素子と金属部品の間のアーク放電を防止したり、剛性および取扱いの容易さをもたらしたりするために用いられ得る。別の代替的な実施形態では、受動素子（単数または複数）８２は、上側金属化層８８の上面１１０に配置され得る。

図１０は、半導体素子６８、７０および受動素子（単数または複数）８２に対する上側金属化層８８およびビア５４、５６、５８、６２の例示的な配置を例示している。示すように、上側金属化層８８の第１の部分１１２が、ビア５４およびビア５６の上方に配置され、したがって半導体素子６８の接触パッド７２および半導体素子７０のソースパッド７６に電気的に結合される。上側金属化層８８の第２の部分１１４が、半導体素子７０のゲートパッド７８に電気的に結合されるビア５６、および受動素子８２のビア５８と位置合わせされる。同様に、上側金属化層８８の第３の部分１１６が、ビア６０およびビア６２を通って受動素子８２と下側金属化層８４との電気接続を形成する。

誘電体層４２、接着層６４、ならびに下側金属化層８４および上側金属化層８８の一方または両方を含む電子回路サブパッケージが、半導体素子６８、７０および受動素子（単数または複数）８２を伴うかまたは伴わない予め製造されたモジュールとして製造され得ると考えられる。電子回路サブパッケージが半導体素子６８、７０および受動素子（単数または複数）８２を伴わずに製造される実施形態では、接着層６４は、更なる取扱いまたは輸送のために十分安定している半硬化状態で（例えばＢステージ材料として）設けられ得る。このことによって、半導体素子６８、７０および受動素子（単数または複数）８２を、続いて後の加工ステップで電子回路サブパッケージに取り付けることが可能となる。

電子回路パッケージ４０の上述した製造または集積技術に関連する処理または方法ステップの順序およびシーケンスは、代替的な実施形態に応じて変化してもよい。非限定的な一例として、接着層６４は、ビア５４～６２を形成する前に塗布され得る。加えて、下側金属化層８４は、半導体素子６８、７０および受動素子８２を配置する前に、または更に接着層６４を塗布する前に、誘電体層４２の下面８６に形成され得る。

任意選択的に、図１１に示すように、追加の集積層１１８が、上側金属化層８８に結合されてもよい。一実施形態では、集積層１１８は、接着剤１２０の層を誘電体層４２の上面９０および上側金属化層８８に塗布し、次いで上側誘電体層１２２を接着剤１２０上に配置することにより形成されるが、集積層１１８は、金属化すべき接着剤および膜として機能する単一の層、または接着剤および不動膜の２つの層であり得ることが認識される。集積層は、高分子またはガラスとすることができる。例示する実施形態では、上側誘電体層１２２は、全体にわたって均一またはほぼ均一な厚さ１２３を有する。誘電体層４２と同様に、上側誘電体層１２２は、その厚さを通じて形成された多数のビア１２４を有するガラス基板である。代替的な実施形態では、上側誘電体層１２２は、例えばカプトンなどのポリイミド材料であり得る。そのような代替的な実施形態では、上側誘電体層１２２は、膜または積層として塗布され、ビア１２４を形成するために後でエッチングされ得る。

金属化層１２６が、上側誘電体層１２２の上面１２８に形成され、上側金属化層８８と電気的に接続するようにビア１２４を通って延びる。上側金属化層８８と同様に、金属化層１２６は、例えば銅などの導電性材料を含み得、スパッタリングおよびメッキ技術、その後のリソグラフィ処理を用いて形成され得る。追加の再分配層が、設計仕様に基づいて再分配層１１８の上に形成され得る。

図１２は、積層構成を有する電子回路パッケージ１５９の代替的な実施形態を例示しており、１つ以上の半導体素子１３２、１３３、受動素子１３４、および上層誘電体基板１３６を含む電子回路パッケージサブモジュール１３０が、電子回路パッケージ４０に結合される。一実施形態態では、半導体素子１３３は、任意選択的な導電性シム１３５（破線で示す）の上側金属化層８８に電気的に結合される裏面接続を有する電力用半導体素子である。上層誘電体基板１３６は、誘電体層４２について上述したのと同様な様式で構成されたガラス基板であり、接着層１３８を介して素子１３２、１３３、１３４に結合される。上層誘電体基板１３６は、基板１３６の内側部分１４２を通って延びる１つ以上のビア１４０と、その外側部分１４６を通って延びる１つ以上のビア１４４とを有するように設けられる。上側金属化層８８および下側金属化層８４と同様に、上側金属化層１４８および下側金属化層１５０が、上層誘電体基板１３６の上面１５２および底面１５４のそれぞれに形成される。

接合層１５６が、電子回路パッケージサブモジュール１３０の下側金属化層１５０を上側金属化層８８に電気的に接続する。第１の接合層９２と同様に、接合層１５６は、半田、または例えば焼結銀などの他の導電性高温接合材料である。別の接合層１５８が、電子回路パッケージサブモジュール１３０の下側金属化層１５０と上側金属化層８８の間で上層誘電体基板１３６の外側部分１４６の外周に延びる。代替的な実施形態によると、用途に応じては、接合層１５８または接合層９８の一方が気密性である。一実施形態では、接合層１５８は、素子１３２、１３４を囲むキャビティ１６０内に気密性または略気密性の封止部を作り出す。

本発明の代替的な実施形態による電子回路パッケージ１６１が、図１３に例示されている。図１２の電子回路パッケージ１５９と同様に、電子回路パッケージ１６１は、積層構成で配置される２つの電子回路パッケージサブモジュール４０、１３０を含む。電子回路パッケージ１６１と電子回路パッケージ１５９の間の他の共通する部品は、同じ参照番号に関して適宜例示される。図１３の実施形態では、上層誘電体基板１３６は、キャビティ１６０内へ下向きに延びる中央支柱１３７を含む。下側金属化層１５０の一部分が、中央支柱１３７の底面１３９に形成される。ビア１４１が、中央支柱１３７の厚さを通じて延び、上側金属化層１４８を下側金属化層１５０に電気的に接続するようにビア１４４と同様な様式で金属化される。

図１４は、積層構成で配置された２つの電子回路パッケージサブモジュール４１、１３１を含む、本発明の別の実施形態による電子回路パッケージ１６３を例示している。上述した実施形態と同じように、電子回路パッケージ１６３と電子回路パッケージ１５９に共通する部品（図１２）は、共通する参照番号で適宜参照される。図１４に示すように、電子回路パッケージサブモジュール１３１は、電子回路パッケージサブモジュール４１の上で反転され、それらの対向する上側金属化層８８が接合層１５６で互いに電気的に接続される。各電子回路パッケージサブモジュール４１、１３１はそれぞれ、示すように接合層９２、９８を介して半導体素子６８、７０および上側金属化層８８に結合される、熱伝導性および導電性基板４３、１４３を含む。種々の実施形態によると、両方の導電性基板４３、１４３のうちの一方が、封入された金属製リードフレーム、または例えばＤＢＣ基板もしくはプリント回路基板（ＰＣＢ）などの多層基板であり得る。非限定的な一実施形態では、導電性基板４３はＤＢＣ基板であり、導電性基板１４３はＰＣＢである。導電性基板４３、１４３の一方または両方が、半導体素子６８、７０の冷却を促すためにヒートシンク（図示せず）を更に含み得る。そのような構成は、半導体素子６８、７０が電力用素子である実施形態では、電子回路パッケージ１６３の両面冷却を可能にするので、特に有利である。任意選択的に、電子回路パッケージ１６３は、上側金属化層８８を通って半導体素子６８、７０に電気的に接続される、入力／出力（Ｉ／Ｏ）接続１６７（仮想線で示す）および／または下向きＩ／Ｏ接続１６９（仮想線で示す）を含む。Ｉ／Ｏ接続１６７、１６９は、金属製（例えば銅）リードフレーム接続、または代替的な実施形態による他の既知の形のＩ／Ｏ接続として構成され得る。

種々の実施形態によると、電子回路パッケージサブモジュール４１、１３１の両方は、図１４に例示するように、１つ以上の半導体素子６８、７０と、受動素子８２などの１つ以上の他の回路部品とを有する電力用モジュールと同様な様式で構成され得る。代替的な実施形態では、電子回路パッケージサブモジュール４１、１３１は、様々な構成を有するように設けられ得る。非限定的な一例として、電子回路パッケージサブモジュール４１は、図１４に例示したものと同様の様式で電力用モジュールとして構成され得る一方、電子回路パッケージサブモジュール１３１は、制御回路として構成され得る。

ここで図１５を参照すると、代替的な実施形態による電子回路パッケージ１６２が示されている。電子回路パッケージ１６２と電子回路パッケージ４０（図９）は、同じ参照番号に関して適宜議論および例示される多数の共通する部品を共有する。電子回路パッケージ４０と同様に、電子回路パッケージ１６２は、その底面６６に形成された接着層６４を有するガラス基板の形の誘電体層４２を含む。上側金属化層８８は、接着層６４に結合される半導体素子６８、７０に電気的に接続するようにビア５４、５８を通って延びる。上側金属化層８８の一部分が、ビア６２を通って延び、下側金属化層８４と電気的に結合される。下側金属化層８４は、誘電体層４２の周縁に延び、種々の実施形態によるキャビティ１０８を気密封止し得る第２の接合層９８を介して多層基板１００に結合される。第１の接合層９２が、半導体素子６８、７０および下側金属化層８４を多層基板１００に結合する。

電子回路パッケージ４０（図９）と共通する部品に加えて、電子回路パッケージ１６２は、誘電体層４２の内側部分５０の底面６６に形成された金属化層１６４を含む。金属化層８４、８８と同様に、金属化層１６４は、例えば銅などの導電性材料であり、スパッタリングおよびメッキ技術、その後のリソグラフィ処理を用いて形成され得る。接合材料１６８が、受動素子８２を金属化層１６４に機械的かつ電気的に結合する。種々の実施形態によると、接合材料１６８は、半田、焼結銀、銀などの導電性フィラーで満たされた高分子などの導電性接着剤、または高温に耐えられる別の導電性材料であり得る。一実施形態では、接合材料１６８は、液相接着接合技術を用いて受動素子８２を金属化層１６４に結合するために用いられる。

図１６は、別の代替的な実施形態による電子回路パッケージ１７０を例示している。電子回路パッケージ１７０は、ビア６２および上側金属化層８８のうち電子回路パッケージ１６２のビア６２を通って延びる部分が、電子回路パッケージ１７０内の導電性シム１７２により置き換えられる点を除いて、図１５の電子回路パッケージ１６２と同様の部品を含む。種々の実施形態によると、導電性シム１７２は、銅または他の導電性金属材料であり得る。図１６に示すように、上側金属化層８８の一部分が、誘電体層４２および接着層６４の厚さ４８を通じて形成されたビア１７４を通って延び、導電性シム１７２と結合される。第１の接合層９２の一部分が、導電性シム１７２を多層基板１００に電気的かつ機械的に結合する。

図１７および図１８は、半導体素子６８、７０の高さまたは厚さが異なる代替的な実施形態による電子回路パッケージ１７０を例示している。図１７に例示する実施形態では、導電性シム１７１が、半導体素子６８、７０の間の高さの差を埋め合わせるように設けられ、半田９３または他の導電性接合材料の層で半導体素子７０に結合される。図１８に例示する実施形態では、誘電体層４２は、キャビティ１０８内へ下向きに延びる中央支柱１７３を有するように設けられる。半導体素子７０は、接着層６４と同様に接着層１７７で中央支柱１７３の底面１７５に結合される。

ここで図１９を参照すると、本発明の別の実施形態による電子回路パッケージ１７６が示されている。再び、電子回路パッケージ１７６は、電子回路パッケージ４０に関して記述したもの（図９）と同様の多数の部品を含み、対応するパーツ番号が、本明細書で適宜参照される。受動素子８２は図１９の接着層６４に直接結合されるように示されているが、代替的な実施形態では、金属化層１６４（図１５）および接合材料１６８（図１５）が、受動素子８２を誘電体層４２に結合するために用いられ得ると考えられる。

電子回路パッケージ４０（図９）と共通する部品に加えて、図１９に示す電子回路パッケージ１７６は、誘電体層４２の下面８６を多層基板１００の上側銅シート１０４の上面１８０に直接結合する接合層１７８を含む。接合層１７８は、例えば、ガラスフリット、または低い拡散特性をもたらす液晶高分子などの高温接合材料である。一実施形態では、接合層１７８は、半導体素子６８、７０が定量吐出および硬化法（ｄｉｓｐｅｎｓｅａｎｄｃｕｒｅｍｅｔｈｏｄ）により多層基板１００に結合された後に塗布される。接合層１７８は、図１９に示すように、フィレット付きに外側面を有するように塗布され得る。

図２０は、本発明の代替的な実施形態による接合層１７８を含む電子回路パッケージ１８２を例示している。電子回路パッケージ１８２、電子回路パッケージ１７０、および電子回路パッケージ４０（図９）に共通する部品が、同じパーツ番号を参照して適宜議論される。図２０の実施形態では、図９の下側金属化層８４は完全に省略される。半導体素子６８、７０および導電性シム１７２は、多層基板１００の上側銅シート１０４に直接結合される。気密性または略気密性の封止部が、誘電体層４２の下面８６と上側銅シート１０４との間に接合層１７８を塗布することにより、キャビティ１０８の周縁を囲むように形成される。示すように、接合層１７８は、フィレット付きの外側面を有するように形成され得る。この実施形態では、導電性シム１７２と第１の接合層９２を併用することにより、誘電体層４２の下面８６において、下側金属化層８４（図９）と同様の金属化層の必要性が軽減される。

したがって、本発明の実施形態は、電子回路パッケージ内に含まれるＳｉＣまたは他の高温半導体素子（単数または複数）の熱膨張率とほぼ一致する熱膨張率を有するガラス基板の形で設けられた誘電体層を有する電子回路パッケージを含む。熱膨張率がほぼ一致することによって、電子回路パッケージ内の熱応力が最小化され、パッケージの信頼性、ならびに、高い周波数、電圧、および温度で動作するＳｉＣおよび他の半導体素子が電子回路パッケージに組み込まれる場合に特に望ましい特性が向上する。ガラス基板の使用によって、また電力密度の高い電子回路パッケージの製造が容易となる。

加えて、ガラス基板が複数の厚さを有する基板として設けられる実施形態では、１つ以上の半導体素子および他の電子部品が、ガラス基板と多層基板の間に形成されたキャビティ内に気密封止され得る。そのような気密環境によって、ＳｉＣもしくは他の高温半導体素子、および素子をガラス基板に取り付けるために用いられる接着剤の高温信頼性が拡張する。気密封止を提供する能力によって、半導体素子を囲む封入材または他のアンダーフィル材料を設ける必要性が軽減され、それにより、材料および加工のコストが低減される。複数の厚さを有するガラス基板を組み込む実施形態は、またガラス基板のより厚い部分を通る金属化ビアの形の貫通相互接続を提供し、これにより導電性シムが置き換えられ、製造ステップが減少する。

したがって、本発明の一実施形態によると、電子回路パッケージは、内側部分を囲む外側部分を有するガラス基板を含み、内側部分は、第１の厚さを有し、外側部分は、第１の厚さよりも大きい第２の厚さを有する。電子回路パッケージは、ガラス基板の内側部分の下面に形成された接着層と、接着層に結合された上面を有する半導体素子とを含み、半導体素子は、その上面に配置された少なくとも１つの接触パッドを有する。第１の金属化層が、ガラス基板の上面に結合されており、ガラス基板の第１の厚さを通じて形成された第１のビアを通って延びて、半導体素子の少なくとも１つの接触パッドと結合している。

本発明の別の実施形態によると、電子回路パッケージの製造方法は、外側部分により囲まれた内側部分を有するガラス基板を用意することであって、外側部分は、内側部分の厚さよりも大きい厚さを有する、ことを含む。方法は、またガラス基板の内側部分の下面に接着層を形成することと、半導体素子の上面を接着層を介してガラス基板に結合することであって、上面は、少なくとも１つの接触パッドを備える、ことと、ガラス基板上に第１の金属化層を形成することであって、第１の金属化層は、ガラス基板の内側部分の厚さを通じて形成された少なくとも１つのビアを通って延びて、半導体素子の少なくとも１つの接触パッドに接続している、こととを含む。

本発明の更に別の実施形態によると、電力用電子回路パッケージは、第１の厚さを通じて形成された少なくとも１つのビアを有する複数の厚さを有する基板と、複数の厚さを有する基板に結合された能動面を有する電力用素子であって、能動面は、複数の厚さを有する基板内の少なくとも１つのビアと位置合わせされた少なくとも１つの接触パッドを備える、電力用素子とを含む。第１の金属化層が、複数の厚さを有する基板の上面に形成され、少なくとも１つのビアを通って延びて、少なくとも１つの接触パッドに接触している。多層基板の熱膨張率と電力用素子の熱膨張率との差は、約７ｐｐｍ／℃未満である。

限られた数の実施形態のみに関して本発明を詳細に記述してきたが、そのような開示した実施形態に本発明が限定されないことを容易に理解されたい。むしろ、本明細書に記述していないが本発明の趣旨および範囲に相応する、任意の数の変形、改変、置換、または等価の構成を組み込むように本発明を修正することができる。加えて、本発明の種々の実施形態を記述してきたが、記述した実施形態の一部のみを本開示の態様が含んでもよいことを理解されたい。したがって、本発明は、前述した説明により限定されるとみなされず、添付の請求項の範囲によってのみ限定される。

１０平面パッケージ構造
１２、６８、７０、１３２、１３３電力用半導体素子、半導体素子
１４、４２誘電体層
１６接着剤、接着層
１８受動部品
２０金属相互接続
２２入出力（Ｉ／Ｏ）システム
２４銅回路付（ＤＢＣ）基板
２６、１０２無機セラミック基板
２８、１０４上側銅シート
３０、１０６下側銅シート
３２ろう材層
３４、１３５、１７１、１７２導電性シム
３６、９３半田
３８高分子誘電体材料
４０、４１、１５９、１６１、１６２、１６３、１７０、１７６、１８２電子回路パッケージ
４３、１００、１４３導電性基板
４４、１４６外側部分
４６、４８、５２、１２３厚さ
５０、１４２内側部分
５１凹部
５４、５６、５８、６０、６２、１２４、１４０、１４１、１４４、１７４ビア
６４、１３８、１７７接着層
６６、８６、９４、９６、１３９、１５４、１７５底面、下面
７２接触パッド
７４、８０能動面
７６ソースパッド
７８ゲートパッド
８２、１３４受動素子
８４、１５０下側金属化層
８８、１４８上側金属化層
９０、１１０、１２８、１５２、１８０上面
９２第１の接合層
９８第２の接合層
１０８、１６０内部キャビティ
１１２第１の部分
１１４第２の部分
１１６第３の部分
１１８集積層、再分配層
１６、１２０接着剤
１２２上側誘電体層
１２６、１６４金属化層
１３０、１３１電子回路パッケージサブモジュール
１３６上層誘電体基板
１３７、１７３中央支柱
１５６、１５８、１７８接合層
１６７、１６９入力／出力（Ｉ／Ｏ）接続
１６８接合材料

Claims

電子回路パッケージ（４０）であって、
内側部分（５０）を囲む外側部分（４４）を有するガラス基板（４２）であって、前記内側部分（５０）は、第１の厚さ（４８）を有し、前記外側部分（４４）は、前記第１の厚さ（４８）よりも厚い第２の厚さ（４６）を有する、ガラス基板（４２）と、
前記ガラス基板（４２）の前記内側部分（５０）の下面（６６）に形成された接着層（６４）と、
前記接着層（６４）に結合された上面を有する半導体素子（６８）であって、前記上面に配置された少なくとも１つの接触パッド（７２）を有する半導体素子（６８）と、
前記ガラス基板（４２）の上面（９０）に結合された第１の金属化層（８８）であって、前記ガラス基板（４２）の前記第１の厚さ（４８）を通じて形成された第１のビア（５４）を通って延びて、前記半導体素子（６８）の前記少なくとも１つの接触パッド（７２）と結合している第１の金属化層（８８）と、
を備え、
前記半導体素子（６８）は、電力用素子を備える、電子回路パッケージ（４０）。
前記ガラス基板（４２）の熱膨張率と前記半導体素子（６８）の熱膨張率との差が７ｐｐｍ／℃以下である、請求項１に記載の電子回路パッケージ（４０）。
前記ガラス基板（４２）の前記外側部分（４４）の下面（８６）に結合された第２の金属化層（８４）を更に備え、
前記第１の金属化層（８８）と前記第２の金属化層（８４）は、前記ガラス基板（４２）の前記第２の厚さ（４６）を通じて形成された第２のビア（６２）内で電気的に接続している、請求項１に記載の電子回路パッケージ（４０）。
前記接着層（６４）に結合された受動素子（８２）を更に備え、
前記受動素子（８２）は、前記第１の金属化層（８８）に電気的に接続されている、請求項３に記載の電子回路パッケージ（４０）。
前記ガラス基板（４２）の底面（６６）に隣接して配置され、前記第１の金属化層（８８）に電気的に結合された導電性シム（１３５）を更に備える、請求項１に記載の電子回路パッケージ（４０）。
前記半導体素子（６８）の底面（９４）に結合された導電性基板（１００）と、
前記導電性基板（１００）と前記ガラス基板（４２）の前記外側部分（４４）との間に配置された第２の接合層（９８）であって、前記ガラス基板（４２）の前記内側部分（５０）の少なくとも小部分を囲む第２の接合層（９８）と、
を更に備える、請求項１に記載の電子回路パッケージ（４０）。
前記第２の接合層（９８）は、前記電子回路パッケージ（４０）の内部キャビティ（１０８）内に前記半導体素子（６８）を気密封止する材料を備える、請求項６に記載の電子回路パッケージ（４０）。
前記第２の接合層（９８）は、前記ガラス基板（４２）の前記外側部分（４４）の下面（８６）に直接結合されている、請求項６に記載の電子回路パッケージ（４０）。
前記ガラス基板（４２）と前記導電性基板（１００）の間に配置されたキャビティ（１
０８）を満たし、前記半導体素子（６８）を囲む封入材を更に備える、請求項６に記載の電子回路パッケージ（４０）。
電子回路パッケージ（４０）の製造方法であって、
外側部分（４４）により囲まれた内側部分（５０）を有するガラス基板（４２）を用意することであって、前記外側部分（４４）は、前記内側部分（５０）の厚さ（４８）よりも大きい厚さ（４６）を有する、ことと、
前記ガラス基板（４２）の前記内側部分（５０）の下面（６６）に接着層（６４）を形成することと、
半導体素子（６８）の上面を前記接着層（６４）を介して前記ガラス基板（４２）に結合することであって、前記上面は、少なくとも１つの接触パッド（７２）を備える、ことと、
前記ガラス基板（４２）上に第１の金属化層（８８）を形成することであって、前記第１の金属化層（８８）は、前記ガラス基板（４２）の前記内側部分（５０）の前記厚さ（４８）を通じて形成された少なくとも１つのビア（５４）を通って延びて、前記半導体素子（６８）の前記少なくとも１つの接触パッド（７２）に接続している、ことと、
第１の接合層（９２）を用いて前記半導体素子（６８）の底面（９４）を導電性基板（１００）に結合することであって、前記導電性基板（１００）は、前記導電性基板（１００）に塗布された金属構造を有するセラミック層（１０２）を備える、ことと、
第２の接合層（９８）を用いて前記ガラス基板（４２）の前記外側部分（４４）を前記導電性基板（１００）に結合することと、
を含む、電子回路パッケージ（４０）の製造方法。
ガラスフリットまたは液晶高分子接着を用いて前記ガラス基板（４２）の前記外側部分（４４）の下面（８６）を前記導電性基板（１００）に直接結合することを更に含む、請求項１０に記載の方法。
前記ガラス基板（４２）の前記外側部分（４４）の下面（８６）に第２の金属化層（８４）を形成することを更に含む、請求項１０に記載の方法。
前記ガラス基板（４２）の前記外側部分（４４）の前記厚さ（４６）を通じて延びるビア（６２）を通って前記第１の金属化層（８８）を前記第２の金属化層（８４）に電気的に結合することを更に含む、請求項１２に記載の方法。
前記接着層（６４）を介して受動素子（８２）を前記ガラス基板（４２）に結合することと、
前記受動素子（８２）を前記第１の金属化層（８８）および前記第２の金属化層（８４）に電気的に結合することと、
を更に含む、請求項１３に記載の方法。
電力用電子回路パッケージ（４０）であって、
第１の厚さ（４８）を通じて形成された少なくとも１つのビア（５４）を有する複数の厚さを有する基板と、
前記複数の厚さを有する基板に結合された能動面を有する電力用素子（６８）であって、前記能動面は、前記複数の厚さを有する基板内の前記少なくとも１つのビア（５４）と位置合わせされた少なくとも１つの接触パッド（７２）を備える、電力用素子（６８）と、
前記複数の厚さを有する基板の上面（９０）に形成され、前記少なくとも１つ
のビア（５４）を通って延びて、前記少なくとも１つの接触パッド（７２）に接触している第１の金属化層（８８）と、
前記複数の厚さを有する基板のうち前記第１の厚さ（４８）よりも大きい第２の厚さ（４６）を有する部分に結合された導電性基板（１００）とを備え、
前記複数の厚さを有する基板の熱膨張率と前記電力用素子（６８）の熱膨張率との差が、約７ｐｐｍ／℃未満であり、
電力用素子（６８）は、前記複数の厚さを有する基板と前記導電性基板（１００）との間に形成されたキャビティ（１０８）内に気密封止されている、電力用電子回路パッケージ（４０）。
前記複数の厚さを有する基板と前記電力用素子（６８）との間に配置された接着層（６４）であって、前記複数の厚さを有する基板のうちの前記第１の厚さ（４８）を有する部分に結合された接着層（６４）を更に備える、請求項１５に記載の電力用電子回路パッケージ（４０）。
前記複数の厚さを有する基板および前記第１の金属化層（８８）に結合された電気部品（８２）と、
前記複数の厚さを有する基板のうち前記第２の厚さ（４６）を有する部分の下面（８６）に形成された第２の金属化層（８４）と、を更に備え、
前記電気部品（８２）は、前記複数の厚さを有する基板の前記第２の厚さ（４６）を通じて形成された金属化ビア（６２）を介して前記第２の金属化層（８４）に電気的に結合されている、請求項１６に記載の電力用電子回路パッケージ（４０）。