KR102367619B1 - 전력 전자 패키지 및 그 제조 방법 - Google Patents

전력 전자 패키지 및 그 제조 방법 Download PDF

Info

Publication number
KR102367619B1
KR102367619B1 KR1020170017942A KR20170017942A KR102367619B1 KR 102367619 B1 KR102367619 B1 KR 102367619B1 KR 1020170017942 A KR1020170017942 A KR 1020170017942A KR 20170017942 A KR20170017942 A KR 20170017942A KR 102367619 B1 KR102367619 B1 KR 102367619B1
Authority
KR
South Korea
Prior art keywords
thickness
substrate
layer
glass substrate
electronic package
Prior art date
Application number
KR1020170017942A
Other languages
English (en)
Other versions
KR20180092379A (ko
Inventor
아룬 비루파크샤 고우다
폴 알랜 맥코넬리
낸시 세실리아 스토펠
리스토 일카 토미넨
Original Assignee
제네럴 일렉트릭 컴퍼니
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 제네럴 일렉트릭 컴퍼니 filed Critical 제네럴 일렉트릭 컴퍼니
Priority to KR1020170017942A priority Critical patent/KR102367619B1/ko
Publication of KR20180092379A publication Critical patent/KR20180092379A/ko
Application granted granted Critical
Publication of KR102367619B1 publication Critical patent/KR102367619B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/15—Ceramic or glass substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/645—Inductive arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92142—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92144—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Materials Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

그 내부 부분을 둘러싸는 외부 부분을 갖는 글래스 기판을 포함하는 전자 패키지가 본 명세서에 개시되고, 내부 부분은 제1 두께를 갖고, 외부 부분은 제1 두께보다 큰 제2 두께를 갖는다. 접착층이 글래스 기판의 내부 부분의 하부면 상에 형성된다. 상부면을 갖는 반도체 디바이스가 접착층에 결합되고, 반도체 디바이스는 그 상부면 상에 배치된 적어도 하나의 접촉 패드를 갖는다. 제1 금속화층이 글래스 기판의 상부면에 결합되고, 글래스 기판의 제1 두께를 관통하여 형성된 제1 비아를 통해 연장하여 반도체 디바이스의 적어도 하나의 접촉 패드와 결합한다.

Description

전력 전자 패키지 및 그 제조 방법{POWER ELECTRONICS PACKAGE AND METHOD OF MANUFACTURING THEREOF}
본 발명의 실시예는 일반적으로 반도체 디바이스 패키지 또는 전자 패키지에 관한 것으로서, 더 구체적으로는 글래스 유전 재료로 형성된 상호접속 구조체를 포함하는 전력 전자 패키지(power electronics package)에 관한 것이다.
전력 반도체 디바이스는 예를 들어, 스위치 모드 전원 공급 장치(switched mode power supplies)와 같은 전력 전자 회로 내의 스위치 또는 정류기로서 사용되는 반도체 디바이스이다. 다수의 전력 반도체 디바이스가 고전압 전력 용례에 사용되고, 대량의 전류를 운반하고 큰 전압을 지원하도록 설계된다.
사용시에, 전력 반도체 디바이스는 통상적으로 패키징 구조체를 경유하여 외부 회로에 장착되는데, 패키징 구조체는 외부 회로로의 전기 접속부를 제공하고 또한 디바이스에 의해 발생된 열을 제거하고 외부 환경으로부터 디바이스를 보호하는 방식을 제공한다. 전력 반도체 디바이스는 각각의 반도체 디바이스의 양 측면을 외부 회로에 전기적으로 접속하기 위한 다수의 입출력(input/output: I/O) 상호접속부를 구비한다. 이들 I/O 접속부는 땜납볼, 도금된 범프, 또는 와이어본드 접속부의 형태로 제공될 수도 있다. 와이어본드 패키징의 경우에, 회로 기판 또는 리드프레임일 수도 있는, 패키징의 다음 레벨에서 대응 패드 또는 도전성 소자에 전력 반도체 디바이스 상에 제공된 본드 패드 또는 접촉 패드를 접속하는 와이어본드가 제공된다. 대부분의 기존의 전력 디바이스 패키징 구조체는 각각의 반도체 디바이스의 양 측면에 I/O 상호접속부를 제공하기 위해 와이어본드와 기판의 조합[예를 들어, 직접 접합 구리(direct bonded copper: DBC) 구조체]을 사용한다.
반도체 디바이스 패키지가 점점 더 소형이 되고 더 양호한 작동 성능을 산출함에 따라, 패키징 기술은 리드 패키지(leaded package)로부터 매설형 또는 매립형 반도체 디바이스를 구비하는 평면형 빌드업 패키지로 대응적으로 진화되고 있다. 매립형 전력 디바이스를 구비하는 종래의 평면형 패키징 구조체(10)의 일반적인 구조가 도 1에 도시되어 있다. POL 구조체(10)를 위한 표준 제조 프로세스는 통상적으로 스핀 코팅 기술을 사용하여 유전층에 도포되는 접착제(16)를 통해 유전층(14) 상에 하나 이상의 전력 반도체 디바이스(12)를 배치하는 것으로 시작한다. POL 구조체는 하나 이상의 부가의 다이 패키지, 패키징된 제어기, 또는 인덕터 또는 수동 부품(18)과 같은 다른 전기 부품을 또한 포함할 수도 있다. 유전층(14)은 폴리이미드 또는 예를 들어, 대략 20 ppm/℃의 열팽창 계수를 갖는 캡톤(Kapton)과 같은 다른 유기 재료이다. 유전층(14)은 평면형 사전제작된 필름 또는 적층물(lamination)로서 제공되고 또는 프레임 구조체(도시 생략) 정상에 평면형 층으로서 형성된다.
금속 상호접속부(20)(예를 들어, 구리 상호접속부)가 이어서 유전층(14) 상에 전해도금되어 전력 반도체 디바이스(12)로의 직접 금속 접속부를 형성한다. 금속 상호접속부(20)는 전력 반도체 디바이스(12)로 그리고 그로부터 입출력(I/O) 시스템(22)의 형성을 제공하는 저프로파일(예를 들어, 200 마이크로미터 미만 두께) 평면형 상호접속 구조체의 형태일 수도 있다.
POL 구조체(10)는 예를 들어 알루미나와 같은 비유기 세라믹 기판(26)으로부터 통상적으로 형성되는 직접 접합 구리(DBC) 기판(24)을 또한 포함하는데, 구리의 상부 및 하부 시트(28, 30)는 직접 접합 구리 계면 또는 브레이즈층(32)을 거쳐 그 양 측면에 접합된다. DBC 기판(24)의 상부 구리 시트(28)는 DBC 기판(24)이 반도체 디바이스(12)에 부착되기 전에 다수의 도전성 접촉 영역을 형성하도록 패터닝된다. 전기 도전성 심(34; shim)이 금속 상호접속부(20)의 부분을 DBC 기판(24)에 전기적으로 결합하도록 제공된다.
POL 구조체(10)의 제조 프로세스 중에, 땜납(36)이 반도체 디바이스(12) 및 심(34)의 표면에 도포된다. DBC 기판(24)은 이어서 땜납(36) 상으로 하강되어 하부 구리 시트(30)의 패터닝된 부분을 땜납(36)과 정렬한다. DBC 기판(24)이 반도체 디바이스(12) 및 심(34)에 결합된 후에, 언더필 기술(underfill technique)이 접착층(16)과 DBC 기판(24) 사이의 공간 내에 폴리머 유전 재료(38)를 도포하는 데 사용된다. 폴리머 유전 재료(38)는 반도체 디바이스(12)를 위한 소정의 환경 보호를 제공하지만, 반도체 디바이스는 수분 및 다른 가스가 그를 통해 확산되게 하는 폴리머 재료(38)의 고유의 특성에 기인하여 밀폐식으로 밀봉되지 않는다.
반도체칩 패키징 기술의 진보는 더 양호한 성능, 더 현저한 소형화, 및 더 높은 신뢰성을 성취하기 위한 계속 증가하는 요구에 의해 촉구된다. 이러한 진보는 예를 들어, 실리콘 카바이드(SiC) 전력 디바이스와 같은 신규한 반도체 기술의 개발을 유도하고 있다. 이들 신규한 전력 디바이스는 고주파수에서 그리고 고전압에서 스위칭하도록 작동될 수도 있다. 그러나, 이들 디바이스는 또한 종래의 디바이스에 비교할 때 상승된 온도에서, 즉 150℃ 초과의 온도에서 작동하는데, 온도는 통상적으로 150 내지 250℃의 범위이지만, 때때로 300℃를 초과한다.
도 1과 관련하여 설명된 바와 같이, 기존의 평면형 패키징 기술은 패키지 구조체 내의 다양한 유전층 및 캡슐화층에 대해 폴리이미드 및 다른 유기 재료를 사용한다. 이들 재료는 평면형 패키지 구조체를 제공할 수도 있지만, 폴리이미드 및 다른 유기 재료는 이들 재료가 섭씨 150 내지 175도의 범위에서 상한 온도를 갖기 때문에, 상승된 온도에서 온도 및 신뢰성이 제한된다. 알루미나와 같은 세라믹 재료가 또한 평면형 패키징 구조체 내에 합체될 수도 있다. 그러나, 이들 재료의 높은 비용 및 취성 성질은 이들의 능력을 심각하게 제한한다.
이들 신규한 반도체 기술의 능력을 최대한 이용하기 위해, SiC 및 다른 고온 전력 디바이스의 상승된 작동 온도, 주파수, 및 전압에서 신뢰성을 유지하는 신규한 평면형 패키징 기술을 제공하는 것이 바람직할 것이다. 전력 디바이스를 밀폐식으로 밀봉하고 현재 제조 프로세스를 간단화하는 것이 이러한 패키징 기술에 대해 또한 바람직할 것이다.
본 발명의 일 양태에 따르면, 전자 패키지는 그 내부 부분을 둘러싸는 외부 부분을 갖는 글래스 기판을 포함하고, 내부 부분은 제1 두께를 갖고, 외부 부분은 제1 두께보다 큰 제2 두께를 갖는다. 전자 패키지는 글래스 기판의 내부 부분의 하부면 상에 형성된 접착층 및 접착층에 결합된 상부면을 갖는 반도체 디바이스를 더 포함하고, 반도체 디바이스는 그 상부면 상에 배치된 적어도 하나의 접촉 패드를 갖는다. 제1 금속화층이 글래스 기판의 상부면에 결합되고, 글래스 기판의 제1 두께를 관통하여 형성된 제1 비아를 통해 연장하여 반도체 디바이스의 적어도 하나의 접촉 패드와 결합한다.
본 발명의 다른 양태에 따르면, 전자 패키지의 제조 방법은 외부 부분에 의해 둘러싸인 내부 부분을 갖는 글래스 기판을 제공하는 것을 포함하고, 외부 부분은 내부 부분의 두께보다 큰 두께를 갖는다. 방법은 글래스 기판의 내부 부분의 하부면 상에 접착층을 형성하는 것, 접착층을 통해 글래스 기판에 반도체 디바이스의 상부면을 결합하는 것으로서, 상부면은 적어도 하나의 접촉 패드를 포함하는 것인, 반도체 디바이스의 상부면을 결합하는 것, 및 글래스 기판 상에 제1 금속화층을 형성하는 것으로서, 제1 금속화층은 글래스 기판의 내부 부분의 두께를 관통하여 형성된 적어도 하나의 비아를 통해 연장하여 반도체 디바이스의 적어도 하나의 접촉 패드에 접속하는 것인, 제1 금속화층을 형성하는 것을 또한 포함한다.
본 발명의 또 다른 양태에 따르면, 전력 전자 패키지는 그 제1 두께를 관통하여 형성된 적어도 하나의 비아를 갖는 다중 두께 기판 및 다중 두께 기판에 결합된 능동 표면을 갖는 전력 디바이스를 포함하고, 능동 표면은 다중 두께 기판 내의 적어도 하나의 비아와 정렬된 적어도 하나의 접촉 패드를 포함한다. 제1 금속화층이 다중 두께 기판의 상부면 상에 형성되고 적어도 하나의 비아를 통해 연장하여 적어도 하나의 접촉 패드에 접촉한다. 다층 기판의 열팽창 계수와 전력 디바이스의 열팽창 계수 사이의 차이는 대략 7 ppm/℃ 미만이다.
이들 및 다른 장점 및 특징은 첨부 도면과 관련하여 제공된 본 발명의 바람직한 실시예의 이하의 상세한 설명으로부터 더 즉시 이해될 수 있을 것이다.
도면은 본 발명을 수행하기 위해 현재 고려되는 실시예를 도시하고 있다.
도 1은 전력 디바이스를 구비하는 종래의 전자 패키지의 개략 측단면도.
도 2 내지 도 9는 본 발명의 실시예에 따른 제조/빌드업 프로세스의 다양한 스테이지 중에 전자 패키지의 개략 측단면도.
도 10은 도 2 내지 도 9에 도시되어 있는 프로세스에 따라 제조된 전자 패키지의 개략 평면도.
도 11은 본 발명의 다른 실시예에 따른 전자 패키지의 개략 측단면도.
도 12는 본 발명의 다른 실시예에 따른 전자 패키지의 개략 측단면도.
도 13은 본 발명의 다른 실시예에 따른 전자 패키지의 개략 측단면도.
도 14는 본 발명의 다른 실시예에 따른 전자 패키지의 개략 측단면도.
도 15는 본 발명의 또 다른 실시예에 따른 전자 패키지의 개략 측단면도.
도 16은 본 발명의 또 다른 실시예에 따른 전자 패키지의 개략 측단면도.
도 17은 본 발명의 또 다른 실시예에 따른 전자 패키지의 개략 측단면도.
도 18은 본 발명의 또 다른 실시예에 따른 전자 패키지의 개략 측단면도.
도 19는 본 발명의 또 다른 실시예에 따른 전자 패키지의 개략 측단면도.
도 20은 본 발명의 또 다른 실시예에 따른 전자 패키지의 개략 측단면도.
본 발명의 실시예는 그 조성을 통해 제어될 수 있고 종래의 폴리머 기판보다 반도체 디바이스 또는 전자 부품의 것에 더 밀접하게 일치하는 열팽창 계수를 갖는 글래스 기판을 포함하는 전자 패키지를 형성하는 방법을 제공한다. 개시된 글래스 기판의 사용은 또한 디바이스 또는 부품을 위한 밀폐성 또는 거의 밀폐성을 허용한다. 본 명세서에 설명된 실시예는 또한 SiC와 같은 신규한 반도체 기술의 능력을 최대한 이용하는 능력, 및 고전압 및 고온에서 고주파수에서 스위칭하는 이들의 능력을 또한 제공한다.
본 발명의 실시예는 전자 패키지 내에 매립된 하나 이상의 반도체 디바이스, 다이, 또는 칩을 포함하는 전자 패키지에 관련된다. 전자 패키지 내에 매립된 반도체 디바이스는 구체적으로 전력 디바이스로서 도 2 내지 도 20의 실시예에서 이하에 참조되지만, 다른 전기 부품이 전자 패키지 내에서 치환될 수 있고, 따라서 본 발명의 실시예는 전자 패키지 내에 전력 디바이스의 매립에만 한정되는 것은 아니라는 것이 이해된다. 즉, 이하에 설명되는 전자 패키지 실시예 내의 전력 디바이스의 사용은 또한 단독으로 또는 하나 이상의 전력 디바이스와 조합하여 전자 패키지 내에 제공될 수 있는, 저항, 캐패시터, 인덕터, 필터, 또는 다른 유사한 디바이스와 같은 다른 전기 부품을 포함하는 것으로 이해되어야 한다. 부가적으로, 도 2 내지 도 20의 실시예는 2개의 전력 디바이스 및 하나의 수동 디바이스를 포함하는 것으로서 설명되어 있지만, 본 명세서에 설명된 개념은 단일의 반도체 디바이스 또는 수동 디바이스를 포함하는 전자 패키지에 그리고 단독으로 또는 조합하여 임의의 다른 수의 반도체 디바이스 또는 수동 디바이스를 포함하는 전자 패키지에 확장될 수도 있다는 것이 고려된다.
이제, 도 2 내지 도 9를 참조하여, 본 발명의 실시예에 따른, 전자 패키지(40)를 제조하기 위한 기술이 설명된다. 단일의 전자 패키지(40)를 위한 빌드업 프로세스의 단면도가 빌드업 프로세스의 용이한 시각화를 위해 도 2 내지 도 9의 각각에 도시되어 있지만, 당 기술 분야의 숙련자는 다수의 전자 패키지가 패널 레벨에서 유사한 방식으로 제조되고 이어서 원하는 바에 따라 개별 전자 패키지 부품으로 싱귤레이션될(singulated) 수 있다는 것을 인식할 수 있을 것이다. 또한, 각각의 전자 패키지는 단일의 다이, 다수의 다이, 또는 하나 이상의 다이, 칩, 및 수동 디바이스의 조합을 포함할 수도 있다.
전자 패키지(40)의 제조는 강성 또는 가요성 글래스 기판의 형태로 제공되는 유전층(42)으로 시작하는데, 기판의 강성/가요성은 그 두께, 조성 및 제조 방법에 기초하여 제어 가능하다. 다양한 실시예에 따르면, 유전층(42)은 대략 3 내지 9 ppm/℃의 범위 이내의 열팽창 계수를 갖는다. 도시되어 있는 바와 같이, 유전층(42)은 비평면형 기하학 구조 및 다수의 두께를 갖는데, 유전층(42)의 외부 부분(44)은 유전층(42)의 내부 부분(50)의 두께(48)보다 큰 두께(46)를 갖는다. 일 비한정적인 실시예에서, 두께(48)는 대략 50 미크론이지만, 25 내지 150 미크론의 두께가 적합할 것이라는 것이 인식된다. 도시되어 있는 바와 같이, 2개의 부분(44, 50)의 두께의 차이의 결과로서 리세스(51)가 유전층(42)의 외부 부분(44)과 내부 부분(50) 사이에 형성된다. 대안 실시예에 따르면, 일정한 두께를 갖는 유전층(14)이 또한 제공될 수도 있다는 것이 고려된다. 또 다른 실시예에서, 유전층(42)은 글래스 프릿 본드(glass-frit bond) 또는 다른 결합 방법을 거쳐 2개의 층의 유리를 접합함으로써 형성되는데, 상부층은 두께(48)를 갖고 글래스의 하부층은 두께(52)를 갖는다.
다수의 비아(54, 56, 58, 60)가 도 3에 도시되어 있는 바와 같이, 두께(48)를 통해 유전층(42)의 내부 부분(50)을 통해 형성된다. 하나 이상의 비아(62)가 또한 유전층(42)의 외부 부분(44)을 통해 형성될 수도 있다. 비아(54, 62)는 예를 들어 UV 레이저 드릴링 또는 에칭에 의해 형성될 수도 있다. 대안적으로, 비아(54, 62)는 플라즈마 에칭, 건식 및 습식 에칭 기술, CO2 및 엑시머와 같은 다른 레이저 기술, 또는 기계적 드릴링 프로세스를 포함하는 다른 방법을 통해 형성될 수도 있다. 일 실시예에서, 도 3에 도시되어 있는 바와 같이, 레이저 충전 및 금속 증착을 용이하게 하는 각형성된 측면을 갖는 비아(50, 62)가 형성된다.
제조 프로세스의 다음 단계에서, 접착층(64)이 도 4에 도시되어 있는 바와 같이, 유전층(42)의 내부 부분(50)의 바닥면(66)에 도포된다. 예시된 실시예에 따르면, 접착층(64)이 바닥면(66)의 전체를 피복하도록 도포된다. 대안 실시예에서, 접착층(64)은 단지 바닥면(66)의 선택 부분만을 피복하도록 도포될 수도 있다. 접착층(64)은 스핀 코팅 또는 슬롯 다이 코팅과 같은 코팅 기술을 사용하여 도포될 수도 있고, 또는 비한정적인 예로서 잉크젯 인쇄형 디바이스 기술의 형태의 프로그램 가능한 분배 도구에 의해 도포될 수도 있다. 접착층(64)은 예를 들어, 150℃ 하한 및 250℃ 상한의 온도에서 사용을 위해 적합한 고온 폴리이미드, 에폭시, 시아네이트 에스테르 재료, 또는 이들의 혼합물과 같은 고온 접착제이다. 용례에 따라, 300℃ 또는 심지어 400℃와 같은, 250℃ 초과의 온도에서 사용을 위해 적합한 다른 접착제가 또한 구현될 수 있다는 것이 인식된다.
도 5를 참조하면, 하나 이상의 반도체 디바이스(68, 70) 또는 전자 부품이 접착층(64)에 결합된다. 반도체 디바이스(68, 70)는 도 5에 도시되어 있는 바와 같이, 동일한 두께를 가질 수도 있고, 또는 대안 실시예에서 다양한 두께를 가질 수도 있다. 일 비한정적인 실시예에서, 반도체 디바이스(68, 70)는 대략 50 내지 500 미크론의 범위 이내의 두께를 갖는다. 반도체 디바이스(68, 70)는 일반적으로 "전력 디바이스" 또는 "비전력 디바이스"로서 설명될 수도 있다. 따라서, 반도체 디바이스(68, 70)는 예로서, 다이, 다이오드, MOSFET, 트랜지스터, 응용 주문형 집적 회로(application specific integrated circuit: ASIC), 또는 프로세서의 형태일 수도 있다. 예시된 실시예에서, 반도체 디바이스(68)는 그 능동 표면(74) 상에 위치된 접촉 패드(72)를 갖는 다이오드로서 도시되어 있다. 반도체 디바이스(70)는 그 능동 표면(80) 상에 위치된 소스 패드(76) 및 게이트 패드(78)를 갖는 MOSFET로서 도시되어 있다. 그러나, 반도체 디바이스(68, 70)는 대안적인 유형의 전력 또는 비전력 디바이스로서 제공될 수도 있고, 더 적은 수의 또는 더 많은 수의 반도체 디바이스 또는 전자 부품이 전자 패키지(40) 내에 포함될 수도 있다는 것이 인식된다. 일 실시예에서, 반도체 디바이스(68, 70)는 실리콘 또는 실리콘 카바이드(SiC)로 형성되고, 대략 2 내지 3 ppm/℃의 범위 이내의 열팽창 계수를 갖는다. 선택적으로, 예를 들어, 저항, 캐패시터, 또는 인덕터와 같은 하나 이상의 수동 디바이스(82)가 접착층(64) 상에 배치될 수도 있다. 반도체 디바이스(68, 70) 및 수동 디바이스(들)(82)가 위치된 후에, 접착층(64)은 열적으로 또는 열 또는 방사선의 조합에 의해 완전히 경화될 수도 있다. 적합한 방사선은 UV 광 및/또는 마이크로파를 포함할 수도 있다. 일 실시예에서, 부분 진공 및/또는 대기압 초과 압력이 존재한다면 경화 중에 접착제로부터 휘발성 물질의 제거를 촉진하는 데 사용될 수도 있다. 일단 경화되면, 비아(54) 아래의 접착층(64)의 임의의 부분은 예를 들어, 유전층(42)의 구조적 완전성에 상당히 영향을 미치지 않는 반응성 이온 에칭(reactive ion etching: RIE) 또는 레이저 프로세스를 사용하여 제거된다.
도 6에 도시되어 있는 바와 같이, 하부 금속화층(84)이 제조 프로세스의 다음 단계에서 유전층(42)의 외부 부분(44)의 하부면(86) 상에 형성된다. 도포 프로세스 후에, 금속화층(84)의 부분은 도시되어 있는 바와 같이 비아(62) 내로 위로 연장될 수도 있다. 상부 금속화층(88)이 도 7에 도시되어 있는 바와 같이, 유전층(42)의 상부면(90) 상에 형성된다. 상부 금속화층(88)은 비아(54)를 통해 연장하여 반도체 디바이스(68, 70)의 접촉 패드(72, 76, 78)와 전기적으로 결합한다. 상부 금속화층(88)은 또한 비아(62)를 통해 연장하여 하부 금속화층(84)과 전기적으로 결합한다. 이와 함께, 상부 금속화층(88) 및 하부 금속화층(84)은 따라서 유전층(42)의 하부면(86)과 상부면(90) 사이에 전기 접속부를 형성한다. 일 실시예에서, 선택적 티타늄-구리 시드층(도시 생략)이 상부 및 하부 금속화층(84, 90)의 증착 전에 유전층(42)의 상부면(90) 및/또는 하부면(86) 상에 스퍼터 도금된다.
금속화층(84, 90)은 스퍼터링 및 도금 기술, 이어서 리소그래피 프로세스를 사용하여 형성될 수도 있다. 일 실시예에서, 하부 및 상부 금속화층(84, 90)은 구리로 형성된다. 그러나, 금속화층(84, 90)의 제조 기술은 다른 전기 도전성 재료 또는 구리와 충전제의 조합의 사용으로 확장될 수도 있다는 것이 고려된다. 수동 디바이스(82)를 포함하지 않는 실시예에서, 반도체 디바이스(70)의 게이트 패드(78)는 비아(62)를 통해 하부 금속화층(84)에 결합된 상부 금속화층(88)(도 7에는 도시되어 있지 않음)의 연장부를 통해 하부 금속화층(84)에 전기적으로 결합될 수도 있다.
이제, 도 8을 참조하면, 제1 결합층(92)이 반도체 디바이스(68, 70)의 각각의 바닥면(94, 96)에 그리고 비아(들)(62)와 정렬된 하부 금속화층(84)의 부분에 도포된다. 제1 결합층(92)은 천이 액상 접합 기술(transient liquid phase bonding technique)을 사용하여 형성된 소결된 은 또는 다른 합금/금속간 화합물과 같은 땜납 또는 다른 고온 결합 재료로 형성되는데, 92.5Pb/5Sn/2.5Ag 또는 Au-Si와 같은 땜납이 적합한 재료의 예이다. 제2 결합층(98) 또는 다른 고온의 거의 밀폐형(즉, 1E-4 내지 1E-6 atm-cc/sec의 헬륨 누설율을 가짐) 결합 재료가 하부 금속화층(84)에 도포되어 유전층(42)의 내부 부분(50)을 둘러싸는 연속적인 경로를 형성한다. 다양한 실시예에 따르면, 제2 결합층(98)은 예를 들어, 소결된 은, 천이 액상 접합 재료, 또는 저수분 흡수 및 확산율을 나타내는 저온 글래스 또는 폴리머 시스템(예를 들어, 액체 결정질 폴리머)과 같은 전기 도전성 재료 또는 전기 절연성 재료일 수도 있다. 땜납이 제2 결합층(98)을 위해 사용될 때, 유전층(42)의 외부 부분의 바닥면은 금속화된다.
몇몇 실시예에서, 선택적 마무리층(도시 생략)이 제2 결합층(98)의 도포 전에 하부 금속화층(84) 상에 제공된다. 비한정적인 예로서, 제2 결합층(98)이 땜납일 때에 Ni-Au 마감부가 사용될 수도 있고, 제2 결합층(98)이 소결된 은일 때에 Ni-Ag 마감부가 사용될 수도 있다. 반도체 디바이스(68, 70)의 바닥면이 금속화되는 실시예에서, 제1 및 제2 결합층(92, 98)은 동일한 재료로 형성될 수도 있다.
다음에, 도전성 기판(100)이 도 9에 도시되어 있는 바와 같이, 적절한 용접 또는 접합 프로세스를 사용하여 제1 및 제2 결합층(92, 98)에 결합되어 전자 패키지(40)를 형성한다. 예시된 실시예에서, 도전성 기판(100)은 예를 들어, 구리와 같은 전기 도전성 재료로부터 형성된 상부 및 하부 시트(104, 106) 사이에 개재된, 예를 들어 알루미나와 같은 세라믹 기판(102)의 층을 포함하는 다층 기판(100)이다. 도 9에 도시되어 있는 바와 같이, 상부 시트(104)의 부분은 제거되어 다층 기판(100)을 위한 패터닝된 상부면을 생성한다. 대안 실시예에서, 제1 및 제2 결합층(92, 98) 중 어느 하나 또는 모두는 하부 금속화층(84) 및 반도체 디바이스(68, 70)보다는 다층 기판(100)에 초기에 도포될 수도 있다. 또 다른 대안 실시예에서, 반도체 디바이스(68, 70)가 다층 기판(100)에 결합된 후에 제2 결합층(98)이 유전층(42)을 다층 기판(100)에 직접 결합하도록 도포될 수도 있어, 이에 의해 반도체 디바이스(68, 70) 및 수동 디바이스(들)(82)를 둘러싸는 내부 캐비티(108) 주위에 에지 밀봉부를 생성한다. 이러한 실시예에서, 유전층(42)과 제2 결합층(98) 사이에 위치된 것으로 도시되어 있는 하부 금속화층(84)의 부분은 도 19에 관련하여 더 상세히 설명되는 바와 같이 생략될 수도 있다. 일 실시예에 따르면, 다층 기판(100)은 직접 접합 구리(DBC) 기판이다. 대안 실시예에서, 기판(100)은 예를 들어, 성형되거나 캡슐화될 수도 있는 구리와 같은 금속 리드프레임이다.
도 9에 도시되어 있지는 않지만, 임의의 수의 입출력(I/O) 접속부가 상부 금속화층(88) 및/또는 다층 기판(100) 정상에 형성될 수도 있어, 전기 접속부가 전자 패키지(40) 내의 전기 부품과 예를 들어 버스바아 또는 인쇄 회로 기판(printed circuit board: PCB)과 같은 외부 부품(도시 생략) 사이에 형성될 수도 있다는 것이 고려된다. 이러한 I/O 접속부는 비한정적인 예로서, 도금된 범프, 필라 범프(pillar bump), 구리 스트랩, Cu 단자 직접 접합 또는 땜납 접합, 또는 와이어본딩 접속부/패드의 형태로 제공될 수도 있다. 땜납 마스크가 전술된 I/O 접속 방법의 일부를 지원하도록 도포될 수도 있다.
어떻게 제2 결합층(98)이 유전층(14)의 내부 부분(50) 및 그에 결합된 반도체 디바이스(68, 70) 및 수동 디바이스(들)(82)를 둘러싸도록 위치되는지를 더 명백하게 예시하기 위해 전자 패키지(40)의 평면도가 도 10에 제공되어 있다. 일 실시예에서, 제2 결합층(98)은 반도체 디바이스(68, 70) 및 수동 디바이스(들)(82)를 둘러싸는 캐비티(108)를 밀폐식으로 밀봉한다. 캐비티(108)는 이어서 건조 공기, 또는 비한정적인 예로서 아르곤 또는 질소와 같은 불활성 가스로 충전될 수도 있다. 대안 실시예에서, 제2 결합층(98)이 도포되어 유전층(14)의 내부 부분(50)의 서브섹션을 둘러싸고 밀봉한다. 예를 들어, 수동 디바이스(82)는 캐비티(108)의 밀폐식 밀봉 외부에 위치될 수도 있고 또는 완전히 생략될 수도 있다.
제2 결합층(98)이 캐비티(108)를 밀폐식으로 밀봉하지 않는 실시예에서, 반도체 디바이스(68, 70) 및 수동 디바이스(들)(82)는 예를 들어, 캐비티(108)를 충전하는 폴리머와 같은 비도전성 재료의 형태의 캡슐화제(도시 생략)로 오버코팅될 수도 있다. 캡슐화제는 예를 들어, 고전압 용례에서 사용될 수도 있어 반도체 디바이스와 금속 부품 사이의 아크 발생을 방지하거나 또는 강성 및 용이한 취급을 제공한다. 다른 대안 실시예에서, 수동 디바이스(들)(82)는 상부 금속화층(88)의 상부면(110) 상에 위치될 수도 있다.
도 10은 반도체 디바이스(68, 70) 및 수동 디바이스(들)(82)에 관한 상부 금속화층(88) 및 비아(54, 56, 58, 62)의 예시적인 배열을 도시하고 있다. 도시되어 있는 바와 같이, 상부 금속화층(88)의 제1 부분(112)은 비아(54) 및 비아(56) 상부에 위치되고, 따라서 반도체 디바이스(68)의 접촉 패드(72) 및 반도체 디바이스(70)의 소스 패드(76)에 전기적으로 결합된다. 상부 금속화층(88)의 제2 부분(114)은 반도체 디바이스(70)의 게이트 패드(78)에 전기적으로 결합된 비아(56) 및 수동 디바이스(82)의 비아(58)와 정렬된다. 마찬가지로, 상부 금속화층(88)의 제3 부분(116)은 비아(60) 및 비아(62)를 통해 수동 디바이스(82)와 하부 금속화층(84) 사이에 전기 접속부를 형성한다.
유전층(42), 접착층(64), 및 하부 금속화층(84) 및 상부 금속화층(88) 중 하나 또는 모두를 포함하는 전자 패키지는 반도체 디바이스(68, 70) 및 수동 디바이스(들)(82)를 갖거나 갖지 않는 사전제작된 모듈로서 제조될 수도 있다는 것이 고려된다. 전자 기기 서브패키지가 반도체 디바이스(68, 70) 및 수동 디바이스(들)(82)를 갖지 않고 제조되는 실시예에서, 접착층(64)은 추가의 취급 또는 운반을 위해 충분히 안정한 부분 경화 상태로(예를 들어, B-스테이지 재료로서) 제공될 수도 있다. 이는 반도체 디바이스(68, 70) 및 수동 디바이스(들)(82)가 이후의 가공 단계에서 전자 기기 서브패키지에 이후에 부착되는 것을 허용할 것이다.
전자 패키지(40)의 전술된 제조 또는 빌드업 기술과 연계된 프로세스 또는 방법 단계의 순서 또는 시퀀스는 대안 실시예에 따라 다양할 수도 있다. 일 비한정적인 예로서, 접착층(64)은 비아(54 내지 62)의 형성 전에 도포될 수도 있다. 부가적으로, 하부 금속화층(84)은 반도체 디바이스(68, 70) 및 수동 디바이스(82)를 위치설정하기 전에 또는 심지어 접착층(64)의 도포 전에 유전층(42)의 하부면(86) 상에 형성될 수도 있다.
선택적으로, 부가의 빌드업층(118)이 도 11에 도시되어 있는 바와 같이, 상부 금속화층(88)에 결합될 수도 있다. 일 실시예에서, 빌드업층(118)은 유전층(42)의 상부면(90)에 그리고 상부 금속화층(88)에 접착제(120)의 층을 도포하고 이어서 접착제(120) 상에 상부 유전층(122)을 배치함으로써 형성되지만, 빌드업층(118)은 금속화하기 위한 접착제 및 필름으로서 작용하는 하나의 단일층 또는 2개의 층 - 접착제 및 비유동 필름일 수 있다. 빌드업층은 폴리머 또는 글래스일 수 있다. 예시된 실시예에서, 상부 유전층(122)은 전체에 걸쳐 균일한 또는 실질적으로 균일한 두께(123)를 갖는다. 유전층(42)에 유사하게, 상부 유전층(122)은 그 두께를 관통하여 형성된 다수의 비아(124)를 갖는 글래스 기판이다. 대안 실시예에서, 상부 유전층(122)은 예를 들어 캡톤과 같은 폴리이미드 재료일 수도 있다. 이러한 대안 실시예에서, 상부 유전층(122)은 필름 또는 적층물로서 도포되고 이후에 에칭되어 비아(124)를 형성할 수도 있다.
금속화층(126)이 상부 유전층(122)의 상부면(128) 상에 형성되고 상부 금속화층(88)과 전기적으로 접속하도록 비아(124)를 통해 연장한다. 상부 금속화층(88)에 유사하게, 금속화층(126)은 예를 들어, 구리와 같은 전기 도전성 재료를 포함할 수도 있고, 스퍼터링 및 도금 기술, 이어서 리소그래피 프로세스를 사용하여 형성될 수도 있다. 부가의 재분배층이 디자인 사양에 기초하여 재분배층(118) 정상에 형성될 수도 있다.
도 12는 적층된 배열을 갖는 전자 패키지(159)의 대안 실시예를 도시하고 있고, 여기서 하나 이상의 반도체 디바이스(132, 133) 및 수동 디바이스(134) 및 상부층 유전성 기판(136)을 포함하는 전자 패키지 서브모듈(130)이 전자 패키지(40)에 결합된다. 일 실시예에서, 반도체 디바이스(133)는 선택적인 전기 도전성 심(135)(가상선으로 도시되어 있음)의 상부 금속화층(88)에 전기적으로 결합된 이면 접속부를 갖는 전력 반도체 디바이스이다. 상부층 유전성 기판(136)은 유전층(42)에 대해 전술된 바와 유사한 방식으로 구성된 글래스 기판이고, 접착층(138)을 통해 디바이스(132, 133, 134)에 결합된다. 기판(136)의 내부 부분(142)을 통해 연장하는 하나 이상의 비아(140) 및 그 외부 부분(146)을 통해 연장하는 하나 이상의 비아(144)를 갖는 상부층 유전성 기판(136)이 제공된다. 상부 금속화층(88) 및 하부 금속화층(84)과 유사한 상부 금속화층(148) 및 하부 금속화층(150)이 상부층 유전성 기판(136)의 각각의 상부면 및 바닥면(152, 154) 상에 형성된다.
결합층(156)이 전자 패키지 서브모듈(130)의 하부 금속화층(150)을 상부 금속화층(88)에 전기적으로 접속한다. 제1 결합층(92)에 유사하게, 결합층(156)은 땜납 또는 예를 들어 소결된 은과 같은 다른 전기 도전성 고온 결합 재료이다. 다른 결합층(158)이 전자 패키지 서브모듈(130)의 하부 금속화층(150)과 상부 금속화층(88) 사이의 상부층 유전성 기판(136)의 외부 부분(146)의 외주부 주위로 연장한다. 대안 실시예에 따르면, 결합층(158) 또는 결합층(98)은 용례에 따라 밀폐식이다. 일 실시예에서, 결합층(158)은 디바이스(132, 134)를 둘러싸는 캐비티(160) 내에 밀폐식 또는 거의 밀폐식 밀봉부를 생성한다.
전자 패키지(161)는 본 발명의 대안 실시예에 따라 도 13에 도시되어 있다. 도 12의 전자 패키지(159)에 유사하게, 전자 패키지(161)는 적층된 배열로 배열된 2개의 전자 패키지 서브모듈(40, 130)을 포함한다. 전자 패키지(161)와 전자 패키지(159) 사이의 다른 공통의 부품은 적절하게 동일한 도면 부호에 대해 도시되어 있다. 도 13의 실시예에서, 상부층 유전성 기판(136)은 캐비티(160) 내로 하향으로 연장하는 중앙 포스트(137)를 포함한다. 하부 금속화층(150)의 부분이 중앙 포스트(137)의 바닥면(139) 상에 형성된다. 비아(141)가 중앙 포스트(137)의 두께를 관통하여 연장하고, 상부 금속화층(148)을 하부 금속화층(150)에 전기적으로 접속하기 위해 비아(144)와 유사한 방식으로 금속화된다.
도 14는 적층 구성으로 배열된 2개의 전자 패키지 서브모듈(41, 131)을 포함하는, 본 발명의 다른 실시예에 따른 전자 패키지(163)를 도시하고 있다. 전술된 실시예에서와 같이, 전자 패키지(163) 및 전자 패키지(159)(도 12)에 공통인 구성요소는 적절하게 공통의 도면 부호로 나타낸다. 도 13에 도시되어 있는 바와 같이, 전자 패키지 서브모듈(131)은 대향하는 상부 금속화층(88)이 결합층(156)에 의해 서로 전기적으로 접속된 상태로 전자 패키지 서브모듈(41) 정상에 반전된다. 각각의 전자 패키지 서브모듈(41, 131)은 도시되어 있는 바와 같이 결합층(92, 98)을 통해 반도체 디바이스(68, 70) 및 하부 금속화층(88)에 결합된 각각의 열 및 전기 도전성 기판(43, 143)을 포함한다. 다양한 실시예에 따르면, 도전성 기판(43, 143) 중 어느 하나 또는 모두는 예를 들어, DBC 기판 또는 인쇄 회로 기판(PCB)과 같은 캡슐화된 금속 리드프레임 또는 다층 기판일 수도 있다. 일 비한정적인 실시예에서, 도전성 기판(43)은 DBC 기판이고, 도전성 기판(143)은 PCB이다. 도전성 기판(43, 143) 중 어느 하나 또는 모두는 반도체 디바이스(68, 70)의 냉각을 용이하게 하기 위한 히트 싱크(도시 생략)를 더 포함할 수도 있다. 이러한 구성은 전자 패키지(163)의 양면 냉각을 허용함에 따라 반도체 디바이스(68, 70)가 전력 디바이스인 실시예에서 특히 장점이 있다. 선택적으로, 전자 패키지(163)는 하부 금속화층(88)을 통해 반도체 디바이스(68, 70)에 전기적으로 접속되는 입출력(I/O) 접속부(167)(가상선으로 도시되어 있음) 및/또는 하향 지향 I/O 접속부(169)(또한 가상선으로 도시되어 있음)를 포함한다. I/O 접속부(167, 169)는 대안 실시예에 따르면 금속(예를 들어, 구리) 리드프레임 접속부 또는 다른 공지의 형태의 I/O 접속부로서 구성될 수도 있다.
다양한 실시예에 따르면, 전자 패키지 서브모듈(41, 131)은 도 14에 도시되어 있는 바와 같이, 하나 이상의 반도체 디바이스(68, 70) 및 수동 디바이스(82)와 같은 하나 이상의 다른 회로 부품을 갖는 전력 모듈과 유사한 방식으로 모두 구성될 수도 있다. 대안 실시예에서, 상이한 구성을 갖는 전자 패키지 서브모듈(41, 131)이 제공될 수도 있다. 일 비한정적인 예로서, 전자 패키지 서브모듈(41)은 도 14에 도시되어 있는 것과 유사한 방식으로 전력 모듈로서 구성될 수도 있고, 반면에 전자 패키지 서브모듈(131)은 제어 회로로서 구성될 수도 있다.
이제 도 15를 참조하면, 대안 실시예에 따른 전자 패키지(162)가 도시되어 있다. 전자 패키지(162) 및 전자 패키지(40)(도 9)는 적절하게 동일한 도면 부호에 대해 설명되고 도시될 것인 다수의 공통 구성요소를 공유한다. 전자 패키지(40)에 유사하게, 전자 패키지(162)는 그 바닥면(66) 상에 형성된 접착층(64)을 갖는 글래스 기판의 형태의 유전층(42)을 포함한다. 상부 금속화층(88)은 비아(54, 58)를 통해 연장하여 접착층(64)에 결합된 반도체 디바이스(68, 70)에 전기적으로 접속한다. 상부 금속화층(88)의 부분은 비아(62)를 통해 연장하고 하부 금속화층(84)과 전기적으로 결합한다. 하부 금속화층(84)은 유전층(42)의 주계(perimeter) 주위로 연장하고, 다양한 실시예에 따른 캐비티(108)를 밀폐식으로 밀봉할 수도 있는 제2 결합층(98)을 통해 다층 기판(100)에 결합된다. 제1 결합층(92)이 반도체 디바이스(68, 70) 및 하부 금속화층(84)을 다층 기판(100)에 결합한다.
전자 패키지(40)(도 9)에 공통인 구성요소에 추가하여, 전자 패키지(162)는 유전층(42)의 내부 부분(50)의 바닥면(66) 상에 형성된 금속화층(164)을 포함한다. 금속화층(84, 90)에 유사하게, 금속화층(164)은 예를 들어, 구리와 같은 전기 도전성 재료이고, 스퍼터링 및 도금 기술, 이어서 리소그래피 프로세스를 사용하여 형성될 수도 있다. 결합 재료(168)가 수동 디바이스(82)를 금속화층(164)에 기계적으로 그리고 전기적으로 결합한다. 다양한 실시예에 따르면, 결합 재료(168)는 땜납, 소결된 은, 은과 같은 전기 도전성 충전제로 충전된 폴리머와 같은 도전성 접착제, 또는 고온을 견디는 것이 가능한 다른 전기 도전성 재료일 수도 있다. 일 실시예에서, 결합 재료(168)는 액상 접합 결합 기술을 사용하여 금속화층(164)에 수동 디바이스(82)를 결합하는 데 사용된다.
도 16은 다른 대안 실시예에 따른 전자 패키지(170)를 도시하고 있다. 전자 패키지(170)는, 비아(62) 및 전자 패키지(162)의 비아(62)를 통해 연장하는 상부 금속화층(88)의 부분이 전자 패키지(170) 내의 전기 도전성 심(172)에 의해 대체된 것을 제외하고는, 도 15의 전자 패키지(162)와 유사한 구성요소를 포함한다. 다양한 실시예에 따르면, 도전성 심(172)은 구리 또는 다른 전기 도전성 금속 재료일 수도 있다. 도 16에 도시되어 있는 바와 같이, 상부 금속화층(88)의 부분이 유전층(42)과 접착층(64)의 두께(48)를 통해 형성된 비아(174)를 통해 연장하고, 도전성 심(172)과 결합된다. 제1 결합층(92)의 부분은 도전성 심(172)을 다층 기판(100)에 전기적으로 그리고 기계적으로 결합한다.
도 17 및 도 18은 반도체 디바이스(68, 70)가 상이한 높이 또는 두께를 갖는 대안 실시예에 따른 전자 패키지(170)를 도시하고 있다. 도 17에 도시되어 있는 실시예에서, 전기 도전성 심(171)이 반도체 디바이스(68, 70) 사이의 높이차를 상쇄하도록 제공되고 땜납(93) 또는 다른 전기 도전성 결합 재료의 층으로 반도체 디바이스(70)에 결합된다. 도 18에 도시되어 있는 실시예에서, 캐비티(108) 내로 하향으로 연장하는 중앙 포스트(173)를 갖는 유전층(42)이 제공된다. 반도체 디바이스(70)는 접착층(64)에 유사하게, 접착층(177)으로 중앙 포스트(173)의 바닥면(175)에 결합된다.
이제 도 19를 참조하면, 본 발명의 다른 실시예에 따른 전자 패키지(176)가 도시되어 있다. 재차, 전자 패키지(176)는 전자 패키지(40)(도 9)에 관하여 설명된 것들에 유사한 다수의 구성요소를 포함하고, 대응 부분 도면 부호가 적절하게 본 명세서에서 참조된다. 수동 디바이스(82)가 도 19에서 접착층(64)에 직접 결합되어 있는 것으로 도시되어 있지만, 금속화층(164)(도 15) 및 결합 재료(168)(도 15)는 대안 실시예에서 유전층(42)에 수동 디바이스(82)를 결합하는 데 사용될 수도 있다는 것이 고려된다.
전자 패키지(40)(도 9)에 공통인 구성요소에 추가하여, 도 19에 도시되어 있는 전자 패키지(176)는 다층 기판(100)의 상부 구리 시트(104)의 상부면(180)에 유전층(42)의 하부면(86)을 직접 결합하는 결합층(178)을 포함한다. 결합층(178)은 예를 들어, 글래스 프릿 또는 액정 폴리머와 같은 저확산 특성을 제공하는 폴리머와 같은 고온 결합 재료이다. 일 실시예에서, 반도체 디바이스(68, 70)가 분배 및 경화 방법을 통해 다층 기판(100)에 결합된 후에 결합층(178)이 도포된다. 도 19에 도시되어 있는 바와 같이, 모따기된 외향 지향면을 갖는 결합층(178)이 도포될 수도 있다.
도 20은 본 발명의 대안 실시예에 따른 결합층(178)을 포함하는 전자 패키지(182)를 도시하고 있다. 전자 패키지(182), 전자 패키지(170), 및 전자 패키지(40)(도 9) 사이에 공통인 구성요소는 적절하게 동일한 도면 부호를 참조하여 설명된다. 도 20의 실시예에서, 도 9의 하부 금속화층(84)은 완전히 생략되어 있다. 반도체 디바이스(68, 70) 및 도전성 심(172)은 다층 기판(100)의 상부 구리 시트(104)에 직접 결합된다. 유전층(42)의 하부면(86)이 상부 구리 시트(104) 사이에 결합층(178)을 도포함으로써, 밀폐식 또는 거의 밀폐식 밀봉부가 캐비티(108)의 주계를 둘러싸서 형성된다. 도시되어 있는 바와 같이, 모따기된 외향 지향면을 갖는 결합층(178)이 형성될 수도 있다. 본 실시예에서, 도전성 심(172)과 제1 결합층(92)의 조합된 사용은 유전층(42)의 하부면(86) 상의 하부 금속화층(84)(도 9)과 유사한 금속화층에 대한 필요성을 완화한다.
이에 따라, 본 발명의 실시예는 SiC의 열팽창 계수에 밀접하게 매칭되는 열팽창 계수를 갖는 글래스 기판 또는 전자 패키지 내에 포함된 다른 고온 반도체 디바이스(들)의 형태로 제공된 유전층을 갖는 전자 패키지를 포함한다. 열팽창 계수 사이의 밀접한 매칭은 전자 패키지 내의 열 유도 응력을 최소화하고, 고주파수, 고전압, 및 고온에서 작동하는 SiC 및 다른 반도체 디바이스가 전자 패키지 내에 합체되어 있는 경우에 특히 바람직한 특성인 패키지 신뢰성을 향상시킨다. 글래스 기판의 사용은 또한 고전력 밀도 전자 패키지의 제조를 용이하게 한다.
부가적으로, 글래스 기판이 다중 두께 기판으로서 제공되는 실시예에서, 하나 이상의 반도체 디바이스 및 다른 전자 부품이 글래스 기판과 다층 기판 사이에 형성된 캐비티 내에 밀폐식으로 밀봉될 수도 있다. 이러한 밀폐식 환경은 SiC 또는 다른 고온 반도체 디바이스 및 디바이스를 글래스 기판에 부착하는 데 사용되는 접착제의 고온 신뢰성을 확장한다. 밀폐식 밀봉부를 제공하는 능력은 또한 반도체 디바이스를 둘러싸는 캡슐화제 또는 다른 언더필 재료를 제공할 필요성을 완화하여, 이에 의해 재료 및 가공 비용을 감소시킨다. 다중 두께 글래스 기판을 구비하는 실시예는 또한 글래스 기판의 더 두꺼운 부분을 통해 금속화된 비아의 형태의 상호접속부를 통해 제공되는데, 이는 전기 도전성 심을 대체하고 제조 단계를 감소시킨다.
따라서, 본 발명의 일 실시예에 따르면, 전자 패키지는 그 내부 부분을 둘러싸는 외부 부분을 갖는 글래스 기판을 포함하는데, 여기서 내부 부분은 제1 두께를 갖고, 외부 부분은 제1 두께보다 큰 제2 두께를 갖는다. 전자 패키지는 글래스 기판의 내부 부분의 하부면 상에 형성된 접착층 및 접착층에 결합된 상부면을 갖는 반도체 디바이스를 더 포함하고, 반도체 디바이스는 그 상부면 상에 배치된 적어도 하나의 접촉 패드를 갖는다. 제1 금속화층이 글래스 기판의 상부면에 결합되고, 글래스 기판의 제1 두께를 관통하여 형성된 제1 비아를 통해 연장하여 반도체 디바이스의 적어도 하나의 접촉 패드와 결합한다.
본 발명의 다른 실시예에 따르면, 전자 패키지의 제조 방법은 외부 부분에 의해 둘러싸인 내부 부분을 갖는 글래스 기판을 제공하는 것을 포함하고, 외부 부분은 내부 부분의 두께보다 큰 두께를 갖는다. 방법은 글래스 기판의 내부 부분의 하부면 상에 접착층을 형성하는 것, 접착층을 통해 글래스 기판에 반도체 디바이스의 상부면을 결합하는 것으로서, 상부면은 적어도 하나의 접촉 패드를 포함하는 것인, 반도체 디바이스의 상부면을 결합하는 것, 및 글래스 기판 상에 제1 금속화층을 형성하는 것으로서, 제1 금속화층은 글래스 기판의 내부 부분의 두께를 관통하여 적어도 하나의 비아를 통해 연장하여 반도체 디바이스의 적어도 하나의 접촉 패드에 접속하는 것인, 제1 금속화층을 형성하는 것을 또한 포함한다.
본 발명의 또 다른 실시예에 따르면, 전력 전자 패키지는 그 제1 두께를 관통하여 형성된 적어도 하나의 비아를 갖는 다중 두께 기판 및 다중 두께 기판에 결합된 능동 표면을 갖는 전력 디바이스를 포함하고, 능동 표면은 다중 두께 기판 내의 적어도 하나의 비아와 정렬된 적어도 하나의 접촉 패드를 포함한다. 제1 금속화층이 다중 두께 기판의 상부면 상에 형성되고 적어도 하나의 비아를 통해 연장하여 적어도 하나의 접촉 패드에 접촉한다. 다층 기판의 열팽창 계수와 전력 디바이스의 열팽창 계수 사이의 차이는 대략 7 ppm/℃ 미만이다.
본 발명이 단지 제한된 수의 실시예와 관련하여 상세히 설명되었지만, 본 발명은 이러한 개시된 실시예에 한정되는 것은 아니라는 것이 즉시 이해되어야 한다. 오히려, 본 발명은 지금까지 설명되지 않았지만, 본 발명의 사상 및 범주에 적당한 임의의 수의 변형, 변경, 치환 또는 등가의 구성을 구비하도록 수정될 수 있다. 부가적으로, 본 발명의 다양한 실시예가 설명되었지만, 본 발명의 양태는 단지 설명된 실시예의 일부만을 포함할 수도 있다는 것이 이해되어야 한다. 이에 따라, 본 발명은 상기 설명에 의해 한정되는 것으로서 간주되어서는 안 되고, 단지 첨부된 청구범위의 범주에 의해서만 한정된다.
40: 전자 패키지 42: 유전층
44: 외부 부분 46: 두께
48: 두께 50: 내부 부분
51: 리세스 52: 두께
54, 56, 58, 60: 비아 64: 접착층
66: 하부면 68, 70: 반도체 디바이스
84: 하부 금속화층 88: 상부 금속화층

Claims (20)

  1. 전자 패키지로서,
    그 내부 부분을 둘러싸는 외부 부분을 갖는 글래스 기판으로서, 상기 내부 부분은 제1 두께를 갖고, 상기 외부 부분은 상기 제1 두께보다 큰 제2 두께를 갖는 것인, 글래스 기판;
    상기 글래스 기판의 내부 부분의 하부면 상에 형성된 접착층;
    상기 접착층에 결합된 상부면을 갖는 반도체 디바이스로서, 상기 반도체 디바이스는 그 상부면 상에 배치된 적어도 하나의 접촉 패드를 갖는 것인, 반도체 디바이스;
    상기 글래스 기판의 상부면에 결합되고 상기 글래스 기판의 제1 두께를 관통하여 형성된 제1 비아를 통해 연장하여, 상기 반도체 디바이스의 적어도 하나의 접촉 패드와 결합하는 제1 금속화층; 및
    상기 글래스 기판의 외부 부분의 하부면에 결합된 제2 금속화층을 포함하고,
    상기 제1 금속화층 및 상기 제2 금속화층은 상기 글래스 기판의 제2 두께를 관통하여 형성된 제2 비아 내에 전기적으로 접속하는 것인 전자 패키지.
  2. 제1항에 있어서, 상기 글래스 기판의 열팽창 계수와 상기 반도체 디바이스의 열팽창 계수 사이의 차이는 7 ppm/℃ 이하인 것인 전자 패키지.
  3. 제1항에 있어서, 상기 반도체 디바이스는 전력 디바이스를 포함하는 것인 전자 패키지.
  4. 제1항에 있어서, 상기 접착층에 결합된 수동 디바이스를 더 포함하고,
    상기 수동 디바이스는 상기 제1 금속화층에 전기적으로 접속되는 것인 전자 패키지.
  5. 제1항에 있어서, 상기 글래스 기판의 바닥면에 인접하여 위치되고 상기 제1 금속화층에 전기적으로 결합된 도전성 심(shim)을 더 포함하는 전자 패키지.
  6. 제1항에 있어서,
    상기 반도체 디바이스의 하부면에 결합된 도전성 기판; 및
    상기 글래스 기판의 외부 부분과 상기 도전성 기판 사이에 위치된 제2 결합층으로서, 상기 제2 결합층은 상기 글래스 기판의 내부 부분의 적어도 서브섹션을 둘러싸는 것인, 제2 결합층
    을 더 포함하는 전자 패키지.
  7. 제6항에 있어서, 상기 제2 결합층은 상기 전자 패키지의 내부 캐비티 내에 상기 반도체 디바이스를 밀폐식으로 밀봉하는 재료를 포함하는 것인 전자 패키지.
  8. 제6항에 있어서, 상기 제2 결합 재료는 상기 글래스 기판의 외부 부분의 하부면에 직접 결합되는 것인 전자 패키지.
  9. 제6항에 있어서, 상기 글래스 기판과 상기 도전성 기판 사이에 위치된 캐비티를 충전하고 상기 반도체 디바이스를 둘러싸는 캡슐화제를 더 포함하는 전자 패키지.
  10. 전자 패키지의 제조 방법으로서,
    외부 부분에 의해 둘러싸인 내부 부분을 갖는 글래스 기판을 마련하는 것으로서, 상기 외부 부분은 상기 내부 부분의 두께보다 큰 두께를 갖는 것인, 글래스 기판을 마련하는 것;
    상기 글래스 기판의 내부 부분의 하부면 상에 접착층을 형성하는 것;
    상기 접착층을 통해 상기 글래스 기판에 반도체 디바이스의 상부면을 결합하는 것으로서, 상기 상부면은 적어도 하나의 접촉 패드를 포함하는 것인, 반도체 디바이스의 상부면을 결합하는 것;
    상기 글래스 기판 상에 제1 금속화층을 형성하는 것으로서, 상기 제1 금속화층은 상기 글래스 기판의 내부 부분의 두께를 관통하여 형성된 적어도 하나의 비아를 통해 연장하여 상기 반도체 디바이스의 적어도 하나의 접촉 패드에 접속하는 것인, 제1 금속화층을 형성하는 것;
    상기 글래스 기판의 외부 부분의 바닥면 상에 제2 금속화층을 형성하는 것; 및
    상기 글래스 기판의 외부 부분의 두께를 관통하여 연장하는 비아를 통해 상기 제1 금속화층을 상기 제2 금속화층에 전기적으로 결합하는 것을 포함하는 전자 패키지의 제조 방법.
  11. 제10항에 있어서,
    제1 결합층을 사용하여 도전성 기판에 상기 반도체 디바이스의 바닥면을 결합하는 것으로서, 상기 도전성 기판은 금속 구조체가 그에 도포되어 있는 세라믹층을 포함하는 것인, 반도체 디바이스의 바닥면을 결합하는 것; 및
    제2 결합층을 사용하여 상기 도전성 기판에 상기 글래스 기판의 외부 부분을 결합하는 것
    을 더 포함하는 전자 패키지의 제조 방법.
  12. 제11항에 있어서, 글래스 프릿(frit) 또는 액정 폴리머 본드를 사용하여 상기 도전성 기판에 직접 상기 글래스 기판의 외부 부분의 바닥면을 결합하는 것을 더 포함하는 전자 패키지의 제조 방법.
  13. 제10항에 있어서,
    상기 접착층을 통해 상기 글래스 기판에 수동 디바이스를 결합하는 것; 및
    상기 제1 금속화층에 그리고 상기 제2 금속화층에 상기 수동 디바이스를 전기적으로 결합하는 것
    을 더 포함하는 전자 패키지의 제조 방법.
  14. 전력 전자 패키지로서,
    그 제1 두께를 관통하여 형성된 적어도 하나의 비아를 갖는 다중 두께 기판;
    상기 다중 두께 기판에 결합된 능동 표면을 갖는 전력 디바이스로서, 상기 능동 표면은 상기 다중 두께 기판 내의 적어도 하나의 비아와 정렬된 적어도 하나의 접촉 패드를 포함하는 것인, 전력 디바이스;
    상기 다중 두께 기판의 상부면 상에 형성되고 상기 적어도 하나의 비아를 통해 연장하여 적어도 하나의 접촉 패드에 접촉하는 제1 금속화층;
    상기 다중 두께 기판에 그리고 상기 제1 금속화층에 결합된 전기 부품; 및
    제2 두께를 갖는 상기 다중 두께 기판의 부분의 하부면 상에 형성된 제2 금속화층을 포함하고,
    상기 전기 부품은 상기 다중 두께 기판의 제2 두께를 관통하여 형성된 금속화된 비아를 통해 상기 제2 금속화층에 전기적으로 결합되는 것이며,
    다층 기판의 열팽창 계수와 상기 전력 디바이스의 열팽창 계수 사이의 차이는 7 ppm/℃ 미만인 것인 전력 전자 패키지.
  15. 제14항에 있어서, 상기 다중 두께 기판과 상기 전력 디바이스 사이에 배치된 접착층을 더 포함하고, 상기 접착층은 상기 제1 두께를 갖는 상기 다중 두께 기판의 부분에 결합되는 것인 전력 전자 패키지.
  16. 제14항에 있어서, 상기 제1 두께보다 큰 상기 제2 두께를 갖는 상기 다중 두께 기판의 부분에 결합된 도전성 기판을 더 포함하고,
    상기 전력 디바이스는 상기 다중 두께 기판과 상기 도전성 기판 사이에 형성된 캐비티 내에 밀폐식으로 밀봉되는 것인 전력 전자 패키지.
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
KR1020170017942A 2017-02-09 2017-02-09 전력 전자 패키지 및 그 제조 방법 KR102367619B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020170017942A KR102367619B1 (ko) 2017-02-09 2017-02-09 전력 전자 패키지 및 그 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170017942A KR102367619B1 (ko) 2017-02-09 2017-02-09 전력 전자 패키지 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20180092379A KR20180092379A (ko) 2018-08-20
KR102367619B1 true KR102367619B1 (ko) 2022-02-28

Family

ID=63442921

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170017942A KR102367619B1 (ko) 2017-02-09 2017-02-09 전력 전자 패키지 및 그 제조 방법

Country Status (1)

Country Link
KR (1) KR102367619B1 (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009260049A (ja) * 2008-04-17 2009-11-05 Shinko Electric Ind Co Ltd 電子装置の製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009260049A (ja) * 2008-04-17 2009-11-05 Shinko Electric Ind Co Ltd 電子装置の製造方法

Also Published As

Publication number Publication date
KR20180092379A (ko) 2018-08-20

Similar Documents

Publication Publication Date Title
US11177204B2 (en) Power electronics package and method of manufacturing thereof
US10186477B2 (en) Power overlay structure and method of making same
KR101978512B1 (ko) 리드프레임 접속을 갖는 ｐｏｌ 구조체
US9704788B2 (en) Power overlay structure and method of making same
JP7021854B2 (ja) 電力用電子回路パッケージおよびその製造方法
US6951773B2 (en) Chip packaging structure and manufacturing process thereof
US10312194B2 (en) Stacked electronics package and method of manufacturing thereof
US10700035B2 (en) Stacked electronics package and method of manufacturing thereof
US10770444B2 (en) Electronics package having a multi-thickness conductor layer and method of manufacturing thereof
KR102367619B1 (ko) 전력 전자 패키지 및 그 제조 방법
CN108428689B (zh) 功率电子设备组件及其制造方法
EP3352212B1 (en) Power electronics package and method of manufacturing thereof
TWI697077B (zh) 功率電子封裝及其製造方法
EP3223306B1 (en) Semiconductor package

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant