WO2021040178A1 - 패키징 기판 및 이를 포함하는 반도체 장치 - Google Patents

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WO2021040178A1
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circular
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packaging substrate
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노영호
김성진
김진철
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에스케이씨 주식회사
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    • H05K3/0026—Etching of the substrate by chemical or physical means by laser ablation
    • H05K3/0029—Etching of the substrate by chemical or physical means by laser ablation of inorganic insulating material

Definitions

  • the embodiment relates to a packaging substrate and a semiconductor device including the same.
  • FE Front-End
  • BE Back-End
  • the four core technologies of the semiconductor industry that have enabled the rapid development of recent electronic products are semiconductor technology, semiconductor packaging technology, manufacturing process technology, and software technology.
  • Semiconductor technology is developing in various forms, such as a line width of sub-micron nano units, more than 10 million cells, high-speed operation, and dissipating a lot of heat, but the technology for packaging it relatively completely is not supported. Accordingly, the electrical performance of the semiconductor is sometimes determined by the packaging technology and the electrical connection accordingly rather than the performance of the semiconductor technology itself.
  • Ceramic or resin is used as a material for the packaging substrate.
  • a ceramic substrate it is difficult to mount a high-performance, high-frequency semiconductor device due to its high resistance value or high dielectric constant.
  • a resin substrate a semiconductor device of relatively high performance and high frequency can be mounted, but there is a limitation in reducing the pitch of wiring.
  • An object of the embodiment is to provide a more integrated packaging substrate and a semiconductor device including the same by applying a glass substrate.
  • the packaging substrate according to one embodiment,
  • a core layer including a glass substrate having a first surface and a second surface facing each other;
  • the core via includes a circular core via having a circular opening and a non-circular core via having an aspect ratio of the opening in the x-y direction of 1.2 or more, and
  • One or two or more power transmission devices may be located on the non-circular core via.
  • an electrically conductive layer having a minimum thickness of 5 ⁇ m or more may be positioned inside the non-circular core via.
  • an electrically conductive layer filling 30% or more of the internal volume of the non-circular core via may be positioned inside the non-circular core via.
  • the non-circular core via may include an oval, quadrilateral, L-shaped, or U-shaped opening.
  • a non-circular via distribution pattern positioned inside the non-circular core via; Including,
  • the filling via pattern is a predefined pattern
  • the non-circular core via includes a conformal via pattern, and a filling via pattern II in which all internal spaces are filled with an electrically conductive layer;
  • Any one or more of the patterns may be included.
  • the composite via pattern In one embodiment, the composite via pattern,
  • a composite via pattern I in which an electrically conductive layer is formed to substantially contact the inner diameter surface of the non-circular core via, and an insulating layer is filled in the rest of the non-circular core via;
  • the electrically conductive layer of the non-circular via distribution pattern and the electrode of the power transmission device may be connected.
  • the core via includes a first opening in contact with the first surface; A second opening in contact with the second surface; And a minimum inner diameter portion, which is a region having the narrowest inner diameter of the entire core via connecting the first opening and the second opening.
  • a semiconductor device portion including at least one semiconductor device
  • It may include; a motherboard electrically connected to the packaging substrate and transmitting and connecting an external electrical signal to the semiconductor device.
  • the packaging substrate of the embodiment and a semiconductor device including the same may significantly improve electrical characteristics such as a signal transmission speed by connecting the semiconductor device and the motherboard closer to each other so that the electrical signal is transmitted over the shortest distance possible.
  • the glass substrate applied as the core of the substrate is itself an insulator, there is almost no fear of generation of parasitic elements compared to the conventional silicon core, so that the insulating film treatment process can be more simplified and can be applied to high-speed circuits.
  • FIG. 1 is a conceptual diagram (a) illustrating a state in which core vias and non-circular vias are formed according to an embodiment, and a conceptual diagram (b) illustrating an arrangement of a power transmission device.
  • FIG. 2(a) is a conceptual diagram illustrating a part of a-a' cross-section of FIG. 1(a)
  • (b) is a conceptual diagram illustrating a part of a-b-b' cross-section of FIG. 1(a).
  • 3A to 3D are conceptual diagrams illustrating, in cross section, a distribution pattern formed on a non-circular via according to an embodiment.
  • 4A and 4B are conceptual diagrams illustrating a state in which a power transmission device is disposed on a non-circular via of an embodiment, respectively, in a cross section in the x-z direction (a) and a cross section in the y-z direction (b).
  • FIG. 5 is a conceptual diagram illustrating a cross section of a semiconductor device according to an embodiment.
  • FIG. 6 is a conceptual diagram illustrating a cross section of a packaging substrate according to another embodiment.
  • 7A and 7B are conceptual diagrams each illustrating a cross section of a core via applied in an embodiment.
  • FIGS. 8 and 9 are detailed conceptual diagrams each illustrating a part of a cross section of a packaging substrate according to an embodiment (a circle represents a state observed from an upper surface or a lower surface).
  • 10 to 11 are flow charts illustrating a manufacturing process of a packaging substrate according to an embodiment in cross section.
  • the term "combination of these" included in the expression of the Makushi format refers to one or more mixtures or combinations selected from the group consisting of the components described in the expression of the Makushi format, and the constituent elements It means to include one or more selected from the group consisting of.
  • the “ ⁇ ” system may mean including a compound corresponding to “ ⁇ ” or a derivative of “ ⁇ ” in the compound.
  • B is located on A means that B is located directly on A or B is located on A while another layer is located between them, and B is located so as to contact the surface of A. It is limited to that and is not interpreted.
  • the inventors recognized that not only the device itself but also the packaging part is an important factor in improving the performance, and were researching it.
  • the glass core is applied as a single layer, and the shape of the through via, the electrically conductive layer formed therein, etc.
  • the packaging substrate could be made thinner and conducive to the improvement of the electrical characteristics of the semiconductor device, and the invention was completed.
  • the inventors recognized the problem that there is a limitation in the efficiency of electric signal transmission with circular through-holes formed using drills in the existing organic substrate, especially in the case of power transmission devices. It was confirmed that this problem can be solved by utilizing a non-circular via that can be formed in and the present invention was completed.
  • a semiconductor device 100 includes a semiconductor device part 30 in which one or more semiconductor devices 32, 34, and 36 are positioned; A packaging substrate 20 electrically connected to the semiconductor device; And a motherboard 10 that is electrically connected to the packaging substrate, transmits an external electrical signal to the semiconductor device, and connects to each other.
  • the packaging substrate 20 includes a core layer 22; And an upper layer 26;
  • the semiconductor device part 30 refers to devices mounted on a semiconductor device, and is mounted on the packaging substrate 20 by connection electrodes or the like.
  • the semiconductor device unit 30 includes, for example, an arithmetic device such as a CPU and a GPU (first device: 32, a second device: 34), a memory device such as a memory chip (third device, 36), and the like.
  • an arithmetic device such as a CPU and a GPU
  • a memory device such as a memory chip
  • any semiconductor device mounted on a semiconductor device can be applied without limitation.
  • the motherboard 10 may be a motherboard such as a printed circuit board or a printed wiring board.
  • the packaging substrate 20 includes a core layer 22; And an upper layer 26 positioned on one surface of the core layer.
  • the packaging substrate 20 may further include a lower layer 29 selectively positioned under the core layer.
  • the core layer 22 includes a glass substrate 21; A plurality of core vias 23 penetrating the glass substrate in the thickness direction; And a core distribution layer on which an electroconductive layer is located on the surface of the glass substrate or the core via, at least a part of which electrically connects the electroconductive layer on the first surface and the second surface through the core via ( 24); includes.
  • the glass substrate 21 has a first surface 213 and a second surface 214 facing each other, and the two surfaces are substantially parallel to each other, so that the entire glass substrate has a constant thickness.
  • Core vias 23 penetrating the first and second surfaces are positioned on the glass substrate 21.
  • a silicon substrate and an organic substrate are stacked.
  • silicon substrates due to the nature of semiconductors, parasitic elements may occur when applied to high-speed circuits, and power losses are relatively large.
  • organic substrates a larger area is required to form a more complex distribution pattern, but this does not correspond to the flow of manufacturing microelectronic devices.
  • it is necessary to substantially refine the pattern but there is a practical limit to pattern refinement due to the characteristics of materials such as polymers applied to organic substrates.
  • the glass substrate 21 is applied as a support for the core layer 22.
  • the core via 23 formed while penetrating the glass substrate together with the glass substrate the length of the electrical flow is shorter, smaller, faster response, and the packaging substrate 20 having less loss characteristics. to provide.
  • the glass substrate 21 is preferably a glass substrate applied to a semiconductor.
  • a borosilicate glass substrate, an alkali-free glass substrate, etc. may be applied, but the present invention is not limited thereto.
  • the glass substrate 21 may have a thickness of 1,000 ⁇ m or less, may be 100 to 1,000 ⁇ m, and may be 100 to 700 ⁇ m. More specifically, the glass substrate 21 may have a thickness of 100 to 500 ⁇ m. Forming a thinner packaging substrate is advantageous in that electrical signal transmission can be more efficient, but it should also serve as a support, so it is preferable to apply the glass substrate 21 having the above-described thickness.
  • the thickness of the glass substrate refers to the thickness of the glass substrate itself excluding the thickness of the electrically conductive layer on the glass substrate.
  • the core via 23 may be formed by removing a predetermined region of the glass substrate 21, and specifically, may be formed by etching plate-shaped glass by physical and/or chemical methods.
  • a method of chemically etching after forming defects (faults) on the surface of a glass substrate by a method such as a laser, or a laser etching method may be applied, but is not limited thereto.
  • the core via 23 includes a circular core via 231a having a substantially circular opening and a non-circular core via 231b having an aspect ratio of the opening in the x-y direction of 1.2 or more.
  • the circular core via 231a is referred to as a circular shape, but generally refers to a general core via having an aspect ratio of substantially 1 in the x-y direction, and is not limited to an exact circular shape.
  • the non-circular core via 231b includes an opening having an oval shape, a square shape, an L shape, or a U shape, and there is no particular limitation on the shape of the non-circular core via 231b. Accordingly, the non-circular core via may have a trapezoidal shape, a square shape, or the like.
  • the non-circular core via 231b has an aspect ratio in the x-y direction having an opening of a certain level or higher.
  • one or two or more power transmission devices may be connected to the non-circular core via, and at least a portion of the power transmission device (eg, an electrode at one end) is electrically connected to the non-circular core via to be disposed. I can.
  • Power transmission devices such as multilayer ceramic capacitors (MLCC) play an important role in the performance of semiconductor devices.
  • MLCC multilayer ceramic capacitors
  • more than 200 power transmission devices which are passive devices, are generally applied to semiconductor devices, and their performance is affected by the characteristics of the electrical conductive layer around the device in transmitting power.
  • a non-circular core via 231b is applied to a place where an electric conductive layer of low resistance is required, such as such a power transmission device.
  • a core via is formed and the upper and lower portions of the substrate are connected with an electrically conductive material through the core via, so that the current connected to the power transmission device passes through the glass substrate and is connected.
  • the sheet resistance that affects power transfer is a factor that is affected by the cross-sectional area of the electrically conductive layer, and the cross-sectional area of the electrically conductive layer is limited to less than the cross-sectional area of the via. Therefore, in order to increase the size of the current delivered to the power transmission device, the cross-sectional area of the core via must be increased. However, it was not easy to increase the cross-sectional area of the core via by applying the conventional drill penetrating method.
  • a non-circular elliptical via having a large x-y aspect ratio in the non-circular core via 231b and a relatively large cross-sectional area may be applied.
  • Such a non-circular elliptical via has an advantage that an electrically conductive layer can be formed in a sufficient volume in an intended shape therein.
  • a chemical via formation process e.g., chemical etching
  • defects for non-circular core via formation in the process of creating a defect at the via formation location before etching is included in the via formation rather than a mechanical formation method, so defects for non-circular core via formation in the process of creating a defect at the via formation location before etching.
  • circular core vias and non-circular core vias can be formed at the same time without adding a separate etching process.
  • the non-circular core via 231b may have an aspect ratio of 1.2 or more in the x-y direction of the opening, 2 or more, and 3 or more.
  • the aspect ratio in the x-y direction of the opening of the non-circular core via 231b may be 25 or less, 20 or less, and 15 or less. In the case of forming the opening of the non-circular core via in this range, it is more advantageous for device arrangement.
  • An electrically conductive layer having a minimum thickness of 5 ⁇ m or more may be positioned inside the non-circular core via 231b.
  • the non-circular via distribution pattern 242 which is an electrically conductive layer located inside the non-circular core via 231b, may have a thickness of 10 ⁇ m or more and may have a thickness of 15 ⁇ m or more.
  • the maximum thickness of the non-circular via distribution pattern 242 is a thickness when the inside of the non-circular core via is filled and depends on the size of the non-circular core via, so the upper limit is not specified.
  • An electrically conductive layer filling 30% or more of the internal volume of the non-circular core via may be positioned inside the non-circular core via. That is, the volume of the non-circular via distribution pattern 242 may be 30% or more, 40% or more, and 50% or more when the volume of the non-circular core via is 100%. In addition, the non-circular via distribution pattern 242 may have a volume of 60% or more, 70% or more, and 80% or more when the volume of the non-circular core via is 100%.
  • An insulating layer core insulating layer 223) may be located inside the non-circular core via in which the non-circular via distribution pattern is not located.
  • the non-circular via distribution pattern 242 may have various shapes.
  • the non-circular via distribution pattern 242 may be formed in the form of a conformal via pattern 242a (conformal) in which an electrical conductive layer surrounds the inner surface of the non-circular core via.
  • the non-circular via distribution pattern 242 may be formed in the form of a filling via pattern that fills all the internal spaces of the non-circular core via.
  • the filling via pattern may have a form 242b (filling via pattern I) in which all of the internal space of the non-circular core via is filled with the filling via, and the inside of the filling via pattern is once formed. It may be in the form of a form 242c (fill via pattern II) in which all are filled to form a fill via pattern.
  • the non-circular via distribution pattern 242 may be a composite via pattern in which a part of the internal space of the non-circular core via is filled with an electrically conductive layer and the remaining part is filled with an insulating layer or the like. Specifically, an electrically conductive layer is formed to substantially contact the inner mirror surface of the non-circular core via, and an insulating layer is filled in the remaining portion (central portion) where the electrically conductive layer is not formed (242d, composite via pattern I)
  • the insulating layer may be formed to substantially contact the inner diameter surface of the non-circular core via, and an electrically conductive layer may be formed in a space other than the insulating layer 242e (composite via pattern II). Accordingly, a cross section of the non-circular via distribution pattern viewed from a surface cut parallel to the first surface of the glass substrate may have a shape such as an oval, a square, or an elliptical ring having a long cross section.
  • the shape and configuration of the non-circular via distribution pattern may be adjusted according to the degree of intended electrical conductivity (the degree of sheet resistance) and the performance, size, and number of power transmission devices positioned on the non-circular via distribution pattern.
  • the power transmission device 48 may be electrically connected to the non-circular via distribution pattern 242 passing through the non-circular core via 231b, and 1 or 2 electric power devices per non-circular core via The above can be electrically connected.
  • the electrical connection may be formed in a form in which an electrode 481 of one side of the power transmission device is disposed on the non-circular via distribution pattern 242.
  • the electrical connection may be a method of connecting the non-circular via distribution pattern 242 and/or the electrical conductive layer of the non-circular via distribution pattern and the electrode 481 of the power transmission device as a separate distribution pattern. .
  • the core via 23 may include a first opening 233 in contact with the first surface; A second opening 234 in contact with the second surface; And a minimum inner diameter portion 235, which is a region having the narrowest inner diameter of the entire core via connecting the first opening and the second opening.
  • the diameter of the first opening (CV1) and the diameter of the second opening (CV2) may be substantially different, and the first opening (CV1) and the second opening (CV2) may have substantially the same diameter. .
  • the minimum inner diameter portion may be located in the first opening or the second opening, and in this case, the core via may be a cylindrical or (cut off) triangular pyramidal core via.
  • the diameter of the minimum inner diameter (CV3) corresponds to the diameter of the smaller one of the first opening and the second opening.
  • the minimum inner diameter portion is located between the first opening and the second opening, and the core via may be a barrel-shaped core via.
  • the diameter of the minimum inner diameter (CV3) may be smaller than a larger one of the diameter of the first opening and the diameter of the second opening.
  • the core distribution layer 24 includes a core distribution pattern 241, which is an electrically conductive layer electrically connecting the first and second surfaces of the glass substrate through a through via, and a core insulating layer 223 surrounding the core distribution pattern. ).
  • the core layer 22 has an electrical conductive layer formed therein through a core via, and serves as an electrical path across the glass substrate 21, and connects the upper and lower portions of the glass substrate over a relatively short distance to provide a faster electrical connection. It can have the characteristics of signal transmission and low loss.
  • the core distribution pattern 241 is a pattern that electrically connects the first surface 213 and the second surface 214 of the glass substrate through a core via 23.
  • a first surface distribution pattern 241a which is an electrically conductive layer positioned on at least a portion
  • a second surface distribution pattern 241c which is an electrically conductive layer, positioned on at least a portion of the second surface 214
  • the first And a core via distribution pattern 241b that is an electrically conductive layer electrically connecting the surface distribution pattern and the second surface distribution pattern to each other through the core via 23.
  • the electrically conductive layers may be, for example, applied with a copper plating layer, but are not limited thereto.
  • the glass substrate 21 serves as an intermediate and intermediary for connecting the semiconductor device 30 and the motherboard 10 to the upper and lower portions, respectively, and the core via 23 serves as a path through which electrical signals are transmitted.
  • the signal is smoothly transmitted to the following.
  • the thickness of the electroconductive layer measured from the larger of the first surface opening diameter and the second surface opening diameter may be equal to or thicker than the thickness of the electroconductive layer formed on a portion of the core via having a minimum inner diameter.
  • the core distribution layer 24 is an electrically conductive layer formed on a glass substrate, and a cross cut adhesion test value according to ASTM D3359 may satisfy 4B or more, and specifically 5B or more.
  • the electroconductive layer, which is the core distribution layer 24 may have an adhesive force of 3 N/cm or more with the glass substrate, and may have a bonding force of 4.5 N/cm or more. When this degree of adhesion is satisfied, it has sufficient adhesion between the substrate and the electrically conductive layer to be applied as a packaging substrate.
  • An upper layer 26 is positioned on the first surface 213.
  • the upper layer 26 includes an upper distribution layer 25 and a top connection layer 27 positioned on the upper distribution layer, and the uppermost surface of the upper layer 26 can directly contact the connection electrodes of the semiconductor device. It may be protected by the cover layer 60 in which the opening is formed.
  • the upper distribution layer 25 includes an upper insulating layer 253 positioned on the first surface;
  • the core distribution layer 24 and at least a portion thereof are electrically conductive layers having a predetermined pattern and include an upper distribution pattern 251 embedded in the upper insulating layer.
  • the upper insulating layer 253 may be applied as long as it is applied as an insulator layer to a semiconductor device or a packaging substrate, and for example, an epoxy resin including a filler may be applied, but is not limited thereto.
  • the insulator layer may be formed by forming a coating layer and curing, or may be formed by laminating and curing an insulator film filmed in an uncured or semi-cured state on the core layer. In this case, if a pressure-sensitive lamination method or the like is applied, the insulator is embedded into the space inside the core via, so that an efficient process can be performed. In addition, even if a plurality of insulator layers are stacked and applied, it may be difficult to substantially distinguish between insulator layers, and a plurality of insulator layers are collectively referred to as an upper insulating layer. In addition, the same insulating material may be applied to the core insulating layer 223 and the upper insulating layer 253, and in this case, the boundary may not be substantially separated.
  • the upper distribution pattern 251 refers to an electrically conductive layer positioned within the upper insulating layer 253 in a preset shape, and may be formed in, for example, a build-up layer method. Specifically, an insulator layer is formed, an unnecessary portion of the insulator layer is removed, an electrical conductive layer is formed by copper plating, etc., and an unnecessary portion of the electrical conductive layer is selectively removed. After forming a layer, removing unnecessary parts again, repeating the method of forming an electroconductive layer by plating, etc., to form the upper distribution pattern 251 in which the battery conductive layer is formed in the vertical or horizontal direction in the intended pattern. I can.
  • the upper distribution pattern 251 is located between the core layer 22 and the semiconductor device part 30, the transfer of the electrical signal to the semiconductor device part 30 proceeds smoothly and the intended complex pattern is sufficient. It is formed to include a fine pattern in at least a part of it so that it can be accommodated.
  • the fine pattern may have a width and a spacing of less than about 4 ⁇ m, less than about 3.5 ⁇ m, less than about 3 ⁇ m, less than about 2.5 ⁇ m, and about 1 to about It may be 2.3 ⁇ m.
  • the spacing may be a spacing between fine patterns adjacent to each other (hereinafter, the description of the fine patterns is the same).
  • the upper distribution pattern 251 to include a fine pattern, at least two or more methods are applied in the embodiment.
  • the glass substrate 21 may have a fairly flat surface characteristic with a surface roughness Ra of 10 angstroms or less, and thus, the influence of the surface morphology of the support substrate on the formation of a fine pattern can be minimized.
  • the other is in the characteristics of the insulator.
  • a filler component is often applied together with a resin, and inorganic particles such as silica particles may be applied as the filler.
  • inorganic particles such as silica particles
  • the size of the inorganic particles may affect whether or not a fine pattern is formed.
  • a particulate filler having an average diameter of about 150 nm or less is applied.
  • it includes a particulate filler having an average diameter of about 1 to about 100 nm.
  • the top connection layer 27 is electrically connected to the top distribution pattern 251 and at least a portion thereof, and includes a top connection pattern 272 located on the top insulating layer 253, the semiconductor device part 30, and the And a top connection electrode 271 electrically connecting the top connection pattern 272 to each other.
  • the top connection pattern 272 may be positioned on one surface of the upper insulating layer 253, or at least a portion thereof may be exposed and embedded on the upper insulating layer.
  • the upper insulating layer may be formed by a method such as plating, and a part of the top surface connection pattern is exposed on the upper insulating layer. If it is embedded, a part of the insulating layer or the electrically conductive layer may be removed by a method such as surface polishing or surface etching after forming a copper plating layer or the like.
  • the top connection pattern 272 may include at least a part of a fine pattern. In this way, the top connection pattern 272 including a fine pattern allows a plurality of devices to be electrically connected even under a narrow area, thereby making electrical signal connection between devices more smooth and more integrated packaging possible. Do.
  • the top connection electrode 271 may be directly connected to the semiconductor device unit 30 through a terminal or the like, or may be connected via a device connection part 51 such as a solder ball.
  • the packaging substrate 20 is also connected to the motherboard 10.
  • a second surface distribution pattern 241c which is a core distribution layer positioned on at least a portion of the second surface 214 of the core layer 22, may be directly connected to a terminal of the motherboard. In addition, it may be electrically connected through a board connection such as a solder ball. In addition, the second surface distribution pattern 241c may be connected to the motherboard 10 through a lower layer 29 positioned under the core layer 22.
  • the lower layer 29 includes a lower partial double layer 291 and a lower surface connection layer 292.
  • the lower partial double layer 291 includes: i) a lower insulating layer 291b in which the second surface 214 and at least a portion thereof are in contact with each other; And ii) a lower partial distribution pattern 291a which is embedded (buried) in the lower insulating layer and has a predetermined pattern, and the core distribution layer and at least a portion thereof are electrically connected to each other.
  • the lower surface connection layer 292 includes i) a lower surface connection electrode 292a that is electrically connected to the lower surface connection pattern, and ii) the lower partial belly pattern and at least a portion thereof are electrically connected, and is formed on one surface of the lower insulating layer. It may further include a lower surface connection pattern (292b) at least a portion of which is exposed.
  • the lower surface connection pattern 292b is a portion connected to the motherboard 10 and may be formed as a non-fine pattern having a width wider than that of the fine pattern unlike the upper surface connection pattern 272 for more efficient electrical signal transmission.
  • One of the characteristics of the present invention is that substantially no other substrates other than the glass substrate 21 are applied to the packaging substrate 20 positioned between the semiconductor device part 30 and the motherboard 10.
  • an interposer and an organic substrate were stacked together to apply an interposer and an organic substrate between the device and the motherboard.
  • This is understood to have been applied in a multi-stage form for at least two reasons.
  • One is that there is a scale problem in directly bonding the fine pattern of the device to the motherboard, and the other is that during the bonding process or driving the semiconductor device. This is because a problem of wiring damage due to a difference in thermal expansion coefficient may occur during the process.
  • a glass substrate having a coefficient of thermal expansion similar to that of a semiconductor device is applied, and a fine pattern having a fine scale sufficient for device mounting is formed on the first surface and the upper layer of the glass substrate, thereby solving this problem.
  • the semiconductor device 100 has a packaging substrate 20 having a considerably thin thickness, so that the overall thickness of the semiconductor device can be reduced, and by applying a fine pattern, an intended electrical connection pattern can be arranged even in a narrower area.
  • the packaging substrate may have a thickness of about 2000 ⁇ m or less, about 1500 ⁇ m or less, and about 900 ⁇ m.
  • the packaging substrate may have a thickness of about 120 ⁇ m or more and about 150 ⁇ m or more.
  • the packaging substrate electrically and structurally stably connects the device and the motherboard even with a relatively thin thickness due to the characteristics described above, and may further contribute to a smaller and thinner semiconductor device.
  • a method of manufacturing a packaging substrate includes: a preparation step of forming defects at predetermined positions on a first surface and a second surface of the glass substrate; An etching step of preparing a glass substrate on which a core via is formed by applying an etching solution to the glass substrate on which the defects are formed; A core layer manufacturing step of forming a core layer by plating the surface of the glass substrate on which the core via is formed to form a core distribution layer, which is an electrically conductive layer; In addition, an upper layer manufacturing step of forming an upper distribution layer, which is an electrically conductive layer wrapped in an insulating layer, on one surface of the core layer, to manufacture the packaging substrate described above.
  • the shape of the defect includes a circular defect for forming a circular core via and a non-circular defect formed entirely along the cross-section of the non-circular core via for forming a non-circular core via. Due to these defects, since circular core vias and non-circular core vias are simultaneously formed in the etching step, it is possible to have superior workability compared to separately working with a drill to form vias on an organic substrate.
  • the core layer manufacturing step includes a pretreatment process of forming a pretreated glass substrate by forming an organic-inorganic composite primer layer including nanoparticles having an amine group on the surface of the glass substrate on which the core via is formed; And a plating process of plating a metal layer on the pretreated glass substrate.
  • the core layer manufacturing step may include a pretreatment process of forming a pretreated glass substrate by forming a metal-containing primer layer through sputtering on the surface of the glass substrate on which the core via is formed; And a plating process of plating a metal layer on the pretreated glass substrate.
  • An insulating layer forming step may be further included between the core layer manufacturing step and the upper layer manufacturing step.
  • the insulating layer forming step may be a step of forming a core insulating layer by placing an insulating film on the core layer and then performing pressure-sensitive lamination.
  • the manufacturing method of the packaging substrate will be described in more detail.
  • a glass substrate applied to a substrate of an electronic device may be applied.
  • an alkali-free glass substrate may be applied, but the present invention is not limited thereto.
  • products manufactured by manufacturers such as Corning, Short, and AGC can be applied. Methods such as mechanical etching and laser irradiation may be applied to the formation of the defects (grooves).
  • Etching step core via formation step: The glass substrate 21a on which the defects (grooves, 21b) are formed is formed with the core via 23 through a physical or chemical etching process. During the etching process, a via is formed in the defective portion of the glass substrate, and at the same time, the surface of the glass substrate 21a may be etched at the same time. In order to prevent the etching of the glass surface, a masking film or the like may be applied, but the defective glass substrate itself can be etched in consideration of the hassle of applying and removing the masking film. The thickness of the glass substrate having the core via may be somewhat thinner than the thickness.
  • Core layer manufacturing step An electrically conductive layer 21d is formed on a glass substrate.
  • the electroconductive layer may be a metal layer including a copper metal, but is not limited thereto.
  • the surface of the glass (including the surface of the glass substrate and the surface of the core via) and the surface of the copper metal have different properties, so the adhesive strength tends to be poor.
  • the adhesion between the glass surface and the metal was improved by two methods, a dry method and a wet method.
  • the dry method is a method of applying sputtering, that is, a method of forming the seed layer 21c on the glass surface and the inner diameter of the core via by metal sputtering.
  • sputtering that is, a method of forming the seed layer 21c on the glass surface and the inner diameter of the core via by metal sputtering.
  • dissimilar metals such as titanium, chromium, and nickel may be sputtered together with copper, and in this case, it is believed that glass-metal adhesion is improved due to an anchor effect in which the surface morphology of the glass and metal particles interact do.
  • the wet method is a method of performing a primer treatment, and is a method of forming the primer layer 21c by pre-treating with a compound having a functional group such as an amine.
  • a primer treatment may be performed with a compound or particle having an amine functional group after pretreatment with a silane coupling agent.
  • the support substrate of the embodiment needs to be of high performance enough to form a fine pattern, and this must be maintained even after the primer treatment. Therefore, when such a primer contains nanoparticles, nanoparticles having an average diameter of 150 nm or less are preferably applied. For example, nanoparticles are preferably applied to particles having an amine group.
  • the primer layer may be formed by applying an adhesion improving agent manufactured by MEC's CZ series, for example.
  • the electroconductive layer may selectively form a metal layer with or without removing portions that do not require formation of the electroconductive layer.
  • a portion requiring or unnecessary formation of an electroconductive layer may be selectively processed in a state activated or deactivated for metal plating, thereby performing a subsequent process.
  • the activation or deactivation treatment may be applied to a light irradiation treatment such as a laser having a predetermined wavelength, or a chemical treatment.
  • the metal layer may be formed using a copper plating method applied to semiconductor device manufacturing, but is not limited thereto.
  • the thickness of the formed electrically conductive layer may be controlled by adjusting various variables such as the concentration of the plating solution, the plating time, and the type of additive to be applied.
  • a part of the core distribution layer is unnecessary, it may be removed, and after the seed layer is partially removed or deactivated, metal plating is performed to form an electrically conductive layer in a predetermined pattern, and the etching layer 21e of the core distribution layer May be formed
  • the core via may undergo an insulating layer forming step in which an empty space is filled with an insulating layer after forming the core distribution layer, which is the electrically conductive layer.
  • the applied insulating layer may be manufactured in the form of a film, and may be applied, for example, by a method of vacuum lamination of the insulating layer in the form of a film. When the pressure-sensitive lamination is performed in this way, the insulating layer is sufficiently penetrated into the empty space inside the core via to form a core insulating layer without void formation.
  • Upper layer manufacturing step This is a step of forming an upper distribution layer including an upper insulating layer and an upper distribution pattern on the core layer.
  • the upper insulating layer may be performed by coating a resin composition forming the insulating layer 23a or stacking an insulating film, and simply stacking an insulating film is preferably applied. Lamination of the insulating film may be performed by laminating and curing the insulating film. In this case, if the pressure-sensitive lamination method is applied, the insulating resin may be sufficiently contained even in a layer in which an electrically conductive layer is not formed inside the core via.
  • the upper insulating layer is also in direct contact with the glass substrate in at least a portion thereof, and thus, a material having sufficient adhesion is applied. Specifically, it is preferable that the glass substrate and the upper insulating layer have a property that satisfies an adhesion test value of 4B or more according to ASTM D3359.
  • the upper distribution pattern may be formed by repeating the process of forming the insulating layer 23a, forming the electrically conductive layer 23c in a predetermined pattern, and etching unnecessary portions to form the etching layer 23d of the electrically conductive layer.
  • a blind via 23b may be formed in the insulating layer and then a plating process may be performed.
  • the blind via may be formed by a dry etching method such as laser etching or plasma etching, or a wet etching method using a masking layer and an etching solution.
  • the top connection pattern and the top connection electrode may also be formed in a process similar to that of the formation of the top distribution layer. Specifically, it is formed by forming an etching layer 23f of an insulating layer on the insulating layer 23e, forming an electrically conductive layer 23g thereon again, and then forming an etching layer 23h of the electrically conductive layer. However, it may be applied as a method of selectively forming only an electrically conductive layer without applying an etching method.
  • the cover layer may be formed such that an opening (not shown) is formed at a position corresponding to the top connection electrode to expose the top connection electrode, and can be directly connected to the device connection part or the terminal of the device.
  • a lower surface connection layer and a cover layer In a manner similar to the above-described step of forming the top connection layer and the cover layer, a lower partial rear layer and/or a bottom connection layer, and a cover layer (not shown) may be formed.
  • semiconductor device part 32 first semiconductor device
  • packaging substrate 22 core layer
  • top connection layer 271 top connection electrode
  • connection part 51 element connection part
  • insulating layer 23b etching layer of the insulating layer
  • electroconductive layer 23d etching layer of electroconductive layer
  • electroconductive layer 23h etching layer of electroconductive layer

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Abstract

구현예는 패키징 기판 및 반도체 장치에 관한 것으로, 반도체 소자를 포함하는 소자부;와 상기 소자부와 전기적으로 연결되는 패키징 기판;을 포함하며 상기 패키징 기판에 유리기판을 코어로 적용하여 반도체 소자와 마더보드 사이를 보다 가깝게 연결해 전기적 신호가 최대한 짧은 거리로 전달되도록 한다. 이에, 신호 전달 속도 등의 전기적 특성을 크게 향상시키고, 기생소자 발생을 실질적으로 막아 절연막 처리 공정을 보다 단순화시킬 수 있으며, 고속 회로에 적용 가능한 패키징 기판을 제공한다.

Description

패키징 기판 및 이를 포함하는 반도체 장치
구현예는 패키징 기판 및 이를 포함하는 반도체 장치에 관한 것이다.
[연관된 출원과의 상호참조]
본 출원은 2019년 08월 23일에 출원된 미국 가출원 특허출원번호 62/890,689에 의한 우선권의 이익을 가지며, 상기 우선권의 기초 출원의 내용 모두는 본 출원의 내용으로 포함된다.
전자부품을 제작하는데 있어 반도체 웨이퍼에 회로를 구현하는 것을 전 공정 (FE:Front-End)이라 하고, 웨이퍼를 실제 제품에서 사용할 수 있는 상태로 조립하는 것을 후 공정(BE:Back-End) 이라 하며, 이 후 공정 중에 패키징 공정이 포함된다.
최근 전자제품의 급속한 발전을 가능하게 한 반도체 산업의 4가지 핵심기술로는 반도체 기술, 반도체 패키징 기술, 제조공정 기술, 소프트웨어 기술이 있다. 반도체 기술은 마이크로 이하 나노 단위의 선폭, 천만 개 이상의 셀(Cell), 고속 동작, 많은 열 방출 등 다양한 형태로 발전하고 있으나 상대적으로 이를 완벽하게 패키징하는 기술이 뒷받침되지 못하고 있다. 이에, 반도체의 전기적 성능이 반도체 기술 자체의 성능보다는 패키징 기술과 이에 따른 전기적 접속에 의해 결정되기도 한다.
패키징 기판의 재료로는 세라믹 또는 수지가 적용된다. 세라믹 기판의 경우, 저항값이 높거나 유전율이 높아 고성능 고주파의 반도체 소자를 탑재하기에 쉽지 않다. 수지 기판의 경우 상대적으로 고성능 고주파의 반도차체 소자를 탑재할 수는 있으나, 배선의 피치 축소에 한계가 있다.
최근, 하이엔드용 패키징 기판으로 실리콘이나 유리를 적용한 연구들이 진행중이다. 실리콘이나 유리 기판에 관통구멍을 형성하고 도전성 물질을 이 관통구멍에 적용해서 소자와 마더보드 사이에 배선길이가 짧아지고 우수한 전기적 특징을 가질 수 있다.
관련 선행문헌으로,
한국 공개특허공보 제10-2019-0008103호,
한국 공개특허공보 제10-2016-0114710호,
한국 등록특허공보 제10-1468680호 등이 있다.
구현예의 목적은 유리기판을 적용하여 보다 집적화된 패키징 기판 및 이를 포함하는 반도체 장치를 제공하는 것에 있다.
상기 목적을 달성하기 위하여, 일 구현예에 따른 패키징 기판은,
서로 마주보는 제1면과 제2면을 갖는 유리기판;을 포함하는 코어층; 및
상기 유리기판을 두께 방향으로 관통하는 다수의 코어비아;를 포함하고,
상기 코어비아는 개구부가 원형인 원형코어비아와 개구부의 x-y 방향 종횡비가 1.2 이상인 비원형코어비아;를 포함하며,
상기 비원형코어비아 상에는 1 또는 2개 이상의 전력전달소자가 위치할 수 있다.
일 구현예에 있어서, 상기 비원형코어비아의 내부에는 최소 두께가 5 ㎛ 이상인 전기전도성층이 위치할 수 있다.
일 구현예에 있어서, 상기 비원형코어비아의 내부에는, 상기 비원형코어비아의 내부 부피의 30 % 이상을 채우는 전기전도성층이 위치할 수 있다.
일 구현예에 있어서, 상기 비원형코어비아는 그 개구부의 형태가 타원형, 사각형, L형, 또는 U형인 것을 포함할 수 있다.
일 구현예에 있어서, 상기 비원형코어비아의 내부에 위치하는 비원형비아분배패턴;을 포함하고,
상기 비원형비아분배패턴은,
상기 비원형코어비아의 내부 공간이 모두 전기전도성층으로 채워진 충진비아패턴; 및
상기 비원형코어비아의 내부 공간 일부는 전기전도성층으로 채워지고 나머지 부분은 절연층으로 채워진 복합형비아패턴;
중 어느 하나 이상을 포함할 수 있다.
일 구현예에 있어서, 상기 충진비아패턴은,
상기 비원형코어비아의 내부공간이 모두 전기전도성층으로 충진된 충진비아패턴 I; 및
상기 비원형코어비아는 컨포멀비아패턴을 포함하고, 그 내부공간이 모두 전기전도성층으로 충진된 충진비아패턴 II;
중 어느 하나 이상의 패턴을 포함할 수 있다.
일 구현예에 있어서, 상기 복합형비아패턴은,
상기 비원형코어비아의 내경면과 실질적으로 맞닿도록 전기전도성층이 형성되고, 상기 비원형코어비아 내 나머지 부분에 절연층이 채워진 복합형비아패턴 I; 및
상기 비원형코어비아의 내경면과 실질적으로 맞닿도록 절연층이 형성되고, 상기 절연층 외의 공간에 전기전도성층이 형성된 복합형비아패턴 II;
중 어느 하나 이상을 포함할 수 있다.
일 구현예에 있어서, 상기 비원형비아분배패턴의 전기전도성층과 상기 전력전달소자의 전극이 연결될 수 있다.
일 구현예에 있어서, 상기 코어비아는 상기 제1면과 접하는 제1개구부; 상기 제2면과 접하는 제2개구부; 그리고 상기 제1개구부와 제2개구부를 연결하는 전체 코어비아에서 그 내경이 가장 좁은 구역인 최소내경부;를 포함할 수 있다.
상기 목적을 달성하기 위하여, 일 구현예에 따른 반도체 장치는,
1 이상의 반도체소자를 포함하는 반도체소자부;
상기 반도체소자부와 전기적으로 연결되는 상기에 따른 패키징 기판; 및
상기 패키징 기판과 전기적으로 연결되며 상기 반도체소자와 외부의 전기적 신호를 전달하고 서로 연결하는 마더보드;를 포함할 수 있다.
구현예의 패키징 기판 및 이를 포함하는 반도체 장치는 반도체 소자와 마더보드 사이를 보다 가깝게 연결해 전기적 신호가 최대한 짧은 거리로 전달되도록 하여 신호 전달 속도 등의 전기적 특성을 크게 향상시킬 수 있다.
또한, 기판의 코어로 적용하는 유리기판은 그 자체가 절연체이기 때문에 기존의 실리콘 코어와 비교하여 기생 소자 발생의 염려가 거의 없어서 절연막 처리 공정을 보다 단순화시킬 수 있고, 고속 회로에도 적용이 가능하다.
아울러, 실리콘이 둥근 웨이퍼의 형태로 제조되는 것과 달리, 유리 기판은 대형 패널 형태로 제조되기 때문에 대량 제조가 비교적 용이하고 경제성을 보다 향상시킬 수 있다.
도 1은 구현예에 따른 코어비아와 비원형비아가 형성된 모습을 설명하는 개념도 (a)과 전력전달소자가 배치된 모습을 설명하는 개념도 (b).
도 2의 (a)는 상기 도 1 (a)의 a-a' 단면의 일부를 설명하는 개념도이고, (b)는 상기 도 1 (a)의 b-b' 단면 일부를 설명하는 개념도.
도 3의 (a) 내지 (d)는 구현예의 비원형비아에 분배패턴이 형성된 모습을 단면으로 설명하는 개념도.
도 4의 (a)와 (b)는 각각 구현예의 비원형비아 상에 전력전달소자가 배치된 모습을 x-z 방향 단면(a)과 y-z 방향 단면(b)에서 설명하는 개념도.
도 5는 구현예에 따른 반도체 장치의 단면을 설명하는 개념도.
도 6은 다른 구현예에 따른 패키징기판의 단면을 설명하는 개념도.
도 7의 (a)와 (b)는 각각 구현예에서 적용하는 코어비아의 단면을 설명하는 개념도.
도 8과 도 9는 각각 구현예에 따른 패키징기판의 단면의 일부를 설명하는 상세개념도(동그라미는 상면 또는 저면에서 관찰한 모습을 나타냄).
도 10 내지 도 11은 구현예에 따른 패키징 기판의 제조과정을 단면으로 설명하는 순서도.
이하, 구현예가 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 실시예에 대하여 첨부한 도면을 참고로 하여 상세히 설명한다. 그러나 구현예는 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
본 명세서 전체에서, 마쿠시 형식의 표현에 포함된 "이들의 조합"의 용어는 마쿠시 형식의 표현에 기재된 구성 요소들로 이루어진 군에서 선택되는 하나 이상의 혼합 또는 조합을 의미하는 것으로서, 상기 구성 요소들로 이루어진 군에서 선택되는 하나 이상을 포함하는 것을 의미한다.
본 명세서 전체에서, “제1”, “제2” 또는 “A”, “B”와 같은 용어는 동일한 용어를 서로 구별하기 위하여 사용된다. 또한, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 명세서에서, “~”계는, 화합물 내에 “~”에 해당하는 화합물 또는 “~”의 유도체를 포함하는 것을 의미하는 것일 수 있다.
본 명세서에서, A 상에 B가 위치한다는 의미는 A 상에 직접 맞닿게 B가 위치하거나 그 사이에 다른 층이 위치하면서 A 상에 B가 위치하는 것을 의미하며 A의 표면에 맞닿게 B가 위치하는 것으로 한정되어 해석되지 않는다.
본 명세서에서, A 상에 B와 연결된다는 의미는 A와 B가 직접 연결되거나 A와 B 사이에 다른 구성요소를 통해서 연결되는 것을 의미하며, 특별한 언급이 없는 한 A와 B가 직접 연결되는 것으로 한정하여 해석되지 않는다.
본 명세서에서 단수 표현은 특별한 설명이 없으면 문맥상 해석되는 단수 또는 복수를 포함하는 의미로 해석된다.
발명자들은 보다 집적화되고 얇은 두께로 고성능을 발휘할 수 있는 반도체 장치를 개발하는 과정에서, 소자 자체 자체만이 아니라 패키징에 대한 부분이 성능향상에서 중요한 요소라는 점을 인식하고 이에 대해 연구하던 중, 기존의 인터포저와 유기기판(organic substrate)과 같이 2 층 이상의 코어를 패키징 기판으로 마더보드 상에 적용하던 것과 달리, 유리 코어를 단일 층으로 적용하고 관통비아의 형상, 여기에 형성되는 전기전도성층 등을 제어하는 방법을 적용하여 패키징 기판을 보다 얇고 반도체장치의 전기적 특성 향상에 도움이 되도록 할 수 있다는 점을 확인하고 발명을 완성했다. 또한, 발명자들은 특히 전력전달소자의 경우에는 기존의 유기기판에서 드릴을 이용해 형성하는 원형 관통공으로는 전기적 신호 전달의 효율성에 한계가 있다는 문제점을 인식하고, 이를 보완하기 위한 방법을 연구하던 중 유리기판에 형성 가능한 비원형비아를 활용하여 이러한 문제점을 해소할 수 있다는 점을 확인하고 본 발명을 완성했다.
이하 도 1 내지 9를 참고해, 구현예를 보다 상세하게 설명한다.
상기 목적을 달성하기 위하여, 구현예에 따른 반도체 장치(100)는 1 이상의 반도체소자(32, 34, 36)가 위치하는 반도체소자부(30); 상기 반도체소자와 전기적으로 연결되는 패키징 기판(20); 및 상기 패키징 기판과 전기적으로 연결되며 상기 반도체소자와 외부의 전기적 신호를 전달하고 서로 연결하는 마더보드(10);를 포함한다.
다른 구현예에 따른 패키징 기판(20)은 코어층(22); 그리고 상부층(26);을 포함한다.
상기 반도체소자부(30)는 반도체 장치에 실장되는 소자들을 의미하며, 접속전극 등에 의해 상기 패키징 기판(20)에 실장된다. 구체적으로 상기 반도체소자부 (30)로는 예를 들어, CPU, GPU 등의 연산소자(제1소자: 32, 제2소자: 34), 메모리칩 등의 기억소자(제3소자, 36) 등이 적용될 수 있으나, 반도체 장치에 실장되는 반도체 소자라면 제한없이 적용 가능하다.
상기 마더보드(10)는 인쇄회로기판, 인쇄배선기판 등의 마더보드가 적용될 수 있다.
상기 패키징 기판(20)은 코어층(22); 및 상기 코어층의 일면 상에 위치하는 상부층(26);을 포함한다.
상기 패키징 기판(20)은 선택적으로 코어층 하에 위치하는 하부층(29)을 더 포함할 수 있다.
상기 코어층(22)은, 유리기판(21); 상기 유리기판을 두께 방향으로 관통하는 다수의 코어비아(23); 및 상기 유리기판 또는 코어비아의 표면 상에 위치하며 적어도 그 일부가 상기 코어비아를 통하여 상기 제1면과 상기 제2면 상의 전기전도성층을 전기적으로 연결하는 전기전도성층이 위치하는 코어분배층(24);을 포함한다.
상기 유리기판(21)은 서로 마주보는 제1면(213)과 제2면(214)을 가지며 이 두 면은 서로 대체로 평행하여 유리기판 전체적으로 일정한 두께를 갖는다.
상기 유리기판(21)에는 상기 제1면과 상기 제2면을 관통하는 코어비아(23)가 위치한다.
반도체 장치의 패키징 기판으로는, 기존에는 실리콘 기판과 유기기판(organic substrate)이 적층된 형태로 적용되었다. 실리콘기판의 경우에는 반도체라는 특성상 고속회로에 적용 시에는 기생 소자가 발생할 염려가 있고, 전력 손실이 상대적으로 크다는 단점이 있었다. 또한 유기기판의 경우에는 보다 복잡해지는 분배 패턴을 형성하기에는 대면적화가 필요하나 이는 초소형화 되는 전자기기의 제조의 흐름에 부합되지 않는다. 정해진 크기 내에서 복잡한 분배 패턴을 형성하기 위해서는 실질적으로 패턴 미세화가 필요하나, 유기기판에 적용하는 고분자 등 소재 특성상 패턴 미세화에 실질적인 한계가 있었다.
구현예에서는 이러한 문제점들을 해결하는 방법으로 유리기판(21)을 코어층(22)의 지지체로 적용한다. 또한, 유리기판과 함께 유리기판을 관통하며 형성된 코어비아(23)를 적용하여, 전기적 흐름의 길이를 보다 단축하고, 보다 소형화되며, 보다 빠른 반응, 보다 적은 손실 특성을 갖는 패키징 기판(20)을 제공한다.
상기 유리기판(21)은 반도체에 적용되는 유리기판을 적용하는 것이 좋고, 예를 들어 보로실리케이트 유리기판, 무알카리 유리기판 등이 적용될 수 있으나, 이에 한정되는 것은 아니다.
상기 유리기판(21)은 그 두께가 1,000 ㎛ 이하일 수 있고, 100 내지 1,000 ㎛일 수 있으며, 100 내지 700 ㎛일 수 있다. 보다 구체적으로 상기 유리기판(21)은 그 두께가 100 내지 500 ㎛일 수 있다. 보다 얇은 패키징 기판을 형성하는 것이 전기적 신호 전달을 보다 효율화할 수 있다는 점에서 유리하나 지지체로써의 역할도 하여야 하므로, 상기한 두께를 갖는 유리기판(21)을 적용하는 것이 좋다. 여기서, 유리기판의 두께는 유리기판 상에 위하는 전기전도성층의 두께를 제외한 유리기판 자체의 두께를 의미한다.
상기 코어비아(23)는 상기 유리기판(21)의 미리 정해진 영역을 제거하는 방식으로 형성될 수 있으며, 구체적으로 물리 및/또는 화학적인 방법으로 판형 유리를 식각하여 형성된 것일 수 있다.
구체적으로, 상기 코어비아(23)의 형성은 유리기판의 표면에 레이저 등의 방식으로 결함(흠)을 형성한 후 화학적으로 에칭하는 방식, 레이저 식각 등이 적용될 수 있으나, 이에 한정되는 것은 아니다.
상기 코어비아(23)는 개구부가 실질적으로 원형인 원형코어비아(231a)와, 개구부의 x-y 방향 종횡비가 1.2 이상인 비원형코어비아(231b)를 포함한다.
상기 원형코어비아(231a)는, 원형으로 지칭했으나 통상 x-y 방향 종횡비가 실질적으로 1인 일반적인 코어비아를 의미하며, 정확한 원형을 의미하는 것으로 한정되지 않는다.
상기 비원형코어비아(231b)는 구체적으로 그 개구부의 형태가 타원형, 사각형, L형 또는 U형인 것을 포함하며, 그 형태에는 특별한 한정이 없다. 따라서, 상기 비원형코어비아는 그 단면의 형태가 사다리꼴, 사각형 등일 수 있다.
상기 비원형코어비아(231b)는 개구부가 일정한 수준 이상의 x-y 방향 종횡비를 갖는다. 또한, 상기 비원형코어비아 상에는 1개 또는 2개 이상의 전력전달소자가 연결될 수 있고, 적어도 상기 전력전달소자의 일부(예시: 일 말단의 전극)가 상기 비원형코어비아와 전기적으로 연결되어 배치될 수 있다.
적층세라믹커패시터(MLCC)와 같은 전력전달소자는 반도체 소자의 성능에 중요한 역할을 한다. 수동소자인 전력전달소자는 반도체 소자에 최소 200개 이상 적용되는 것이 일반적이며, 전력을 전달하는 데 있어 소자 주변의 전기전도성층의 특성에도 그 성능의 영향을 받는다. 구현예에서는 이러한 전력전달소자와 같이 저저항의 전기전도성층이 필요한 곳에 비원형코어비아(231b)를 적용한다.
기존의 유기기판의 경우 코어비아를 형성하고 상기 코어비아로 기판의 상부와 하부를 전기전도성 물질로 연결하여 전력전달소자로 연결되는 전류가 상기 유리기판을 관통하며 연결되도록 하는 방식을 취하였다. 그러나, 전력전달에 영향을 미치는 면저항은 전기전도성층의 단면 넓이에 영향을 받는 인자이며, 전기전도성층의 단면 넓이는 비아의 단면적 크기 이하로 한정된다. 따라서, 전력전달소자에 전달되는 전류의 크기를 크게 하려면 코어비아의 단면적을 크게 하여야 하는데, 기존의 드릴로 관통하던 방식 등을 적용하면 코어비아의 단면적을 넓히는 것은 쉽지 않았다.
구현예는 유리기판을 적용하기 때문에 얻어지는 상술한 특징들에 추가적으로, 비원형코어비아(231b)에서 x-y 방향 종횡비가 크고, 상대적으로 그 단면적의 넓이가 큰 비원형타원비아를 적용할 수 있다. 이러한 비원형타원비아는, 그 내부에 전기전도성층을 의도하는 형태로 충분한 부피로 형성할 수 있다는 장점을 갖는다. 아울러, 유리기판의 경우 비아 형성에 기계적인 형성 방법이 아닌 화학적인 비아 형성 과정(예시: 화학적 에칭)이 포함되어, 에칭 전 비아형성위치에 결함을 생성하는 과정에서 비원형코어비아 형성을 위한 결함을 형성하면 별도의 에칭 공정을 추가하지 않아도 원형코어비아와 비원형코어비아를 동시에 형성할 수 있다.
상기 비원형코어비아(231b)는 개구부의 x-y 방향 종횡비가 1.2 이상일 수 있고, 2 이상이며, 3 이상일 수 있다. 또한 상기 비원형코어비아(231b)의 개구부 x-y 방향 종횡비는 25 이하일 수 있고, 20 이하일 수 있으며, 15 이하일 수 있다. 이러한 범위로 비원형코어비아의 개구부를 형성하는 경우 소자 배치에 보다 유리하다.
상기 비원형코어비아(231b)의 내부에는 최소 두께가 5 ㎛ 이상인 전기전도성층이 위치할 수 있다. 구체적으로 상기 비원형코어비아(231b)의 내부에 위치하는 전기전도성층인 비원형비아분배패턴(242)은 10 ㎛ 이상의 두께를 가질 수 있고, 15 ㎛ 이상의 두께를 가질 수 있다. 상기 비원형비아분배패턴(242)의 최대 두께는 상기 비원형코어비아 내부를 가득 채울 때의 두께로 비원형코어비아의 크기에 의존하므로 그 상한을 특정하지 않는다.
상기 비원형코어비아의 내부에는, 상기 비원형코어비아의 내부 부피의 30 % 이상을 채우는 전기전도성층이 위치할 수 있다. 즉, 비원형비아분배패턴(242)은 그 부피가 상기 비원형코어비아의 부피를 100 %로 하였을 때, 30 % 이상일 수 있고, 40 % 이상일 수 있으며, 50 % 이상일 수 있다. 또한, 비원형비아분배패턴(242)은 그 부피가 상기 비원형코어비아의 부피를 100 %로 하였을 때 60 % 이상일 수 있고, 70 % 이상일 수 있으며, 80 % 이상일 수 있다. 상기 비원형비아분배패턴이 위치하지 않는 비원형코어비아의 내부에는 절연층(코어절연층, 223)이 위치할 수 있다.
상기 비원형비아분배패턴(242)는 다양한 형태를 가질 수 있다.
구체적으로, 상기 비원형비아분배패턴(242)은 비원형코어비아의 내경면을 전기전도성층이 감싸는 형태인 컨포멀비아패턴(242a, conformal)의 형태로 형성될 수 있다.
상기 비원형비아분배패턴(242)는 비원형코어비아의 내부 공간을 모두 전기전도성층을 채우는 충진비아패턴의 형태로 형성될 수 있다. 이 때, 충진비아패턴은 비원형코어비아의 내부공간이 모두 충진비아로 충진되는 형태(242b, 충진비아패턴 I)가 있을 수 있고, 컨포멀비아패턴(conformal)을 일단 형성한 후에 그 내부를 모두 충진하여 충진비아패턴을 구성하는 형태(242c, 충진비아패턴 II)의 형태일 수 있다.
상기 비원형비아분배패턴(242)는 비원형코어비아의 내부 공간의 일부는 전기전도성층으로 채우고 나머지 부분은 절연층 등으로 채우는 복합형비아패턴일 수 있다. 구체적으로 비원형코어비아의 내경면과 실질적으로 맞닿도록 전기전도성층이 형성되고, 전기전도성층이 형성되지 않은 나머지 부분(중앙 부분)에 절연층이 채워지는 형태(242d, 복합형비아패턴 I)일 수 있고, 비원형코어비아의 내경면에 실질적으로 맞닿도록 절연층이 형성되고, 이 절연층 외의 공간에 전기전도성층이 형성되는 형태(242e, 복합형비아패턴 II)일 수 있다. 따라서, 상기 비원형비아분배패턴을 유리기판의 제1면과 평행하게 절단한 면에서 본 단면이, 타원형, 사각형, 단면이 긴 타원형의 링 등의 형태를 가질 수 있다.
이러한 비원형비아분배패턴의 형태와 구성은, 의도하는 전기전도성의 정도(면저항의 정도), 상기 비원형비아분배패턴 상에 위치하는 전력전달소자의 성능과 크기, 개수 등에 따라 조절될 수 있다.
상기 전력전달소자(48)는 상기 비원형코어비아(231b)를 통과하는 상기 비원형비아분배패턴(242)과 전기적으로 연결될 수 있고, 비원형코어비아 1개당 상기 전기전력소자가 1개 또는 2개 이상이 전기적으로 연결될 수 있다.
상기 전기적 연결은 상기 비원형비아분배패턴(242) 상에 상기 전력전달소자의 일측 전극(481)을 배치하는 형태로 형성될 수 있다. 또는, 상기 전기적 연결은 별도의 분배패턴으로 상기 비원형비아분배패턴(242) 및/또는 비원형비아분배패턴의 전기전도성층과 상기 전력전달소자의 전극(481)을 연결하는 방식이 적용될 수 있다.
상기 코어비아(23)는, 상기 제1면과 접하는 제1개구부(233); 제2면과 접하는 제2개구부(234); 그리고 상기 제1개구부와 상기 제2개구부를 연결하는 전체 코어비아에서 그 내경이 가장 좁은 구역인 최소내경부(235);를 포함한다.
상기 제1개구부의 직경(CV1)과 상기 제2개구부의 직경(CV2)은 실질적으로 다를 수 있고, 상기 제1개구부(CV1)와 상기 제2개구부(CV2)는 그 직경이 실질적으로 같을 수 있다.
상기 최소내경부는 상기 제1개구부 또는 상기 제2개구부에 위치할 수 있으며, 이 때 코어비아는 원통형 또는 (잘린)삼각뿔형의 코어비아일 수 있다. 이 경우 상기 최소내경부의 직경(CV3)은 제1개구부와 상기 제2개구부 중에서 작은 것의 직경에 해당한다.
상기 최소내경부는 상기 제1개구부와 상기 제2개구부 사이에 위치하며, 이때 코어비아는 배럴형의 코어비아일 수 있다. 이 경우 최소내경부의 직경(CV3)은 상기 제1개구부의 직경과 상기 제2개구부의 직경 중에서 큰 것 보다 작을 수 있다.
상기 코어분배층(24)은 상기 유리기판의 제1면과 제2면을 관통비아를 통해 전기적으로 연결하는 전기전도성층인 코어분배패턴(241)과 상기 코어분배패턴을 감싸는 코어절연층(223)을 포함한다.
상기 코어층(22)은 그 내부에 코어비아를 통해 전기전도성층이 형성되어 유리기판(21)을 가로지르는 전기적 통로로써 역할 하며, 비교적 짧은 거리로 유리기판의 상부와 하부를 연결하여 보다 빠른 전기적 신호 전달과 저손실의 특성을 가질 수 있다.
상기 코어분배패턴(241)은 상기 유리기판의 제1면(213)과 제2면(214)을 코어비아(23)를 통해 전기적으로 연결하는 패턴으로, 구체적으로 상기 제1면(213)의 적어도 일부 상에 위치하는 전기전도성층인 제1면분배패턴(241a)과 상기 제2면(214)의 적어도 일부 상에 위치하는 전기전도성층인 제2면분배패턴(241c), 그리고 상기 제1면분배패턴과 상기 제2면분배패턴을 상기 코어비아(23)를 통해 서로 전기적으로 연결하는 전기전도성층인 코어비아분배패턴(241b)을 포함한다. 상기 전기전도성층들은 예를 들어 구리도금층이 적용될 수 있으나, 이에 한정되는 것은 아니다.
상기 유리기판(21)은 상부와 하부에 각각 반도체소자(30)와 마더보드(10)를 연결하는 중간 역할, 중개 역할을 하고, 상기 코어비아(23)는 이들의 전기적 신호을 전달하는 통로로 역할하기에 원활한 신호전달을 한다.
상기 제1면개구부직경과 상기 제2면개구부직경 중에서 큰 것에서 측정한 전기전도성층의 두께가 코어비아 중에서 최소내경을 갖는 부분 상에 형성된 전기전도성층의 두께와 같거나 두꺼울 수 있다.
상기 코어분배층(24)은 유리기판 상에 형성되는 전기전도성층으로, ASTM D3359에 따른 부착력 테스트(Cross Cut Adhesion Test) 값이 4B 이상을 만족할 수 있고, 구체적으로 5 B이상을 만족할 수 있다. 또한, 코어분배층(24)인 전기전도성층은 상기 유리기판과 3 N/cm 이상의 접착력을 가질 수 있고, 4.5 N/cm 이상의 접합력을 가질 수 있다. 이러한 접합력 정도를 만족하는 경우, 패키징 기판으로 적용하기에 충분한 기판-전기전도성층 사이의 접합력을 갖는다.
상기 제1면(213) 상에는 상부층(26)이 위치한다.
상기 상부층(26)은 상부분배층(25)과 상기 상부분배층 상에 위치하는 상면접속층(27)을 포함하며, 상기 상부층(26)의 가장 윗면은 반도체소자부의 접속전극이 직접 맞닿을 수 있는 개구부가 형성된 커버층(60)에 의해 보호될 수 있다.
상기 상부분배층(25)은 상기 제1면 상에 위치하는 상부절연층(253); 미리 정해진 패턴을 가지며 상기 코어분배층(24)과 그 적어도 일부가 전기적으로 연결되는 전기전도성층으로 상기 상부절연층에 내장되는 상부분배패턴(251)을 포함한다.
상기 상부절연층(253)은 반도체 소자나 패키징 기판에 절연체층으로 적용하는 것이라면 적용 가능하고, 예를 들어 필러가 포함된 에폭시계 수지 등이 적용될 수 있으나, 이에 한정되는 것은 아니다.
상기 절연체층은 코팅층을 형성하고 경화하는 방식으로 형성될 수도 있고, 미경화 또는 반경화된 상태로 필름화된 절연체필름을 상기 코어층에 라미네이션 하고 경화하는 방법으로 형성될 수도 있다. 이 때, 감압 라미네이션 방법 등을 적용하면 코어비아 내부의 공간까지 상기 절연체가 함입되어 효율적인 공정 진행이 가능하다. 또한, 복층의 절연체층을 적층하여 적용하더라도 절연체층 사이에 실질적인 구분이 어려울 수 있으며, 복수의 절연체층들을 통칭하여 상부절연층이라 칭한다. 또한, 코어절연층(223)과 상부절연층(253)은 동일한 절연재료가 적용될 수 있고, 이러한 경우 그 경계가 실질적으로 구분되지 않을 수 있다.
상기 상부분배패턴(251)은 미리 설정된 형태로 상기 상부절연층(253) 내에 위치하는 전기전도성층을 의미하며, 예를 들어 빌드-업 레이어 방식으로 형성될 수 있다. 구체적으로, 절연체층을 형성하고, 절연체층의 불필요한 부분을 제거한 후 구리도금 등의 방식으로 전기전도성층을 형성하고, 선택적으로 전기전도성층 중 불필요한 부분을 제거한 후, 이 전기전도성층 상에 다시 절연체층을 형성하고, 다시 불필요한 부분을 제거한 후 도금 등의 방식으로 전기전도성층을 형성하는 방식을 반복하여, 의도하는 패턴으로 수직 또는 수평 방향으로 전지전도성층이 형성된 상부분배패턴(251)을 형성할 수 있다.
상기 상부분배패턴(251)은 코어층(22)과 반도체소자부(30)의 사이에 위치하기 때문에, 반도체소자부(30)와 전기적 신호의 전달이 원활하게 진행되고 의도하는 복잡한 패턴이 충분하게 수용될 수 있도록, 적어도 그 일부에 미세패턴을 포함하도록 형성한다. 이 때, 미세패턴이라 함은, 폭과 간격이 각각 약 4 ㎛ 미만인 것일 수 있고, 약 3.5 ㎛ 이하인 것일 수 있으며, 약 3 ㎛ 이하인 것일 수 있고, 약 2.5 ㎛ 이하인 것일 수 있으며, 약 1 내지 약 2.3 ㎛인 것일 수 있다. 상기 간격은 서로 이웃하는 미세패턴 간 사이의 간격일 수 있다(이하, 미세패턴에 대한 설명은 동일함).
상부분배패턴(251)에 미세패턴이 포함되도록 형성하기 위해, 구현예에서는 적어도 두 가지 이상의 방법을 적용한다.
그 하나는, 패키징 기판의 유리기판(21)으로 유리기판(21)을 적용한다. 상기 유리기판(21)은 표면 조도(Ra)가 10 옹스트롬 이하로 상당히 평탄한 표면 특성을 가질 수 있고, 따라서 미세패턴 형성에 미치는 지지체기판 표면 모폴로지의 영향을 최소화할 수 있다.
다른 하나는, 상기 절연체의 특성에 있다. 상기 절연체의 경우 레진과 함께 필러 성분을 함께 적용하는 경우가 많은데, 상기 필러는 실리카 입자와 같은 무기계 입자가 적용될 수 있다. 무기계 입자가 필러로 절연체에 적용되는 경우, 이 무기계 입자의 크기가 미세패턴 형성 가부에 영향을 미칠 수 있는데, 구현예에서 적용하는 절연체는 그 평균직경이 약 150 nm 이하의 입자형 필러를 적용하고, 구체적으로 평균직경이 약 1 내지 약 100 nm인 입자형 필러를 포함한다. 이러한 특징은, 절연체에 필요한 물성을 일정 수준 이상으로 유지하면서 수 마이크로미터 단위의 폭을 갖는 전기전도성층 형성에 절연체 자체가 미치는 영향을 최소화하고, 미세한 표면 모폴로지로 그 표면 상에 우수한 부착력을 갖는 미세패턴을 형성하도록 돕는다.
상기 상면접속층(27)은 상기 상부분배패턴(251)과 그 적어도 일부가 전기적으로 연결되며 상기 상부절연층(253)에 위치하는 상면연결패턴(272)과 상기 반도체소자부(30)와 상기 상면연결패턴(272)을 전기적으로 연결하는 상면접속전극(271)을 포함한다. 상기 상면연결패턴(272)은 상부절연층(253)의 일면 상에 위치할 수도 있고, 적어도 그 일부가 상부절연층 상으로 노출되며 박혀(embedded) 있을 수도 있다. 예를 들어, 상기 상면연결패턴이 상기 상부절연층의 일면 상에 위치하는 경우에는 도금 등의 방식으로 상기 상부절연층을 형성할 수 있고, 상기 상면연결패턴이 그 일부가 상부절연층 상으로 노출되며 박혀있는 경우는 구리도금층 등을 형성한 후 표면연마, 표면식각 등의 방법으로 절연층 또는 전기전도성층의 일부가 제거된 것일 수 있다.
상기 상면연결패턴(272)은 위에서 설명한 상부분배패턴(251)과 같이 미세패턴을 적어도 그 일부에 포함할 수 있다. 이렇게 미세패턴을 포함하는 상면연결패턴(272)은 보다 다수개의 소자들을 좁은 면적 하에서도 전기적으로 연결할 수 있도록 하여, 소자간 또는 외부와의 전기적 신호 연결을 보다 원활하게 하며, 보다 집적화된 패키징이 가능하다.
상기 상면접속전극(271)은 상기 반도체소자부(30)와 단자 등으로 직접 연결될 수도 있고, 솔더볼과 같은 소자연결부(51)를 매개로 연결될 수도 있다.
상기 패키징 기판(20)는 마더보드(10)와도 연결된다. 상기 마더보드(10)는 상기 코어층(22)의 상기 제2면(214)의 적어도 일부에 상에 위치하는 코어분배층인 제2면분배패턴(241c)과 마더보드의 단자가 직접 연결될 수 있고, 솔더볼과 같은 보드연결부를 매개로 하여 전기적으로 연결될 수도 있다. 또한, 상기 제2면분배패턴(241c)은 상기 코어층(22)의 하부에 위치하는 하부층(29)을 매개로 상기 마더보드(10)와 연결될 수도 있다.
상기 하부층(29)은, 하부분배층(291)과 하면접속층(292)을 포함한다.
하부분배층(291)은 i) 상기 제2면(214)과 그 적어도 일부가 접하는 하부절연층(291b); 그리고 ii) 상기 하부절연층에 내장(매설)되어 미리 정해진 패턴을 가지는 것으로 상기 코어분배층과 그 적어도 일부가 전기적으로 연결되는 하부분배패턴(291a)을 포함한다.
하면접속층(292)은 i) 상기 하면연결패턴과 전기적으로 연결되는 하면접속전극(292a)을 포함하며, ii) 상기 하부분배패턴과 그 적어도 일부가 전기적으로 연결되며 상기 하부절연층의 일면 상에 적어도 그 일부가 노출되는 하면연결패턴(292b)을 더 포함할 수 있다.
상기 하면연결패턴(292b)은 마더보드(10)와 연결되는 부분으로 보다 효율적인 전기적 신호 전달을 위하여, 상기 상면연결패턴(272)과 달리 미세패턴보다 폭이 넓은 비미세패턴으로 형성될 수 있다.
상기 반도체소자부(30)와 상기 마더보드(10) 사이에 위치하는 패키징 기판(20)에는 상기 유리기판(21) 외에 실질적으로 추가적인 다른 기판을 적용하지 않는 것을 발명의 특징 중 하나로 한다.
기존에는 소자와 마더보드를 연결하는 사이에, 인터포저와 유기기판(organic substrate)을 함께 적층하여 적용했다. 이는 적어도 두 가지 이유에서 이렇게 다단의 형태로 적용한 것으로 파악되는데, 그 하나는 소자의 미세한 패턴을 마더보드에 직접 접합시키기에는 스케일 상의 문제가 있다는 점, 그리고 다른 하나는 접합 과정에서 또는 반도체 장치의 구동 과정에서 열팽창계수의 차이로 인한 배선 손상의 문제가 발생할 수 있다는 점 때문이다. 구현예에서는 열팽창계수가 반도체 소자와 유사한 유리기판을 적용하고, 유리기판의 제1면과 그 상부층에는 소자 실장에 충분한 정도로 미세한 스케일을 갖는 미세패턴을 형성하여, 이러한 문제를 해결했다.
상기 반도체 장치(100)는 상당히 얇은 두께를 갖는 패키징 기판(20)을 가져서 상기 반도체 장치의 전체적인 두께를 얇게 할 수 있으며, 미세패턴을 적용하여 보다 좁은 면적에서도 의도하는 전기적인 연결 패턴을 배치할 수 있다. 구체적으로 상기 패키징 기판은 그 두께가 약 2000 ㎛ 이하일 수 있고, 약 1500 ㎛ 이하일 수 있으며, 약 900 ㎛일 수 있다. 또한 상기 패키징 기판은 그 두께가 약 120 ㎛ 이상일 수 있고, 약 150 ㎛ 이상일 수 있다. 상기 패키징 기판은 위에서 설명한 특징으로 비교적 얇은 두께로도 소자와 마더보드를 전기적으로 그리고 구조적으로 안정적으로 연결하며, 반도체 장치의 소형화 박막화에 보다 기여할 수 있다.
이하, 도 10 및 11을 참조해, 또 다른 구현예에 따른 패키징 기판의 제조방법을 설명한다.
구현예의 패키징 기판의 제조방법은, 유리기판의 제1면과 제2면의 미리 정해진 위치에 결함을 형성하는 준비단계; 식각액을 상기 결함이 형성된 유리기판에 가하여 코어비아가 형성된 유리기판을 마련하는 식각단계; 상기 코어비아가 형성된 유리기판의 표면을 도금하여 전기전도성층인 코어분배층을 형성하여 코어층을 제조하는 코어층제조단계; 그리고 상기 코어층의 일면 상에 절연층에 감싸인 전기전도성층인 상부분배층을 형성하는 상부층제조단계;를 포함하여, 위에서 설명한 패키징 기판을 제조한다. 이때, 결함의 형태는 원형코어비아 형성을 위한 원형 결함과 비원형코어비아 형성을 위해 전체적으로 비원형코어비아의 단면 형성을 따라 형성되는 비원형 결함이 있다. 이러한 결함에 의하여, 식각단계에서 원형코어비아와 비원형코어비아가 동시에 형성되기 때문에, 유기기판에서 비아 형성을 위해 드릴로 별도로 작업하는 것과 비교하여 월등하게 우수한 작업성을 가질 수 있다.
상기 코어층제조단계는 상기 코어비아가 형성된 유리기판의 표면에 아민기를 갖는 나노입자를 포함하는 유무기 복합 프라이머층을 형성하여 전처리된 유리기판을 마련하는 전처리과정; 그리고 상기 전처리된 유리기판에 금속층을 도금하는 도금과정;을 포함할 수 있다.
상기 코어층제조단계는 상기 코어비아가 형성된 유리기판의 표면에 스퍼터링을 통해 금속 함유 프라이머층을 형성하여 전처리된 유리기판을 마련하는 전처리과정; 그리고 상기 전처리된 유리기판에 금속층을 도금하는 도금과정;을 포함할 수 있다.
상기 코어층제조단계와 상기 상부층제조단계 사이에는 절연층형성단계가 더 포함될 수 있다.
상기 절연층형성단계는 절연체필름을 상기 코어층 상에 위치시킨 후 감압라미네이션 하여 코어절연층을 형성하는 단계일 수 있다.
패키징 기판의 제조방법을 보다 자세히 설명한다.
1) 준비단계(유리결함 형성과정): 평탄한 제1면과 제2면을 갖는 유리기판(21a)을 준비하여, 코어비아 형성을 위해 미리 정해진 위치에 유리 표면에 결함(홈, 21b)을 형성한다. 상기 유리는 전자장치의 기판 등에 적용되는 유리기판이 적용될 수 있으며, 예를 들어 무알카리 유리기판 등이 적용될 수 있으나, 이에 한정되지 않는다. 시판 제품으로 코닝사, 쇼트사, AGC 등의 제조사가 제조한 제품이 적용될 수 있다. 상기 결함(홈)의 형성에는 기계적인 식각, 레이저 조사 등의 방식이 적용될 수 있다
2) 식각단계(코어비아 형성단계): 결함(홈, 21b)이 형성된 유리기판(21a)은 물리적 또는 화학적인 에칭 과정을 통해 코어비아(23)를 형성한다. 에칭 과정에서 유리기판은 결함 부분에 비아를 형성하며 동시에 유리기판(21a)의 표면도 동시에 식각될 수 있다. 이러한 유리 표면의 식각을 막기 위하여 마스킹 필름 등을 적용할 수도 있으나, 마스킹 필름을 적용하고 제거하는 과정의 번거로움 등을 고려하여 결함이 있는 유리기판 자체를 식각할 수 있으며, 이러한 경우 최초 유리기판의 두께보다 코어비아를 갖는 유리기판의 두께가 다소 얇아질 수 있다.
3-1) 코어층제조단계: 유리기판 상에 전기전도성층(21d)을 형성한다. 상기 전기전도성층은 대표적으로 구리금속을 포함하는 금속층이 적용될 수 있으나, 이에 한정되는 것은 아니다.
유리의 표면(유리기판의 표면과 코어비아의 표면을 포함함)과 구리금속의 표면은 그 성질이 달라 부착력이 떨어지는 편이다. 구현예에서는 드라이 방식과 웻 방식의 두 가지 방법으로 유리 표면과 금속 사이의 부착력을 향상시켰다.
드라이 방식은, 스퍼터링을 적용하는 방식, 즉 금속 스퍼터링으로 유리 표면과 코어비아 내경에 시드층(21c)을 형성하는 방식이다. 상기 시드층의 형성에는 티타늄, 크롬, 니켈과 같은 이종 금속이 구리 등과 함께 스퍼터링될 수 있으며, 이러한 경우 유리의 표면 모폴로지와 금속 입자가 상호작용하는 앵커 효과 등에 의해 유리-금속 부착력이 향상되는 것으로 생각된다.
웻 방식은 프라이머 처리를 하는 방식으로, 아민 등의 작용기를 갖는 화합물질로 전처리를 하여 프라이머층(21c)을 형성하는 방식이다. 의도하는 부착력의 정도에 따라 실란 커플링제로 전처리를 한 후 아민 작용기를 갖는 화합물 또는 입자로 프라이머 처리를 할 수 있다. 위에서도 언급한 바와 같이, 구현예의 지지체기판은 미세패턴을 형성할 수 있을 정도의 고성능일 것을 필요로 하고, 이는 프리이머 처리 후에도 유지되어야 한다. 따라서, 이러한 프라이머가 나노입자를 포함하는 경우에는, 평균 직경이 150 nm 이하의 크기를 갖는 나노입자가 적용되는 것이 좋으며, 예를 들어 아민기를 갖는 입자는 나노입자가 적용되는 것이 좋다. 상기 프라이머층은 예시적으로 MEC사의 CZ 시리즈 등에서 제조하는 접합력개선제가 적용되어 형성될 수 있다.
상기 시드층/프라이머층(21c)은 전기전도성층 형성이 불필요한 부분을 제거한 상태로 또는 제거하지 않은 상태로 선택적으로 전기전도성층이 금속층을 형성할 수 있다. 또한, 상기 시드층/프라이머층(21c)는 전기전도성층의 형성이 필요한 부분 또는 불필요한 부분을 선택적으로 금속 도금에 활성화된 상태로 또는 불활성화된 상태로 처리하여 이후 공정을 진행할 수 있다. 예를 들어 상기 활성화 또는 불활성화 처리는 일정한 파장의 레이저 등의 광조사 처리, 약품처리 등이 적용될 수 있다. 금속층의 형성에는 반도체 소자 제조에 적용되는 구리도금 방법 등이 적용될 수 있으나, 이에 한정되는 것은 아니다.
상기 금속도금 시에 도금액의 농도, 도금 시간, 적용하는 첨가제의 종류 등의 여러 변수들을 조절하여 형성되는 전기전도성층의 두께를 조절할 수 있다.
상기 코어분배층의 일부가 불필요한 경우에는 제거될 수 있으며, 시드층이 일부 제거되거나 불활성화 처리된 후에 금속도금을 진행하여 미리 정해진 패턴으로 전기전도성층을 형성하여 코어분배층의 식각층(21e)이 형성될 수도 있다
3-2) 절연층형성단계: 코어비아는 상기 전기전도층인 코어분배층 형성 이후 절연층으로 빈 공간을 매꾸는 절연층형성단계를 거칠 수 있다. 이때, 적용되는 절연층은 필름 형태로 제조된 것이 적용될 수 있으며, 예를 들어 필름 형태의 절연층을 감압 라미네이션하는 방법 등으로 적용될 수 있다. 이렇게 감압 라미네이션을 진행하면 절연층이 상기 코어비아 내부의 빈 공간까지 충분하게 함입되어 보이드 형성 없는 코어절연층을 형성하 수 있다.
4) 상부층제조단계: 코어층 상에 상부절연층과 상부분배패턴을 포함하는 상부분배층을 형성하는 단계이다. 상부절연층은 절연층(23a)을 형성하는 수지 조성물을 코팅하거나 절연필름을 적층하는 방식으로 진행될 수 있으며, 간편하게는 절연필름을 적층하는 방식의 적용이 좋다. 절연필름의 적층은 절연필름을 라미네이션하여 경화하는 과정으로 진행될 수 있는데, 이 때 감압 라미네이션 방법을 적용하면 코어비아 내부에 전기전도성층이 형성되지 않은 층 등까지도 절연수지가 충분히 함입될 수 있다. 상기 상부절연층도 유리기판과 적어도 그 일부에서 직접 맞닿고, 따라서 충분한 부착력을 갖는 것을 적용한다. 구체적으로 상기 유리기판과 상기 상부절연층은 ASTM D3359에 따른 부착력 테스트 값이 4B 이상을 만족하는 특성을 갖는 것이 좋다.
상부분배패턴은 상기 절연층(23a)의 형성과 미리 정해진 패턴으로 전기전도성층(23c)을 형성하고 불필요한 부분을 식각하여 전기전도성층의 식각층(23d)을 형성하는 과정을 반복하여 형성될 수 있고, 절연층을 사이에 두고 이웃하게 형성되는 전기전도성층의 경우에는 절연층에 블라인드비아(23b)를 형성한 후에 도금공정을 진행하는 방식으로 형성될 수 있다. 블라인드비아의 형성은 레이저 식각, 플라즈마 식각 등의 건식 식각방식, 마스킹층과 식각액을 이용한 습식식각방식 등이 적용될 수 있다.
5) 상면접속층 및 커버층 형성단계: 상면연결패턴과 상면접속전극도 상부분배층 형성과 유사한 과정으로 형성될 수 있다. 구체적으로, 절연층(23e)에 절연층의 식각층(23f)을 형성하고 여기에 다시 전기전도성층(23g)을 형성한 후, 전기전도성층의 식각층(23h)을 형성하는 방식 등으로 형성될 수 있으나, 식각의 방식을 적용하지 않고 전기전도성층만을 선택적으로 형성하는 방법으로 적용될 수도 있다. 커버층은 상면접속전극에 대응하는 위치에 개구부(미도시)가 형성되어 상면접속전극이 노출되고, 소자연결부 또는 소자의 단자 등과 직접 연결될 수 있도록 형성될 수 있다.
6) 하면접속층 및 커버층의 형성단계; 위에서 설명한 상면접속층 및 커버층 형성단계와 유사한 방식으로 하부분배층 및/또는 하면접속층, 그리고 선택적으로 커버층(미도시)을 형성할 수 있다.
이상에서 구현예의 바람직한 실시예에 대하여 상세하게 설명하였지만 구현예의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 구현예의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 구현예의 권리범위에 속하는 것이다.
<부호의 설명>
100: 반도체 장치 10: 마더보드
30: 반도체소자부 32: 제1반도체소자
34: 제2반도체소자 36: 제3반도체소자
20: 패키징 기판 22: 코어층
223: 코어절연층 21, 21a: 유리기판
213: 제1면 214: 제2면
23: 코어비아 231a: 원형코어비아
231b: 비원형코어비아 233: 제1개구부
234: 제2개구부 235: 최소내경부
24: 코어분배층 241: 코어분배패턴
241a: 제1면분배패턴 241b: 코어비아분배패턴
241c: 제2면분배패턴 242: 비원형비아분배패턴
242a: 컨포멀비아패턴 242b: 충진비아패턴I
242c: 충진비아패턴II 242d: 복합형비아패턴I
242e: 복합형비아패턴II 26: 상부층
25: 상부분배층 251: 상부분배패턴
252: 블라인드비아 253: 상부절연층
27: 상면접속층 271: 상면접속전극
272: 상면연결패턴 29: 하부층
291: 하부분배층 291a: 하부분배패턴
291b: 하부절연층 292: 하면접속층
292a: 하면접속전극 292b: 하면연결패턴
48: 전력전달소자 481: 전력전달소자의 전극
50: 연결부 51: 소자연결부
52: 보드연결부 60: 커버층
21b: 유리결함 21c: 시드층, 프라이머층
21d: 코어분배층 21e: 코어분배층의 식각층
23a: 절연층 23b: 절연층의 식각층
23c: 전기전도성층 23d: 전기전도성층의 식각층
23e: 절연층 23f: 절연층의 식각층
23g: 전기전도성층 23h: 전기전도성층의 식각층

Claims (10)

  1. 서로 마주보는 제1면과 제2면을 갖는 유리기판;을 포함하는 코어층; 및
    상기 유리기판을 두께 방향으로 관통하는 다수의 코어비아;를 포함하고,
    상기 코어비아는 개구부가 원형인 원형코어비아와 개구부의 x-y 방향 종횡비가 1.2 이상인 비원형코어비아;를 포함하며,
    상기 비원형코어비아 상에는 1 또는 2개 이상의 전력전달소자가 위치하는, 패키징 기판.
  2. 제1항에 있어서,
    상기 비원형코어비아의 내부에는 최소 두께가 5 ㎛ 이상인 전기전도성층이 위치하는, 패키징 기판.
  3. 제1항에 있어서,
    상기 비원형코어비아의 내부에는, 상기 비원형코어비아의 내부 부피의 30 % 이상을 채우는 전기전도성층이 위치하는, 패키징 기판.
  4. 제1항에 있어서,
    상기 비원형코어비아는 그 개구부의 형태가 타원형, 사각형, L형, 또는 U형인 것을 포함하는, 패키징 기판.
  5. 제1항에 있어서,
    상기 비원형코어비아의 내부에 위치하는 비원형비아분배패턴;을 포함하고,
    상기 비원형비아분배패턴은,
    상기 비원형코어비아의 내부 공간을 모두 전기전도성층으로 채워진 충진비아패턴; 및
    상기 비원형코어비아의 내부 공간 일부는 전기전도성층으로 채워지고 나머지 부분은 절연층으로 채워진 복합형비아패턴;
    중 어느 하나 이상을 포함하는, 패키징 기판.
  6. 제5항에 있어서,
    상기 충진비아패턴은,
    상기 비원형코어비아의 내부공간이 모두 전기전도성층으로 충진된 충진비아패턴 I; 및
    상기 비원형코어비아는 내경면을 전기전도성층이 감싸는 형태인 컨포멀비아패턴을 포함하고, 그 내부공간이 모두 전기전도성층으로 충진된 충진비아패턴 II;
    중 어느 하나 이상의 패턴을 포함하는, 패키징 기판.
  7. 제5항에 있어서,
    상기 복합형비아패턴은,
    상기 비원형코어비아의 내경면과 실질적으로 맞닿도록 전기전도성층이 형성되고, 상기 비원형코어비아 내 나머지 부분에 절연층이 채워진 복합형비아패턴 I; 및
    상기 비원형코어비아의 내경면과 실질적으로 맞닿도록 절연층이 형성되고, 상기 절연층 외의 공간에 전기전도성층이 형성된 복합형비아패턴 II;
    중 어느 하나 이상을 포함하는, 패키징 기판.
  8. 제5항에 있어서,
    상기 비원형비아분배패턴의 전기전도성층과 상기 전력전달소자의 전극이 연결되는, 패키징 기판.
  9. 제1항에 있어서,
    상기 코어비아는 상기 제1면과 접하는 제1개구부; 상기 제2면과 접하는 제2개구부; 그리고 상기 제1개구부와 제2개구부를 연결하는 전체 코어비아에서 그 내경이 가장 좁은 구역인 최소내경부;를 포함하는, 패키징 기판.
  10. 1 이상의 반도체소자를 포함하는 반도체소자부;
    상기 반도체소자부와 전기적으로 연결되는 패키징 기판; 및
    상기 패키징 기판과 전기적으로 연결되며 상기 반도체소자와 외부의 전기적 신호를 전달하고 서로 연결하는 마더보드;를 포함하고, 상기 패키징 기판은 제1항에 따른 패키징 기판인, 반도체 장치.
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