WO2010027145A1 - Mems 프로브용 카드 및 그의 제조 방법 - Google Patents

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WO2010027145A1
WO2010027145A1 PCT/KR2009/003306 KR2009003306W WO2010027145A1 WO 2010027145 A1 WO2010027145 A1 WO 2010027145A1 KR 2009003306 W KR2009003306 W KR 2009003306W WO 2010027145 A1 WO2010027145 A1 WO 2010027145A1
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WO
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conductive line
substrate
thin film
via hole
film
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PCT/KR2009/003306
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김상희
이상현
이재석
우춘식
이재인
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(주) 탑엔지니어링
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    • G01R3/00—Apparatus or processes specially adapted for the manufacture or maintenance of measuring instruments, e.g. of probe tips
    • G—PHYSICS
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    • G01R1/02—General constructional details
    • G01R1/06—Measuring leads; Measuring probes
    • G01R1/067—Measuring probes
    • G01R1/06711—Probe needles; Cantilever beams; "Bump" contacts; Replaceable probe pins
    • G01R1/06716—Elastic
    • G01R1/06727—Cantilever beams
    • G—PHYSICS
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    • G01R1/06711—Probe needles; Cantilever beams; "Bump" contacts; Replaceable probe pins
    • G01R1/06733—Geometry aspects
    • G01R1/06744—Microprobes, i.e. having dimensions as IC details

Definitions

  • the present invention relates to a micro electro mechanical systems (MEMS) probe card having excellent chemical resistance and a method of manufacturing the same. Particularly, a stable resistance ratio can be obtained and can be used for large power changes.
  • MEMS micro electro mechanical systems
  • a probe card used in a test apparatus such as a semiconductor IC is a device including a predetermined substrate and probes arranged on the substrate, and is used to measure electrical characteristics of a microelectronic device such as a semiconductor device. .
  • the semiconductor device has pads formed on a surface thereof for mutual signal communication with an external electronic device. That is, the semiconductor device receives an electrical signal through the pads, performs a predetermined operation, and then transfers the processed result back to the external electronic device through the pads.
  • the probe card forms an electrical path between the semiconductor device and an external electronic device (eg, a test device), thereby enabling electrical testing of the semiconductor device.
  • the semiconductor IC test apparatus adopts a MEMS probe type to which a fine probe forming technology using a semiconductor MEMS technology is applied, rather than a conventional pin type, due to the trend toward larger and higher speeds due to the development of semiconductor technology.
  • probes also require multichannel probes.However, even when only one channel is shorted when a probe card is applied by a multi-junction pin, current flows excessively into one channel to spark at the probe terminal. Since poor performance can occur, countermeasures are required.
  • FIG. 1 is a cross-sectional view and a plan view showing a structure of a resistive conductive line for a conventional MEMS probe.
  • the resistive conductive line for a conventional MEMS probe forms a conductive line 10 on an upper surface of a multilayer substrate having high temperature co-fired ceramics (HTCC).
  • HTCC high temperature co-fired ceramics
  • a via filler conductor 11 is filled in the via hole formed in the conductive line 10, and the thin film resistor 12 and the thin film conductive layer for the MEMS probe are formed on the conductive line 10. It is a structure in which the line 13 was formed.
  • a resistive conductive line is formed by the via filler conductor 11, a thin film resistor 12, and a thin film conductive line 13, and current is controlled by the resistive conductive line.
  • reference numeral 14 denotes a bump pad
  • reference numeral 15 denotes an adhesive
  • reference numeral 16 denotes a MEMS probe
  • reference numeral 17 denotes a probe tip.
  • the thin film resistor 12 is connected in series in the X or Y direction to the conventional thin film conductive line 13 for the MEMS probe as described above, the circuit integration degree is lowered. This tendency is more severe when designing the resistor in the bar shape. You lose.
  • the HTCC multilayer substrate is heat treated at a temperature of 1500 ° C. or higher to form a multilayer wiring substrate.
  • the insulating material of the HTCC multilayer substrate uses 94% or more of alumina as a main raw material, a small amount of silica as an additive, and the electrical conductor mainly uses tungsten (W) capable of high temperature firing.
  • W tungsten
  • Such HTCC multilayer substrates have excellent mechanical strength and chemical resistance properties, and have been applied to high integration packages by forming thin film conductive lines on the substrate surface.
  • the electrical conductivity of high-temperature fired tungsten (W) conductor is lower than that of silver (Ag) or copper (Cu). This is a major problem in these demanding applications.
  • an LTCC multilayer substrate may be used instead of the HTCC multilayer substrate described above.
  • the LTCC multilayer substrate is heat-treated at a temperature of 1000 ° C. or lower to form a multilayer wiring substrate.
  • This LTCC multilayer substrate uses a lot of low melting point silica and relatively less alumina for use at low temperature below 1000 ° C.
  • silver (Ag) or copper (Cu) having excellent electrical conductivity is used as the electrical conductor material while the firing temperature is 1000 ° C or lower.
  • An object of the present invention is to solve the conventional problems as described above, and to provide a card for a MEMS probe and a method for manufacturing the same, capable of responding to a power change and setting a resistance value to a desired value.
  • Another object of the present invention is to provide a card for a MEMS probe and a method of manufacturing the same, which can maintain the stability of the contact pattern between the resistive film and the electrode by increasing the contact area between the resistive film and the electrode.
  • another object of the present invention is to form a secondary conductive line after applying the insulating layer to obtain a stable resistance ratio even in a space in a narrow substrate, and can be used stably even a large power change MEMS probe card and its manufacturing method To provide.
  • Still another object of the present invention is to provide a MEMS probe card and a method of manufacturing the same, which can easily adjust the ratio of resistance values.
  • Still another object of the present invention is to provide a card for a MEMS probe and a method of manufacturing the same, in which the pattern of the foil resistance and the thin film conductive line can be obtained with an accurate and precise resistance value.
  • the MEMS probe card according to the present invention
  • the resistive film may have a rectangular shape including a first resistor part stacked on the via hole and a second resistor part stacked on the substrate, and the insulating film may have a circular shape.
  • the end portion of the first resistor portion is characterized in that formed in a semicircle or arc shape.
  • the resistance film further comprises a third resistance portion continuous to the second resistance portion.
  • the third resistance portion is characterized in that formed in a ring shape.
  • the first resistor part and the second resistor part or the first resistor part, the second resistor part, and the third resistor part may be integrally formed, and the respective widths may be the same.
  • the resistance film and the insulating film is characterized in that the multi-layer structure stacked alternately.
  • the resistance film and the insulating film is characterized in that formed in a multi-layer laminated alternately.
  • the bump pad electrode is formed on the secondary conductive line in the same pattern as the secondary conductive line.
  • the method may further include forming a bump pad electrode on the secondary conductive line in the same pattern as the secondary conductive line.
  • another MEMS probe card according to the present invention is provided on a low temperature co-fired ceramic multilayer substrate, the low temperature co-fired ceramic multilayer substrate formed by laminating substrates of the first to nth layers and firing at 1000 ° C. or less.
  • An upper conductive line having a via hole filled with a via hole filler conductor, a thin film resistor formed on the upper conductive line, the upper conductive line, a thin film resistor and a first thin film conductive line formed on the via hole filler conductor and the thin film resistor; It includes an insulating film formed on the first thin film conductive line.
  • the MEMS probe card according to the present invention further includes the upper conductive line, the thin film resistor and the second thin film conductive line formed on the insulating film.
  • one of the via holes formed in the first to nth layers is filled with a thick film resistive layer.
  • the via hole filler conductor includes any one of Ag, Pd, or Pt metal.
  • the insulating film includes Al 2 O 3 or TiO 2 .
  • the first and second thin film conductive lines are made of Ti, Pd, Cu or Al, Cu, Au, respectively, as a composite metal.
  • the MEMS probe card and the manufacturing method thereof according to the present invention it is easy to control the resistance value or the resistance ratio, and the effect of coping with the power change in a semiconductor IC test apparatus or the like is obtained.
  • the effect which can maintain stability of the contact pattern of a resistive film and an electrode is also acquired.
  • a conductive line can be formed after applying the insulating layer to obtain a stable resistance value even in a space in a narrow substrate.
  • FIG. 1 is a cross-sectional view showing a part of the structure of a conventional MEMS probe card
  • FIGS. 2A and 2B are cross-sectional views and pattern explanatory diagrams of a MEMS probe card according to Embodiment 1 of the present invention.
  • 3A to 3C are diagrams illustrating a deformation pattern of the resistance film according to Embodiment 1 of the present invention.
  • FIG. 4 is a view showing a lamination pattern of a resistance film according to Embodiment 1 of the present invention.
  • 5A to 5C are cross-sectional views illustrating a manufacturing process of a MEMS probe card according to Embodiment 1 of the present invention.
  • FIG. 6 is a view showing a manufacturing process flow of a MEMS probe card according to Embodiment 2 of the present invention.
  • FIG. 16 is a cross-sectional view of a card for a MEMS probe according to Embodiment 3 of the present invention.
  • FIG. 17 is a view showing a manufacturing process diagram of the MEMS probe card shown in FIG. 16; FIG.
  • FIG. 18 to 22 are views showing respective processes shown in FIG. 17.
  • FIGS. 2A and 2B are cross-sectional views and pattern explanatory diagrams of a thin film resistive substrate according to Embodiment 1 of the present invention.
  • the determining variables of the resistance value R include the resistivity value k of the resistive film, the thickness t of the resistive film, and the length L of the resistive film (in FIG. 2, where the resistive film and the insulating film overlap at portions other than the via hole. The length of the portion), and the width d of the resistive film.
  • the resistance value is proportional to the resistivity and the length of the material and inversely proportional to the thickness and width, as shown in Equation 1 below.
  • formula (1) can be defined as resistance (R) k (L / d).
  • the inventors have found that the desired resistance value can be obtained by properly designing L and d as the resistive film through the above process.
  • a desired resistance value can be obtained by increasing the length of the resistive film or by narrowing the width of the resistive film to meet the demand of high power. Adjusting the length and width of the resistive film reaches its limit.
  • Embodiment 1 of the present invention in order to overcome this limitation, the resistive film pattern is diversified and a resistive film having a laminated structure is proposed.
  • the thin film resistive substrate 1 may include a substrate 10 having a via hole filler conductor or a via hole 11 filled with a resistor, and the via
  • the resistor layer 30 has a substantially rectangular shape and is stacked to cover the entire surface of the via hole filler conductor or resistor filled in the via hole 11. And a second resistor portion 30b stacked on the substrate 10.
  • the insulating film 40 is stacked on the first resistance portion 30a and the substrate 10 of the resistance film 30 and has a substantially circular shape.
  • the electrode 50 is stacked on the substrate 10 to cover the entirety of the resistive film 30 and the insulating film 40.
  • the resistive film 30 is preferably made of TaN
  • the insulating film 40 is made of Al 2 O 3 , HfO 2 , TiO 2 , ZrO 2 , Y 2 O 3 , and Ta 2 O 5.
  • La 2 O 3 or the like it is made of any one of a high dielectric material (High-k material), in consideration of the cost of the material, it is preferably made of Al 2 O 3 .
  • the electrode 50 is preferably made of Ti / Pd / Cu, Ti / Cu, Ti / W / Cu, Al / Cu or Au as a composite metal.
  • the via filler conductor may be made of any one of Ag, Pd, or Pt metal, and Pd or Pt metal is preferable in view of conductivity.
  • the materials of the resistive film 30, the insulating film 40, the electrode 50, and the via filler conductor are not limited to those described above, and may be replaced with materials having the same or similar physical properties as those described above.
  • the resistive film 30 includes a first resistive part for securing a contact pattern between the resistive film 30 and the insulating film 40 in the via hole 11.
  • the end of 30a may be formed in a semicircle or arc shape.
  • the width d of the resistive film 30 is kept constant and continuous to the second resistive portion 30b to secure the length L of the resistive film 30.
  • a third resistor portion 30c formed in an annular shape, or as shown in FIG. 3C, a third resistor portion 30d continuous in the second resistor portion 30b and formed in a semicircular shape is provided. You may provide.
  • the contact area between the resistive films 30 ′ and 30 ′ and the electrode 50 is increased to secure the stability of the pattern. do.
  • FIG. 4 shows a structure in which the three layers of the resistive film 300 and the insulating film 400 are alternately stacked, such a laminated structure is not limited to the three layers, and is arbitrarily selected according to the thickness of each film. Of course, it can be arranged in layers.
  • the resistance value can be increased even when a space in which the resistive film 300 is formed on the substrate 10 is constant.
  • first resistor portion and the second resistor portion and / or third resistor portion shown in Figs. 2A to 3C, respectively, are integrally formed when the resistive films 30, 30 ', and 30 ⁇ are formed by sputtering. Each width d is equally formed.
  • a substrate 10 including a via hole filler conductor made of any one of Ag, Pd, or Pt metal or a via hole 11 filled with a resistor is provided.
  • the substrate 10 is a substrate applied to a PCB (Printed Circuit Board) substrate, a semiconductor wafer substrate, a MEMS (Micro Electro Mechanical Systems) probe card substrate.
  • PCB Print Circuit Board
  • MEMS Micro Electro Mechanical Systems
  • TaN is coated on the substrate 10 provided with the via hole 11 by sputtering to form resistive films 30, 30 ′ and 30 ⁇ s, for example, the resistive film 30 of FIG. 2B.
  • a photolithography process as a protective film in the shape of the resistive films 30, 30 'and 30' as shown in FIGS. 3A to 3C, and the resistive films 30, 30 'and 30 Parts other than the pattern of i) are wet etched and removed.
  • an insulating film 40 as shown in FIG. 5B is formed on the resistive films 30, 30 ', 30', and the substrate 10, using a photoresist (PR).
  • a photoresist PR
  • high-k materials such as Al 2 O 3 , HfO 2 , TiO 2 , ZrO 2 , Y 2 O 3 , Ta 2 O 5 , La 2 O 3, etc.
  • High-k Sputtering the material ⁇ .
  • the formation of the insulating film 40 as described above is not limited to the sputtering method, but the ion assistant PVD method, the PVD method which is an E-Beam Evaporation technology, and the PLD (Plused Laser Deposition) have a high deposition rate. It may be formed using a method or aerosol deposition method.
  • the photoresist is removed by a wet etching method.
  • the electrode 50 is formed as shown in FIG. 5C.
  • the electrode 50 is a composite metal laminated on the substrate 10, the resistive films 30, 30 ′, 30 ⁇ s and the insulating film 40, and includes Ti / Pd / Cu, Ti / Cu, Ti / W / Cu, Al / Cu or Au is coated by a sputtering method, for example, a photolithography process is performed as a protective film having a shape similar to that of the electrode 50 of FIG. 2B, and the electrode 30 is It forms by wet-etching and removing parts other than a pattern.
  • a metal etching solution is selectively sprayed onto both sides of the substrate by a spray method, and D.I Water washing and drying are performed.
  • an under cut phenomenon occurs. Therefore, in the case of a high-frequency component, an ion milling method capable of reducing the under cut phenomenon may form a high precision micro strip line.
  • the thin film resistive substrate 1 as shown in FIG. 5C is completed by forming the resistive film 30, the insulating film 40, and the electrode 50.
  • the adhesive 15 is used.
  • a probe card used for a test apparatus such as a semiconductor IC can be completed.
  • a substrate 1 having a via hole 2 filled with a via hole filler conductor or a resistor is first provided, and then the via hole 2 is provided. And the thin film resistance line 3 is formed on the substrate 1 (S10).
  • the via filler conductor is preferably made of any one of Ag, Pd or Pt metal, and Pd or Pt metal is suitable in consideration of conductivity and the like.
  • TaN is applied to the entire surface of the substrate 1 by the sputtering method.
  • a PR lamination process is performed, in which a dry photoresist (Photoresistor (PR)) is laminated thickly on the substrate surface using a laminator device.
  • PR Photoresistor
  • the pore is removed by adjusting the pressure, temperature and speed of the laminator. If pores occur in the PR, rework is required. It is important to make the thickness of PR as thick as possible, and generally 120 ⁇ m or more is used.
  • UV light is irradiated onto the PR to form a pattern of the thin film resistance line 3 (see FIG. 8).
  • a mask pattern is designed in order to polymerize the light-receiving portion, and for example, the PR is exposed to light using a dual exposure device.
  • Important variables here are the power and exposure time of the UV light source. If the power of the UV light source is strong and the exposure time is long, it becomes under-develop to form a larger pattern than the desired pattern. If the UV light source is weak and the exposure time is short, it becomes over-develop. A pattern smaller than the desired pattern is formed.
  • the resistance value of the thin film resistance wire 3 is, for example, a width of 100 ⁇ m, a length of 200 ⁇ m, about 100 ⁇ , a length of about 500 ⁇ m, about 200 ⁇ , and a length of 700 ⁇ m. In the case of 300 ⁇ m, the length is about 400 ⁇ m. That is, in the present invention, the desired resistance value can be obtained by adjusting the length of the thin film resistance wire 3.
  • the primary conductive line 4 is formed on the surface of the substrate 1 and the thin film resistance line 3 (S20). It is preferable to use Ti / Pd / Cu as the composite metal for the material of the primary conductive line 4. However, Ti / Cu, Ti / W / Cu, Al / Cu, or Au may be used as the material of the primary conductive line 4 (see FIGS. 9 to 10B).
  • the method of forming the primary conductive line 4 is as follows.
  • Ti / Pd / Cu is apply
  • PR is laminated and a pattern of the primary conductive lines 4 as shown in FIGS. 10A and 10B is formed by photolithography. Thereafter, by etching the portions other than the pattern of the primary conductive line 4, the two first and second primary conductive lines 4 connected to the thin film resistance line 3 and opposed to each other as shown in FIG. 10B. ', 4').
  • the first and second primary conductive lines 4 ', 4 are formed simultaneously.
  • the insulating layer 5 is a high-k material such as Al 2 O 3 , HfO 2 , TiO 2 , ZrO 2 , Y 2 O 3 , Ta 2 O 5 , La 2 O 3, and the like. It is made of any one, and considering the cost of the material, preferably made of Al 2 O 3 (see Figs. 11 to 13).
  • the method of forming the insulating layer 5 is as follows.
  • a PR pattern 6 for forming the insulating layer 5 is formed on a part of the second primary conductive line 4 ". and a PR pattern 6 on the first primary conductive line 4 'for conduction with the via hole 2.
  • the ion assistant having a high deposition rate is formed on the surface of the substrate 1, the thin film resistance line 3, and the portions of the first and second primary conductive lines 4 ′ and 4 ′′.
  • Ion assistant Al 2 O 3 , stabilized ZrO 2 or TiO 2 film 7 ⁇ 10 ⁇ m by PVD method, PVD method which is E-Beam Evaporation technology, Plus Laser Deposition method or Aerosol Deposition method Form.
  • the insulating layer 5 shown in FIG. 13 is formed by removing the PR pattern 6.
  • a secondary conductive line 7 is formed on the second primary conductive line 4 "and the insulating layer 5 from which the PR pattern 6 has been removed (S40).
  • the material of) uses the same composite metal as the primary conductive line (4).
  • the secondary conductive line 7 is formed on the entire surface of the insulating layer 5 and the second primary conductive line 4 ′′ exposed from the insulating layer 5 by a sputtering method. It is formed by applying Ti / Pd / Cu.
  • the bump pad electrode 8 is formed (S50 to S60).
  • the method for forming the bump pad electrode 8 is as follows.
  • a PR pattern is formed on the secondary conductive line 7 to form the bump pad electrode 8.
  • the composite metal composed of Cu, Ni, and Au is plated on the portion where the PR pattern is not formed on the secondary conductive line 7 by electroplating (S50).
  • the Ni metal may be removed when the Au metal layer is 5 ⁇ m or more, preferably 5 ⁇ m to 10 ⁇ m to prevent diffusion of the interface between the Cu layer and the Au layer.
  • the PR pattern formed on the secondary conductive line 7 is removed, and the secondary conductive line 7 is etched based on the bump pad electrode 8 (S60).
  • the MEMS probe 16 using the adhesive 15 is formed. And by sequentially fixing the probe tip 17, the MEMS probe card according to the present invention is completed (S70).
  • Example 3 of the present invention targets an LTCC multilayer substrate having a thin film resistor, and ⁇ Equation 1> in Example 1 is still applied.
  • 16 is a cross-sectional view of a card for a MEMS probe according to the present invention.
  • the MEMS probe card according to the present invention is a low temperature cofired ceramic multilayer substrate 100 formed by stacking substrates of the first to nth layers and firing at 1000 ° C. or lower, and the low temperature cofired ceramics.
  • An upper conductive line 6 formed on the multilayer substrate 100 and having a via hole filled with the via hole filler conductor 4, a thin film resistor 7 formed on the upper conductive line 6, and the upper conductive line
  • a second thin film conductive line 10 formed on the upper conductive line 6, the thin film resistor 7, and the insulating film 9.
  • a via hole 1 and a conductive line 2 are formed in each layer of the first to nth layers constituting the low temperature co-fired ceramic multilayer substrate 100, and a via filler is formed in each via hole 1.
  • the conductor is charged and the via filler conductor is connected by a conductor 2.
  • the thick film resistor 5 is filled in the substrate of any one layer of the low temperature cofired ceramic multilayer substrate 100, for example, the via hole of the first layer as shown in FIG.
  • a bump pad 14 an adhesive 15, a MEMS probe 16, and a probe tip 17 are formed on the second thin film conductive line 10.
  • the thin film resistor 7 is preferably made of TaN
  • the insulating film 9 is made of Al 2 O 3 , HfO 2 , TiO 2 , ZrO 2 , Y 2 O 3 , Ta 2 O 5 , and La 2 O 3. It is made of any one of a high dielectric material (High-k material) such as, but, considering the cost of the material, it is preferably made of Al 2 O 3 or TiO 2 .
  • first thin film conductive line 8 or the second thin film conductive line 10 is preferably made of Ti / Pd / Cu, Ti / Cu, Ti / W / Cu, Al / Cu or Au as a composite metal. .
  • the thick film resistor 5 is preferably made of any one of ruthenium (Ru), ruthenium oxide (for example, RuO 2, Ru 2 O 3 ) or Ru / ruthenium oxide.
  • Ru ruthenium
  • RuO 2, Ru 2 O 3 ruthenium oxide
  • Ru / ruthenium oxide any one of ruthenium (Ru), ruthenium oxide (for example, RuO 2, Ru 2 O 3 ) or Ru / ruthenium oxide.
  • the via filler conductor (4) is made of any one of Ag, Pd or Pt metal, Pd or Pt metal is preferable in consideration of conductivity and the like.
  • the material of the via filler conductor 4, the thick film resistor 5, the thin film resistor 7, the insulating film 9, the first thin film conductive line 8, or the second thin film conductive line 10 is as described above.
  • the present invention is not limited thereto and may be replaced with materials having equivalent or similar physical properties.
  • an LTCC multilayer substrate 100 composed of n layers is provided (S10).
  • the number of layers of the LTCC multilayer substrate 100 may vary depending on the substrate design and the like, and is generally configured to about 20 to 30 layers.
  • the metal wiring metal used is mostly Ag, but the composition may be changed as necessary. More than 60-70% of the ceramic material is glass, and most of the rest is made of alumina. The thickness of each substrate is varied according to the customer's requirements, but usually 4-7 mm is preferred.
  • each LTCC substrate a via hole 1 penetrating the substrate and a conductive line 2 are formed on the surface or the rear surface of each LTCC substrate.
  • the LTCC multilayer substrate 100 is composed of n green sheets, and wiring is printed on each green sheet.
  • a via filler conductor 4 is filled in the via hole 1 formed in each of the LTCC substrates, and a thick film resistor 5 is filled in the via hole 1 formed in the first layer substrate. 4) and the thick film resistor 5 are connected by the conductive line 2 (S20).
  • the thick film resistor 5 is filled in the via hole by a method such as chemical vapor deposition (hereinafter referred to as CVD) or monolayer deposition (hereinafter referred to as ALD).
  • CVD chemical vapor deposition
  • ALD monolayer deposition
  • the LTCC multilayer substrate 100 is manufactured by simultaneously sintering at 1000 ° C. or less, preferably 850 ° C. to 900 ° C. in a state in which the substrates of the first layer, the second layer to the nth layer are stacked (S30).
  • the surface of the LTCC multilayer substrate 100 sintered as described above is subjected to a polishing process because the glass component and the alumina component are bonded to each other and the surface thereof is rough.
  • a roughness of about 1 ⁇ m or less is required, so a mechanical polishing process is performed (S40).
  • the polishing is usually carried out at about 50 to 100 mu m, and then the substrate surface is thermally annealed according to the application.
  • an upper conductive line 6 having a via hole is formed on the low temperature co-fired ceramic multilayer substrate 100, and a via filler conductor 4 is formed in the via hole 1 formed in the upper conductive line 6. It is charged (S50).
  • the via filler conductor 4 is made of any one of Ag, Pd or Pt metal, and Pd or Pt metal is preferable in consideration of conductivity and the like.
  • FIG. 18 the structure in which the via filler conductor 4 is filled only in the upper conductive line 6 is described, but is not limited thereto.
  • the via filler conductor may also be filled in the third layer and the fourth layer.
  • a thin film resistor 7 is formed on the upper conductive line 6 spaced apart from the via filler conductor 4 (S60).
  • the thin film resistor 7 is made of, for example, TaN, and is formed by photolithography technique and sputtering or aerosol deposition.
  • a first thin film conductive line 8 is formed on the upper conductive line 6, the thin film resistor 7, and the via hole filler conductor 4 (S70). .
  • the first thin film conductive line 8 may be formed in a sputtering manner with a thickness of 2000 kPa to 5000 kPa in order to improve the adhesion between the surface of the first thin film conductive line 8 and the via filler conductor 4.
  • a thickness of 3000 kPa is deposited, and a Pd (palladium) metal layer, which serves as a barrier between Cu layers, is formed on the Ti or Al metal layer by 50 kPa to 200 kPa, preferably about 70 kPa.
  • An insulating film 9 of a high dielectric material (High-k material) such as 5 and La 2 O 3 is formed (S80).
  • the insulating layer 9 may be formed by an ion assistant PVD method, a PVD method, an E-Beam Evaporation technology, a PLD (Plus Laser Deposition) method, or an aerosol deposition method.
  • An Al 2 O 3 , stabilized ZrO 2 or TiO 2 film is formed to a thickness of 5-10 ⁇ m.
  • a second thin film conductive line 10 is formed on the upper conductive line 6, the thin film resistor 7, and the insulating film 9 (S90).
  • the second thin film conductive line 10 may be formed under the same components and under the same conditions as the first thin film conductive line 8 described above.
  • a wet etching method or an ion milling apparatus using a chemical solution, and an Ar, Xe or Dry etching using another reactive gas may be used to form a precise pattern.
  • the via hole filler conductor 4 As described above, the via hole filler conductor 4, the upper conductive line 6, the thin film resistor 7, the first thin film conductive line 8, the insulating film 9 and the second thin film conductive line 10
  • the via resistant conductive wire for the MEMS probe according to the present invention is completed.
  • the MEMS probe 16 and the probe tip 17 are sequentially formed using the adhesive 15.
  • the probe card used for the test apparatus such as the semiconductor IC which concerns on this invention, is completed by fixing to it (S100).
  • This invention is used for the probe card used for test apparatuses, such as a semiconductor IC.

Abstract

본 발명은 MEMS 프로브 카드 및 그의 제조 방법에 관한 것으로서, MEMS 프로브 카드는 비아 홀 필러 전도체 또는 저항체가 충전된 비아 홀이 구비된 기판, 상기 비아 홀과 기판상에 형성된 저항막, 상기 저항막과 기판상에 형성된 절연막 및 상기 저항막, 절연막을 감싸도록 기판상에 형성된 전극을 포함하는 것을 특징으로 한다. 상기와 같은 MEMS 프로브용 카드 및 그의 제조 방법을 이용하는 것에 의해, 정밀한 저항값을 얻을 수 있으며, 반도체 IC등의 테스트 장치에서의 전력 변화에 대응할 수 있다.

Description

[규칙 제26조에 의한 보정 27.07.2009]　MEMS 프로브용 카드 및 그의 제조 방법
본 발명은 내화학성이 우수한 MEMS(Micro Electro Mechanical Systems) 프로브용 카드(Probe card) 및 그의 제조 방법에 관한 것으로, 특히 안정된 저항비를 얻을 수 있고 큰 전력 변화에도 사용할 수 있으며 정밀한 저항성 전도선을 형성할 수 있는 MEMS 프로브용 카드 및 그의 제조 방법에 관한 것이다.
일반적으로 반도체 IC 등의 테스트 장치에 사용되는 프로브 카드(probe card)는 소정의 기판 및 기판상에 배열된 프로브들을 포함하는 장치로서, 반도체 장치와 같은 미세 전자 장치의 전기적 특성을 측정하기 위해 사용된다.
상기 반도체 장치는 외부 전자 장치와의 상호 신호 전달을 위해 그 표면에 형성되는 패드들을 구비한다. 즉, 반도체 장치는 패드들을 통해 전기적 신호를 입력받아 소정의 동작을 수행한 후, 처리한 결과를 다시 패드들을 통해 외부 전자 장치로 전달한다. 이때, 상기 프로브 카드는 반도체 장치와 외부 전자 장치(예를 들면, 테스트 장치) 사이의 전기적 경로를 형성함으로써, 반도체 장치에 대한 전기적 테스트를 가능하게 한다.
한편, 최근 반도체 장치가 고집적화됨에 따라 상기 반도체 장치의 패드들은 미세화될 뿐만 아니라, 이들 사이의 간격 역시 감소하고 있다. 이에 따라, 프로브 카드들 역시 반도체 장치의 고집적화에 대응하여 미세하게 제작돼야 하지만, 이러한 미세화의 요구는 상기 프로브 카드를 제작하는 과정을 어렵게 만든다.
즉, 반도체 IC 테스트 장치는 반도체 기술의 발전에 따른 대형화, 고속화 추세로 인해 기존의 핀(pin) 형보다는 반도체 MEMS 기술을 이용한 미세 프로브 형성 기술이 적용되는 MEMS 프로브 형을 채택하고 있다.
그런데 반도체 IC의 I/O 핀이 증대됨에 따라 프로브도 다중 채널형 프로브가 요구되는 한편, 다중 접합 핀에 의한 프로브 카드 적용 시 1채널만이 단락되더라도 전류가 한 채널로 과도하게 흘러 프로브 단자에서 스파크성 불량이 발생할 수 있어 이에 대한 대책이 요구되고 있다.
최근 전술한 대책의 일환으로서 저항성 전도선으로 프로브 단자를 연결하여 과도한 전류가 갑자기 흐르는 것을 방지하는 기술이 제안된 바 있다.
도 1은 종래의 MEMS 프로브용 저항성 전도선의 구조를 나타내는 단면도 및 평면도이다.
도 1에 도시한 바와 같이, 종래의 MEMS 프로브용 저항성 전도선은 고온동시소성 세라믹(HTCC : high temperature co-fired ceramics, 이하 'HTCC'라 한다) 다층 기판의 상면에 전도선(10)을 형성하고, 상기 전도선(10)에 형성된 비아 홀(via hole)에 비아 필러(via filler) 전도체(11)를 충전하고, 상기 전도선(10) 상에 박막 저항(12)과 MEMS 프로브용 박막 전도선(13)을 형성한 구조이다.
상기 비아 필러 전도체(11), 박막 저항(12) 및 박막 전도선(13)에 의해 저항성 전도선이 이루어지며, 상기 저항성 전도선에 의해 전류의 제어가 이루어진다.
여기서, 미설명한 부호 14는 범프 패드이고, 부호 15는 접착제이고, 부호 16은 MEMS 프로브이며, 부호 17은 프로브 팁(probe tip)이다.
그런데, 상기와 같은 종래의 박막 저항 기판에서는 저항막(12)이 전극(13)의 폭과 동일하거나 좁게 설계하는 경우에는 반도체 IC의 I/O 핀이 증대되어 고전력이 요구되는 MEMS 프로브에 적용하기에 어렵다는 문제점이 있다.
또한 도 1에 도시된 바와 같은 구조에 있어서는 저항막(12)과 전극(13)의 접촉 면적이 작아 패턴의 안정성이 저하한다는 문제도 있었다.
또한, 상기와 같은 종래의 박막 저항 기판에서는 반도체 IC의 I/O 핀과 프로브 팁의 증가에 대응하여 다수의 저항막(12)을 형성하기 곤란하다는 문제 즉, 일정 크기의 기판 공간 내에서 원하는 저항값을 갖는 다수의 저항막을 형성하는 것이 곤란하다는 문제점이 있다.
또한, 도 1에 도시한 바와 같은 구조에 있어서는 저항막(12)과 전극(13) 상에 보호층을 형성해야 한다는 문제도 있었다.
더욱이, 상기와 같은 종래의 MEMS 프로브용 박막 전도선(13)에는 박막 저항(12)이 X 혹은 Y 방향으로 직렬 연결되므로, 회로 집적도가 떨어지는데, 이러한 경향은 바 형태로 저항을 설계할 때 더욱 심해지게 된다.
한편, HTCC 다층 기판은 1500℃ 이상의 온도에서 열처리하여 다층 배선 기판을 형성한다. HTCC 다층 기판의 절연 재료는 94% 이상의 알루미나를 주원료로 사용하고 첨가제로 소량의 실리카를 사용하며, 전기전도체는 고온 소성이 가능한 텅스텐(W)을 주로 사용한다. 이러한 HTCC 다층 기판은 기계적 강도 및 내화학성 특성이 우수하여 기판 표면에 박막 전도선을 형성하여 고집적화 패키지로 많이 응용되고 있다. 그러나 고온 소성된 텅스텐(W) 전도체의 전기전도도가 은(Ag) 혹은 동(Cu)에 비해 낮아서 고주파수 특성이 나쁜 단점과 열팽창 계수가 실리콘 반도체 소자에 비해 2배 정도로 높아 열팽창계수의 정합(Matching)이 요구되는 응용 분야에서 큰 문제점이 되고 있다.
한편, 전술한 HTCC 다층 기판 대신에 LTCC 다층 기판을 사용하는 경우도 있는데, 상기 LTCC 다층 기판은 1000℃ 이하 온도에서 열처리하여 다층 배선 기판을 형성한다. 이 LTCC 다층 기판은 1000℃ 이하의 저온에서 사용하기 위해 용융점이 낮은 실리카를 많이 사용하고 알루미나를 상대적으로 적게 사용한다. 또 LTCC 다층 기판에서는 소성 온도가 1000℃ 이하로 되면서 전기전도체 재료로서 전기 전도도가 우수한 은(Ag) 또는 동(Cu)을 사용한다.
그러나 이러한 LTCC 다층 기판은 상기와 같은 장점에도 불구하고, 그 표면이 거칠어서 다층 기판의 표면에 수십 내지 수백 ㎚ 두께의 박막 저항을 형성하는 것이 곤란하다.
본 발명의 목적은 상기와 같은 종래의 문제점을 해결하기 위해 이루어진 것으로서, 전력 변화에 대응할 수 있고 저항값을 원하는 값으로 설정할 수 있는 MEMS 프로브용 카드 및 그의 제조 방법을 제공하는 것이다.
또, 본 발명의 다른 목적은 저항막과 전극과의 접촉 면적을 크게 하여 저항막과 전극의 접촉 패턴의 안정성을 유지할 수 있는 MEMS 프로브용 카드 및 그의 제조 방법을 제공하는 것이다.
또, 본 발명의 다른 목적은 절연층을 도포한 후 2차 전도선을 형성하여 좁은 기판 내의 공간에서도 안정된 저항비를 얻을 수 있고, 큰 전력 변화에도 안정적으로 사용할 수 있는 MEMS 프로브 카드 및 그의 제조 방법을 제공하는 것이다.
또, 본 발명의 또 다른 목적은 저항값의 비를 용이하게 조절할 수 있는 MEMS 프로브 카드 및 그의 제조 방법을 제공하는 것이다.
또, 본 발명의 또 다른 목적은 박박 저항과 박막 전도선의 패턴이 정확하고 정밀한 저항값을 얻을 수 있는 MEMS 프로브용 카드 및 그의 제조 방법을 제공하는 것이다.
전술한 목적을 달성하기 위해, 본 발명에 따른 MEMS 프로브 카드는,
비아 홀 필러 전도체 또는 저항체가 충전된 비아 홀이 구비된 기판, 상기 비아 홀과 기판상에 형성된 저항막, 상기 저항막과 기판상에 형성된 절연막 및 상기 저항막, 절연막을 감싸도록 기판상에 형성된 전극을 포함하는 것을 특징으로 한다.
여기서, 상기 저항막은 상기 비아 홀 부분에 적층되는 제1 저항부와 상기 기판에 적층되는 제2 저항부로 이루어진 직사각형 형상이고, 상기 절연막은 원형 형상으로 이루어진 것을 특징으로 한다.
그리고, 상기 제1 저항부의 단부는 반원 또는 원호 형상으로 형성된 것을 특징으로 한다.
또한, 상기 저항막은 상기 제2 저항부에 연속된 제3 저항부를 더 포함하는 것을 특징으로 한다.
또한, 상기 제3 저항부는 고리형으로 형성된 것을 특징으로 한다.
또한, 상기 제1 저항부와 상기 제2 저항부 또는 상기 제1 저항부, 상기 제2 저항부 및 제3 저항부는 일체로 이루어지고, 각각의 폭은 동일한 것을 특징으로 한다.
또한, 상기 저항막과 절연막은 각각 교대로 적층된 다층 구조인 것을 특징으로 한다.
본 발명에 따른 MEMS 프로브 카드의 제조 방법은,
(a) 비아 홀 필러 전도체 또는 저항체가 충전된 비아 홀이 구비된 기판을 마련하는 단계,
(b) 상기 비아 홀과 기판상에 저항막을 형성하는 단계,
(c) 상기 저항막과 기판상에 절연막을 형성하는 단계 및
(d) 상기 저항막, 절연막을 감싸도록 기판상에 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 저항막과 절연막은 각각 교대로 적층된 다층으로 형성되는 것을 특징으로 한다.
본 발명에 따른 또 다른 MEMS 프로브 카드로서,
비아 홀에 비아 홀 필러 전도체 또는 저항체가 충전된 기판, 상기 기판의 표면에 형성된 박막 저항선, 상기 비아 홀 필러 전도체의 표면을 포함한 기판의 표면에 형성된 제1 1차 전도선과, 상기 박막 저항선을 사이에 두고 상기 제1 1차 전도선과 대향하는 쪽의 기판 표면에 형성된 제2 1차 전도선, 상기 기판, 상기 박막 저항선, 상기 제1 및 제2 1차 전도선 위에 형성된 절연층 및, 상기 절연층 및 상기 절연층으로부터 노출된 상기 제2 1차 전도선의 부분에 형성된 2차 전도선을 포함하며, 상기 2차 전도선 상에 범프 패드 및 프로브 팁이 고정되는 것을 특징으로 한다.
여기서, 상기 2차 전도선 상에는 2차 전도선과 동일 패턴으로 범프 패드용 전극이 형성되는 것을 특징으로 한다.
또한, 본 발명에 따른 또 다른 MEMS 프로브 카드의 제조 방법으로서,
비아 홀에 비아 홀 필러 전도체 또는 저항체가 충전된 기판을 마련하는 단계, 상기 기판의 표면에 박막 저항선을 형성하는 단계, 상기 비아 홀 필러 전도체의 표면을 포함한 기판의 표면에 제1 1차 전도선을 형성하고, 상기 박막 저항선을 사이에 두고 상기 제1 1차 전도선과 대향하는 쪽의 기판 표면에 제2 1차 전도선을 형성하는 단계, 상기 기판, 상기 박막 저항선, 상기 제1 및 제2 1차 전도선 위에 절연층을 형성하는 단계 및, 상기 절연층 및 상기 절연층으로부터 노출된 상기 제2 1차 전도선의 부분에 2차 전도선을 형성하고, 상기 2차 전도선 상에 범프 패드 및 프로브 팁을 고정하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 2차 전도선 상에는 2차 전도선과 동일 패턴으로 범프 패드용 전극을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
또한, 본 발명에 따른 또 다른 MEMS 프로브용 카드는, 제1 내지 제n층의 기판을 적층하고 1000℃ 이하에서 소성하여 형성된 저온동시소성 세라믹 다층 기판, 상기 저온동시소성 세라믹 다층 기판상에 마련되고 비아 홀 필러 전도체가 충전된 비아 홀이 형성된 상부 전도선, 상기 상부 전도선 상에 형성된 박막 저항, 상기 상부 전도선, 박막 저항과 비아 홀 필러 전도체 상에 형성된 제1 박막 전도선 및 상기 박막 저항과 제1 박막 전도선 상에 형성된 절연막을 포함하는 것이다.
또 본 발명에 따른 MEMS 프로브용 카드는 상기 상부 전도선, 박막 저항과 절연막 상에 형성된 제2 박막 전도선을 더 포함하는 것이다.
또 본 발명에 따른 MEMS 프로브용 카드는 상기 제1 내지 제n층에 형성된 비아 홀 중 하나의 비아 홀에는 후막 저항층가 충전된 것이다.
또 본 발명에 따른 MEMS 프로브용 카드는 상기 비아 홀 필러 전도체가 Ag, Pd 또는 Pt 금속 중의 어느 하나를 포함하여 이루어진 것이다.
또 본 발명에 따른 MEMS 프로브용 카드는 상기 절연막이 Al2O3 또는 TiO2를 포함하여 이루어진 것이다.
또 본 발명에 따른 MEMS 프로브용 카드는 상기 제1 및 제2 박막 전도선이 각각 복합 금속으로 Ti, Pd, Cu 또는 Al, Cu, Au로 구성되는 것이다.
또한, 상기 목적을 달성하기 위해 본 발명에 따른 또 다른 MEMS 프로브용 카드의 제조 방법은 (a) 제1 내지 제n층의 기판을 적층하고 1000℃ 이하에서 소성하여 저온동시소성 세라믹 다층 기판을 마련하는 단계, (b) 상기 저온동시소성 세라믹 다층 기판상에 비아 홀이 형성된 상부 전도선을 형성하는 단계, (c) 상기 비아 홀에 비아 홀 필러 전도체를 충전하는 단계, (d) 상기 상부 전도선 상에 박막 저항을 형성하는 단계, (e) 상기 상부 전도선, 박막 저항과 비아 홀 필러 전도체 상에 제1 박막 전도선을 형성하는 단계 및 (f) 상기 박막 저항과 제1 박막 전도선 상에 절연막을 형성하는 단계를 포함하는 것이다.
상술한 바와 같이, 본 발명에 따른 MEMS 프로브용 카드 및 그의 제조 방법에 의하면, 저항값 또는 저항비의 제어가 용이하며, 반도체 IC 테스트 장치 등에서 전력 변화에 대응할 수 있다는 효과가 얻어진다.
또, 본 발명에 따른 MEMS 프로브용 카드 및 그의 제조 방법에 의하면, 저항막과 전극의 접촉 패턴의 안정성을 유지할 수 있다는 효과도 얻어진다.
또, 본 발명에 따른 MEMS 프로브용 카드 및 그의 제조 방법에 의하면, 절연층을 도포한 후 전도선을 형성하여 좁은 기판 내의 공간에서도 안정된 저항값을 얻을 수 있다.
도 1은 종래의 MEMS 프로브용 카드의 구조의 일부분을 나타내는 단면도,
도 2a 및 도 2b는 본 발명의 실시예 1에 따른 MEMS 프로브 카드의 단면도 및 패턴 설명도,
도 3a 내지 도 3c는 본 발명의 실시예 1에 따른 저항막의 변형 패턴을 나타내는 도면,
도 4는 본 발명의 실시예 1에 따른 저항막의 적층 패턴을 나타내는 도면,
도 5a 내지 도 5c는 본 발명의 실시예 1에 따른 MEMS 프로브 카드의 제조 공정을 나타내는 단면도,
도 6은 본 발명의 실시예 2에 따른 MEMS 프로브 카드의 제조공정 흐름을 나타내는 도면,
도 7 내지 도 15은 도 10에 도시한 각각의 공정을 설명하는 도면,
도 16은 본 발명의 실시예 3에 따른 MEMS 프로브용 카드의 단면도,
도 17은 도 16에 도시한 MEMS 프로브용 카드의 제조 공정도를 나타내는 도면,
도 18 내지 도 22는 도 17에 도시한 각각의 공정을 나타내는 도면.
< 도면의 주요 부분에 대한 부호의 설명 >
1 : 비아 홀 2 : 전도선
4 : 비아 홀 필러 전도체 5 : 후막 저항체
6 : 상부 전도선 7 : 박막 저항
8 : 제1 박막 전도선 9 : 절연막
10 : 제2 박막 전도선
100 : 저온동시소성 세라믹 다층 기판
이하, 본 발명의 바람직한 일 실시예들에 대하여 도면을 참조하여 설명한다.
실시예 1
도 2a 및 도 2b는 본 발명의 실시예 1에 따른 박막 저항 기판의 단면도 및 패턴 설명도이다.
먼저 본 발명의 실시예 1에 따른 절연막을 이용한 박막 저항 기판의 개념에 대해 설명한다.
박막 저항 기판에 있어서, 저항값(R)의 결정 변수는 저항막의 고유저항값 k, 저항막의 두께t, 저항막의 길이L(도 2에 있어서, 비아 홀 이외의 부분에서 저항막과 절연막이 중첩되는 부분의 길이), 저항막의 폭d 이다.
따라서 저항값은 하기 식 1과 같이, 물질의 고유저항값과 길이에 비례하고 두께와 폭에 반비례한다.
< 식 1 >
R ∝k (L/A)
여기서, 저항의 통과면적 A= t*d 이다.
저항의 통과면적 A에 대해 차원해석으로서, 예를 들어
t = 10-9, d = 10-4
로 하는 경우, d (= 10-4 ) ≫ t (= 10-9) 이므로, 면적 계산에서 저항막의 두께 t 는 무시할만하다.
따라서, 상기 식(1)을 다시 정리하면, 저항(R)∝k (L/d) 로 정의할 수 있다.
본 발명자들은 상기와 같은 과정을 통해 저항막으로 L와 d를 적절히 설계하면 원하는 저항값을 얻을 수 있다는 것을 알았다.
그런데, 고전력의 요구에 대응하도록 저항막의 길이를 길게 하던가 또는 저항막의 폭을 좁게 하는 것에 의해 원하는 저항값을 얻을 수 있지만, 박막 저항 기판의 소형화, 저항막과 전극의 접촉 패턴의 안정성 등에 의해 기판상에 저항막의 길이와 폭을 조절하는 것은 한계에 이른다.
본 발명의 실시예 1에서는 이러한 한계를 극복하기 위해 저항막의 패턴을 다양화하고, 적층 구조의 저항막을 제안하는 것이다.
도 2a 및 도 2b에 도시한 바와 같이, 본 발명의 실시예 1에 따른 박막 저항 기판(1)은 비아 홀 필러 전도체 또는 저항체가 충전된 비아 홀(11)이 구비된 기판(10), 상기 비아 홀(11)과 기판(10)상에 형성된 저항막(30), 상기 저항막(30)과 기판(10)상에 형성된 절연막(40) 및 상기 기판(10), 저항막(30)과 절연막(40) 상에 형성된 전극(50)을 포함하는 구조이다.
즉, 상기 저항막(30)은 도 2b에 도시한 바와 같이, 대략 직사각형 형상으로서 비아 홀(11)에 충전된 비아 홀 필러 전도체 또는 저항체의 전체 표면을 덮도록 적층되는 제1 저항부(30a)와 기판(10)에 적층되는 제2 저항부(30b)로 이루어진다. 또 상기 절연막(40)은 저항막(30)의 제1 저항부(30a)와 기판(10)상에 적층되며, 대략 원형 형상으로 이루어진다. 또한 전극(50)은 기판(10)상에 적층되며 상기 저항막(30) 및 절연막(40)의 전체를 덮도록 적층된다.
본 발명의 실시예 1에서 상기 저항막(30)은 TaN으로 이루어지는 것이 바람직하고, 상기 절연막(40)은 Al2O3, HfO2, TiO2, ZrO2, Y2O3, Ta2O5, La2O3 등과 같은 고유전 물질{하이 케이(High-k) 물질} 중의 어느 하나로 이루어지되, 재료의 원가를 고려할 경우, Al2O3 로 이루어지는 것이 바람직하다. 또한, 상기 전극(50)은 복합 금속으로서 Ti/Pd/Cu, Ti/Cu, Ti/W/Cu, Al/Cu 또는 Au로 이루어지는 것이 바람직하다.
한편, 상기 비아 필러 전도체로서는 Ag, Pd 또는 Pt 금속 중 어느 하나로 이루어지되, 전도도 등을 고려할 때 Pd 또는 Pt 금속이 바람직하다.
다만, 상기 저항막(30), 절연막(40), 전극(50) 및 비아 필러 전도체의 재료는 전술한 것에 한정되지 않으며, 이들과 동등 내지 유사한 물성을 갖는 재료로 대체될 수 있다.
다음, 저항값을 높이기 위해 저항막의 패턴을 변형한 예를 도 3a 내지 도 3c에 따라 설명한다.
본 발명의 실시예 1에 따른 저항막(30)은 도 3a에 도시한 바와 같이, 비아 홀(11) 부분에서 저항막(30)과 절연막(40)의 접촉 패턴을 확보하기 위해 제1 저항부(30a)의 단부를 반원 또는 원호 형태로 형성할 수도 있다.
또한, 도 3b에 도시한 바와 같이, 저항막(30)의 폭(d)은 일정하게 유지하고, 저항막(30)의 길이(L)를 확보하기 위해 상기 제2 저항부(30b)에 연속되고, 고리형으로 형성된 제3 저항부(30c)를 마련하거나, 도 3c에 도시한 바와 같이, 상기 제2 저항부(30b)에 연속되고, 반 고리형으로 형성된 제3 저항부(30d)를 마련하여도 좋다. 도 3b및 도 3c의 저항막(30´, 30˝)의 경우, 저항막(30´, 30˝)과 전극(50)과의 접촉 면적이 증대되어 패턴의 안정성을 확보할 수 있다는 이점이 발생한다.
다음에 저항값을 높이기 위해 저항막의 패턴을 변형한 다른 예를 도 4에 따라 설명한다.
도 4에 도시한 구조에서는 3층의 저항막(300)과 절연막(400)이 각각 교대로 적층된 구조를 나타내지만, 이러한 적층 구조는 3층에 한정되는 것은 아니며, 각각의 막의 두께에 따라 임의의 층으로 마련할 수 있음은 물론이다.
도 4와 같이, 저항막(300)을 적층 패턴으로 형성하는 경우, 기판(10) 상에 형성되는 저항막(300)의 형성 공간이 일정한 경우에도 저항값을 증대시킬 수 있다는 이점이 있다.
또, 도 2a 내지 도 3c에 각각 도시한 제1 저항부와 상기 제2 저항부 및/또는 제3 저항부는 각각 저항막(30, 30´, 30˝)을 스퍼터링 방식으로 형성할 때 일체로 이루어지며, 각각의 폭(d)은 동일하게 형성된다.
다음에 도 2a에 도시한 본 발명의 실시예 1에 따른 박막 저항 기판의 제조 방법에 대해 도 5a 내지 도 5c에 따라 설명한다.
본 발명의 실시예 1에 있어서는 먼저 Ag, Pd 또는 Pt 금속 중 어느 하나로 이루어진 비아 홀 필러 전도체 또는 저항체가 충전된 비아 홀(11)이 구비된 기판(10)을 마련한다. 상기 기판(10)은 PCB(Printed Circuit Board)용 기판, 반도체 웨이퍼용 기판, MEMS(Micro Electro Mechanical Systems) 프로브용 카드 기판 등에 적용되는 기판이다.
다음에 비아 홀(11)이 마련된 기판(10) 상에 TaN을 스퍼터링 방식으로 코팅(coating)하여 저항막(30, 30´, 30˝)을 형성하고, 예를 들어 도 2b의 저항막(30)의 패턴 또는 도 3a 내지 도 3c의 패턴과 같은 저항막(30, 30´, 30˝)의 형상의 보호막으로서 포토리도그래피(Photolithography) 공정을 실행하고, 상기 저항막(30, 30´, 30˝)의 패턴 이외의 부분을 습식 에칭(Wet etching)하여 제거한다.
그 후, 저항막(30, 30´, 30˝) 및 기판(10)의 상부에 도 5b에 도시한 바와 같은 절연막(40)을 형성하는데, 포토레지스트{Photoresistor(PR:감광제)}를 이용하여 대략 원형으로 마스킹(masking)한 후, Al2O3, HfO2, TiO2, ZrO2, Y2O3, Ta2O5 , La2O3 등과 같은 고유전 물질{하이 케이(High-k) 물질}을 스퍼터링 한다. 상기와 같은 절연막(40)의 형성은 스퍼터링 방식에 한정되는 것은 아니며, 성막 속도가 빠른 이온 어스시탄트(Ion assistant) PVD 방식, 전자빔 증착(E-Beam Evaporation) 기술인 PVD 방식, PLD(Plused Laser Deposition)방식 또는 에어로솔 퇴적(Aerosol Deposition) 방식을 이용하여 형성하여도 무방하다. 상기한 바와 같은 절연막(40)의 형성 후, 포토레지스트는 습식 에칭 방식에 의해 제거한다.
포토레지스트 제거 공정이 완료되면, 도 5c에 도시한 바와 같이 전극(50)을 형성한다.
상기 전극(50)은 기판(10), 저항막(30, 30´, 30˝) 및 절연막(40) 상에 적층된 복합 금속으로서 Ti/Pd/Cu, Ti/Cu, Ti/W/Cu, Al/Cu 또는 Au를 스퍼터링 방식으로 코팅(coating)하고, 예를 들어 도 2b의 전극(50)의 패턴과 같은 형상의 보호막으로서 포토리도그래피(Photolithography) 공정을 실행하고, 상기 전극(30)의 패턴 이외의 부분을 습식 에칭하여 제거하는 것에 의해 형성된다.
또한 상술한 저항막(30, 30´, 30˝), 절연막(40) 및 전극(50)을 형성하는 과정에서 화학 용액을 사용한 습식 에칭 방식 대신 이온 밀링(Ion milling) 장비 및 Ar, Xe 혹은 또 다른 반응성 가스를 이용한 건식 에칭(Dry etching) 방법을 사용할 수도 있다.
습식 에칭 방식에서는 금속 에칭 용액을 선택적으로 스프레이 방식으로 기판 양면에 분사하고, D.I 워터(Water) 세척 및 건조를 실시한다.
다만, 습식 에칭 방식은 언더 컷(Under cut)이란 현상이 발생되므로, 고주파용 부품인 경우는 언더 컷 현상을 줄일 수 있는 이온 밀링 방식을 적용하면 고정밀의 마이크로 스트립 라인을 형성할 수도 있다.
상술한 바와 같이, 저항막(30), 절연막(40) 및 전극(50)을 형성하는 것에 의해 도 5c에 도시한 바와 같은 박막 저항 기판(1)이 완성된다.
다음에, 예를 들어 도 1에 도시한 바와 같이, 본 발명의 실시예 1에 따른 박막 저항 기판(1)의 전극(50) 위에 범프 패드(14)를 형성한 후, 접착제(15)를 이용하여 MEMS 프로브(16) 및 프로브 팁(17)을 순차적으로 고정시키는 것에 의해 반도체 IC 등의 테스트 장치에 사용되는 프로브 카드를 완성할 수도 있다.
실시예 2
먼저, 본 발명의 실시예 2는 위의 실시예 1에서의 <식 1>이 여전히 적용된다.
도 6 내지 도 8에 도시한 바와 같이, 본 발명의 실시예에 있어서는 먼저 비아 홀 필러 전도체 또는 저항체가 충전된 비아 홀(2)이 구비된 기판(1)을 마련하고, 상기 비아 홀(2)과 기판(1)상에 박막 저항선(3)을 형성한다(S10). 상기 비아 필러 전도체는 Ag, Pd 또는 Pt 금속 중 어느 하나로 이루어지는 것이 바람직하며, 전도도 등을 고려할 때 Pd 또는 Pt 금속이 적합하다. 또 박막 저항선(3)의 재료는 TaN을 사용하는 것이 바람직하다.
상기 박막 저항선(3)의 형성 방법을 설명하면, 먼저 도 7에 도시한 바와 같이, 스퍼터링 방법에 의해 기판(1)의 표면 전체에 TaN을 도포한다. 다음에 드라이(Dry) 형태의 포토레지스트{Photoresistor(PR:감광제)}를 라미네이터(Laminator) 장비를 이용해 기판 표면에 두껍게 라미네이션 하는 PR 라미네이션 공정을 실행한다. 이때 라미네이터의 압력, 온도 및 속도를 조정하여 기공을 없앤다. 만약 PR 내에 기공이 발생되면 재 작업을 하여야 한다. PR의 두께는 가능하면 두껍게 하는 것이 중요하며, 일반적으로 120㎛ 이상을 사용한다.
상기 PR 라미네이션 공정이 완료되면, PR에 UV 광을 조사하여 박막 저항선(3)의 패턴(Pattern)을 형성한다(도 8 참조). 이때 빛이 받는 부분이 고분자화가 되도록 하기 위해 마스크(Mask) 패턴을 설계하고, 예를 들어 이중 노광(Dual expose) 장비를 이용하여 PR을 감광시킨다. 여기서 중요한 변수는 UV 광원의 파워(Power)와 노광 시간이다. 만약 UV 광원의 파워가 강하고 노광 시간이 길어지면 언더 디벨롭(Under-develop)이 되어 원하는 패턴보다 더 큰 패턴이 형성되고, UV광원이 약하고 노광 시간이 짧으면 오버 디벨롭(Over-develop)이 되어서 원하는 패턴보다 작은 패턴이 형성된다.
이러한 박막 저항선(3)의 저항값은 예를 들어 폭을 100㎛로 일정하게 하고, 길이를 200㎛로 하는 경우 100Ω 정도이고, 길이를 500㎛로 하는 경우 200Ω 정도이고, 길이를 700㎛로 하는 경우 300Ω 정도이고, 길이를 900㎛로 하는 경우, 400Ω 정도이다. 즉 본 발명에서는 박막 저항선(3)의 길이를 조정하는 것에 의해 원하는 저항 값을 얻을 수 있다.
다음, 기판(1)의 표면과 박막 저항선(3) 상에 1차 전도선(4)을 형성한다(S20). 상기 1차 전도선(4)의 재료는 복합 금속으로서 Ti/Pd/Cu를 사용하는 것이 바람직하다. 그러나 상기 1차 전도선(4)의 재료로서 Ti/Cu, Ti/W/Cu, Al/Cu 또는 Au를 사용할 수도 있다(도 9 내지 도 10b 참조).
상기 1차 전도선(4)의 형성 방법은 다음과 같다.
먼저 도 9에 도시한 바와 같이, 스퍼터링 방법에 의해 기판(1)의 표면과 박막 저항선(3)의 표면 전체에 Ti/Pd/Cu를 도포한다. 다음에 PR을 라미네이션하고, 포토리도그래피(Photolithography)로 도 10a 및 도 10b에 도시한 바와 같은 1차 전도선(4)의 패턴을 형성한다. 그 후 1차 전도선(4)의 패턴 이외의 부분을 에칭하는 것에 의해 도 10b에 도시한 바와 같이 박막저항선(3)에 연결되며 서로 대향하는 2개의 제1 및 제2 1차 전도선(4',4")을 형성한다. 상기 제1 및 제2 1차 전도선(4',4")은 동시에 형성된다.
다음, 상기 기판(1)의 표면, 박막 저항선(3) 및 1차 전도선(4) 상에 절연층(5)을 형성한다(S30). 이 절연층(5)은 Al2O3, HfO2, TiO2, ZrO2, Y2O3, Ta2O5, La2O3 등과 같은 고유전 물질{하이 케이(High-k) 물질} 중의 어느 하나로 이루어지며, 재료의 원가를 고려할 경우, Al2O3 로 이루어지는 것이 바람직하다(도 11 내지 도 13 참조).
상기 절연층(5)의 형성 방법은 다음과 같다.
도 11에 도시한 바와 같이, 먼저 제2 1차 전도선(4")의 일부에 절연층(5)을 형성하기 위한 PR 패턴(6)을 형성한다. 상기 PR 패턴(6)은 리프트 오프(lift-off) 공정으로 실행한다. 또한, 비아 홀(2)과의 도통을 위한 경우, 제1 1차 전도선(4') 상에 PR 패턴(6)을 형성할 수도 있다.
다음 도 12에 도시한 바와 같이, 기판(1)의 표면, 박막 저항선(3), 제1 및 제2 1차 전도선(4',4")의 일부분 상에 성막 속도가 빠른 이온 어스시탄트(Ion assistant) PVD 방식, 전자빔 증착(E-Beam Evaporation) 기술인 PVD 방식, PLD(Plused Laser Deposition)방식 또는 에어로솔 퇴적(Aerosol Deposition) 방식으로 Al2O3, 안정화 ZrO2 또는 TiO2막을 7~10㎛ 형성한다.
그 후 PR 패턴(6)을 제거하는 것에 의해 도 13에 도시한 절연층(5)이 형성된다.
다음, 상기 PR 패턴(6)이 제거된 제2 1차 전도선(4") 및 절연층(5) 상에 2차 전도선(7)을 형성한다(S40). 상기 2차 전도선(7)의 재료는 1차 전도선(4)과 동일한 복합 금속을 사용한다.
상기 2차 전도선(7)은 도 14에 도시한 바와 같이, 스퍼터링 방법에 의해 절연층(5)과 상기 절연층(5)으로부터 노출된 제2 1차 전도선(4")의 표면 전체에 Ti/Pd/Cu를 도포하는 것에 의해 형성된다.
다음, 범프 패드용 전극(8)을 형성한다(S50~S60).
상기 범프 패드용 전극(8)의 형성 방법은 다음과 같다.
먼저, 범프 패드용 전극(8)을 형성하기 위해 상기 2차 전도선(7) 상에 PR 패턴을 형성한다. 그 후, 상기 2차 전도선(7) 상에서 PR 패턴이 형성되지 않은 부분에 Cu, Ni 및 Au로 구성된 복합 금속을 전기 도금법으로 도금한다(S50). 이때 Ni 금속은 Cu 층과 Au 층간의 계면의 확산(Diffusion)을 방지하기 위함으로 Au 금속 층이 5㎛ 이상, 바람직하게는 5㎛~10㎛일 경우 제거할 수도 있다.
다음, 상기 2차 전도선(7) 상에 형성된 PR 패턴을 제거하고, 범프 패드용 전극(8)을 기준으로 하여 상기 2차 전도선(7)을 에칭한다(S60).
또한, 2차 전도선(7)을 형성하는 과정에서는 화학 용액을 사용한 습식 에칭(Wet etching) 방식 또는 이온 밀링(Ion milling) 장비 및 Ar, Xe 혹은 또 다른 반응성 가스를 이용한 건식 에칭(Dry etching) 방법을 사용할 수 있다.
전술한 바와 같은 과정에 의해 형성된 도 15에 도시한 상기 범프 패드용 전극(8) 상에 도 1에 도시한 범프 패드(14)를 형성한 후, 접착제(15)를 이용하여 MEMS 프로브(16) 및 프로브 팁(17)을 순차적으로 고정시키는 것에 의해 본 발명에 따른 MEMS 프로브 카드가 완성된다(S70).
실시예 3
먼저, 본 발명의 실시예 3는 박막 저항을 구비한 LTCC 다층 기판을 대상으로 하는 것으로 위의 실시예 1에서의 <식 1>이 여전히 적용된다.
도 16은 본 발명에 따른 MEMS 프로브용 카드의 단면도이다.
도 16에 도시한 바와 같이, 본 발명에 따른 MEMS 프로브 카드는 제1 내지 제n층의 기판을 적층하고, 1000℃ 이하에서 소성하여 형성된 저온동시소성 세라믹 다층 기판(100), 상기 저온동시소성 세라믹 다층 기판(100)상에 마련되고 비아 홀 필러 전도체(4)가 충전된 비아 홀이 형성된 상부 전도선(6), 상기 상부 전도선(6) 상에 형성된 박막 저항(7), 상기 상부 전도선(6)과 박막 저항(7)과 비아 홀 필러 전도체(4) 상에 형성된 제1 박막 전도선(8), 상기 박막 저항(7)과 제1 박막 전도선(8) 상에 형성된 절연막(9) 및, 상기 상부 전도선(6)과 박막 저항(7)과 절연막(9) 상에 형성된 제2 박막 전도선(10)을 포함하는 구성이다.
한편, 저온동시소성 세라믹 다층 기판(100)을 구성하는 제1 내지 제n층의 각각의 층에는 비아 홀(1)과 전도선(2)이 형성되며, 각각의 비아 홀(1)에는 비아 필러 전도체가 충전되고, 비아 필러 전도체는 전도선(2)에 의해 연결된다.
또 상기 저온동시소성 세라믹 다층 기판(100)의 어느 한 층의 기판, 예를 들어 도 16에 도시한 바와 같이 제1층의 비아 홀에는 후막 저항체(5)가 충전된다.
또한, 상기 제2 박막 전도선(10) 상에는 범프 패드(14), 접착제(15), MEMS 프로브(16) 및 프로브 팁(17)이 형성된다.
본 발명에서 박막 저항(7)은 TaN으로 이루어지는 것이 바람직하고, 상기 절연막(9)은 Al2O3, HfO2, TiO2, ZrO2, Y2O3, Ta2O5, La2O3 등과 같은 고유전 물질{하이 케이(High-k) 물질} 중의 어느 하나로 이루어지되, 재료의 원가를 고려할 경우, Al2O3 또는 TiO2로 이루어지는 것이 바람직하다.
또한, 상기 제1 박막 전도선(8) 또는 제2 박막 전도선(10)은 복합 금속으로서 Ti/Pd/Cu, Ti/Cu, Ti/W/Cu, Al/Cu 또는 Au로 이루어지는 것이 바람직하다.
또한, 상기 후막 저항체(5)는 루테늄(Ru), 루테늄 산화물(예를 들어, RuO2, Ru2O3) 또는 Ru/루테늄 산화물 중 어느 하나로 이루어지는 것이 바람직하다.
한편, 상기 비아 필러 전도체(4)로서는 Ag, Pd 또는 Pt 금속 중 어느 하나로 이루어지되, 전도도 등을 고려할 때 Pd 또는 Pt 금속이 바람직하다.
다만, 상기 비아 필러 전도체(4), 후막 저항체(5), 박막 저항(7), 절연막(9), 제1 박막 전도선(8) 또는 제2 박막 전도선(10)의 재료는 전술한 것에 한정되지 않으며, 이들과 동등 내지 유사한 물성을 갖는 재료로 대체될 수 있다.
다음, 도 16에 도시한 본 발명에 따른 MEMS 프로브 카드의 제조 공정을 도 17 내지 도 22에 따라 설명한다.
도 17 및 도 18에 도시한 바와 같이, 본 발명의 실시예에 있어서는 n개의 층으로 구성된 LTCC 다층 기판(100)을 마련한다(S10). 여기서 LTCC 다층 기판(100)의 층수는 기판 설계 등에 따라서 달라질 수 있는데, 일반적으로 20~30층 정도로 구성된다. 이때 사용된 금속 배선 금속은 Ag가 대부분이나, 필요에 따라 조성은 변경될 수 있다. 세라믹 재료는 60~70% 이상이 유리성분이고, 나머지 대부분은 알루미나로 구성되어 있다. 각각의 기판의 두께는 고객의 요구사항에 따라 다양화되나 통상 4~7㎜ 정도가 바람직하다.
한편, 상기 각각의 LTCC 기판에는 기판을 관통하는 비아 홀(1)과 각각의 LTCC 기판의 표면 또는 이면에 전도선(2)이 형성된다.
즉, LTCC 다층 기판(100)은 n개의 그린시트(Green sheet)로 이루어지며, 각각의 그린시트에는 배선이 인쇄된다.
또, 상기 각각의 LTCC 기판에 형성된 비아 홀(1)에는 비아 필러 전도체(4)가 충전되고, 제1층 기판에 형성된 비아 홀(1)에는 후막 저항체(5)가 충전되며, 비아 필러 전도체(4)와 후막 저항체(5)는 전도선(2)에 의해 연결된다(S20).
여기서, 상기 후막 저항체(5)는 화학기상증착법(Chemical Vapor Deposition, 이하, CVD라 함) 또는 단원자층증착법(Automic Layer Deposition, 이하, ALD라 함) 등의 방법으로 비아 홀 내에 충전된다.
다음에 상기 제1층, 제2층 내지 제n층의 기판을 적층한 상태에서 1000℃ 이하, 바람직하게는 850~900℃ 정도에서 동시 소결하여 LTCC 다층 기판(100)을 제조한다(S30).
이와 같이 소결된 LTCC 다층 기판(100)의 표면은 유리성분과 알루미나 성분이 서로 결합되어 그 표면이 거칠기 때문에 폴리싱 공정을 실행한다.
즉, LTCC 다층 기판(100)의 표면에 박막 패턴을 형성하기 위해서는 기판 표면 거칠기가 약 1㎛ 정도 이하의 거칠기가 요구되므로, 기계적인 폴리싱(Polishing) 공정을 실행한다(S40). 기판 설계 시에는 기판의 휨을 고려하여 폴리싱 두께보다 두껍게 기판을 형성한 후 폴리싱을 실시하는 것이 바람직하다. 통상 50~100㎛ 정도로 폴리싱하고, 그 후 용도에 따라 기판 표면을 열처리(thermal annealing)한다.
다음, 상기 저온동시소성 세라믹 다층 기판(100)상에 비아 홀이 형성된 상부 전도선(6)을 형성하며, 상기 상부 전도선(6)에 형성된 비아 홀(1)에는 비아 필러 전도체(4)가 충전된다(S50).
상기 비아 필러 전도체(4)는 Ag, Pd 또는 Pt 금속 중 어느 하나로 이루어지며, 전도도 등을 고려할 때 Pd 또는 Pt 금속이 바람직하다. 도 18에서는 상부 전도선(6)에만 비아 필러 전도체(4)가 충전된 구조에 대해 설명하였지만 이에 한정되는 것은 아니며, 제3층이나 제4층 등에도 비아 필러 전도체가 충전될 수 있다.
그 후, 도 17 및 도 19에 도시한 바와 같이, 상기 비아 필러 전도체(4)와 이격된 상부 전도선(6) 상에 박막 저항(7)을 형성한다(S60). 이러한 박막 저항(7)은 예를 들어 TaN으로 이루어지며, 포토리도그래피 기술과 스퍼터링 또는 에어로솔 퇴적(Aerosol Deposition) 방식에 의해 형성한다.
다음, 도 17 및 도 20에 도시한 바와 같이, 상기 상부 전도선(6), 박막 저항(7)과 비아 홀 필러 전도체(4) 상에 제1 박막 전도선(8)을 형성한다(S70).
상기 제1 박막 전도선(8)은 제1 박막 전도선(8)과 비아 필러 전도체(4)와의 표면의 밀착력을 증진하기 위해 밀착력 우수한 Ti 또는 Al 금속층을 스퍼터링(sputtering) 방식으로 2000Å 내지 5000Å, 바람직하게는 3000Å 두께로 증착하고, 상기 Ti 또는 Al 금속층 위에 Cu 층간의 배리어(Barrier) 역할을 하는 Pd(팔라듐) 금속층을 50Å 내지 200Å, 바람직하게는 70Å 정도 성막하고, 마지막으로 주 전도선인 Cu 금속층을 2500Å 내지 10000Å, 바람직하게는 9000Å 이상 성막하여 형성한다.
그리고, 도 17 및 도 21에 도시한 바와 같이, 박막 저항(7)과 제1 박막 전도선(8) 상에 Al2O3, HfO2, TiO2, ZrO2, Y2O3, Ta2O5, La2O3 등과 같은 고유전 물질{하이 케이(High-k) 물질}의 절연막(9)을 형성한다(S80).
상기 절연막(9)의 형성은 성막 속도가 빠른 이온 어스시탄트(Ion assistant) PVD 방식, 전자빔 증착(E-Beam Evaporation) 기술인 PVD 방식, PLD(Plused Laser Deposition)방식 또는 에어로솔 퇴적(Aerosol Deposition) 방식으로 Al2O3, 안정화 ZrO2 또는 TiO2막을 5~10㎛의 두께로 형성한다.
다음, 도 17 및 도 22에 도시한 바와 같이, 상기 상부 전도선(6), 박막 저항(7) 및 절연막(9) 상에 제2 박막 전도선(10)을 형성한다(S90). 이 제2 박막 전도선(10)은 상술한 제1 박막 전도선(8)과 동일한 성분 및 동일한 조건으로 형성하여도 좋다.
또한, 상기 절연막(9) 및 제1 및 제2 박막 전도선(8,10)을 형성하는 과정에서는 화학 용액을 사용한 습식 에칭(Wet etching) 방식 또는 이온 밀링(Ion milling) 장비 및 Ar, Xe 혹은 또 다른 반응성 가스를 이용한 건식 에칭(Dry etching) 방법을 사용하여 정밀한 패턴을 형성할 수 있다.
상술한 바와 같이, 비어 홀 필러 전도체(4), 상부 전도선(6), 박막 저항(7), 제1 박막 전도선(8), 절연막(9) 및 제2 박막 전도선(10)에 의해 본 발명에 따른 MEMS 프로브용 비아 저항성 전도선이 완성된다.
다음, 도 16에 도시한 바와 같이, 상기 제2 박막 전도선(10) 위에 범프 패드(14)를 형성한 후, 접착제(15)를 이용하여 MEMS 프로브(16) 및 프로브 팁(17)을 순차적으로 고정시키는 것에 의해 본 발명에 따른 반도체 IC 등의 테스트 장치에 사용되는 프로브 카드가 완성된다(S100).
이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것은 아니고 특허청구 범위에 기재된 기술적 범위를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.
본 발명은 반도체 IC 등의 테스트 장치에 사용되는 프로브 카드에 이용된다.

Claims (23)

  1. 비아 홀 필러 전도체 또는 저항체가 충전된 비아 홀이 구비된 기판,
    상기 비아 홀과 기판상에 형성된 저항막,
    상기 저항막과 기판상에 형성된 절연막 및
    상기 저항막, 절연막을 감싸도록 기판상에 형성된 전극을 포함하는 것을 특징으로 하는 MEMS 프로브 카드.
  2. 제1항에 있어서,
    상기 저항막은 상기 비아 홀 부분에 적층되는 제1 저항부와 상기 기판에 적층되는 제2 저항부로 이루어진 직사각형 형상이고,
    상기 절연막은 원형 형상으로 이루어진 것을 특징으로 하는 MEMS 프로브 카드.
  3. 제2항에 있어서,
    상기 제1 저항부의 단부는 반원 또는 원호 형상으로 형성된 것을 특징으로 하는 MEMS 프로브 카드.
  4. 제2항 또는 제3항에 있어서,
    상기 저항막은 상기 제2 저항부에 연속된 제3 저항부를 더 포함하는 것을 특징으로 하는 MEMS 프로브 카드.
  5. 제4항에 있어서,
    상기 제3 저항부는 고리형으로 형성된 것을 특징으로 하는 MEMS 프로브 카드.
  6. 제5항에 있어서,
    상기 제1 저항부와 상기 제2 저항부 또는 상기 제1 저항부, 상기 제2 저항부 및 제3 저항부는 일체로 이루어지고, 각각의 폭은 동일한 것을 특징으로 하는 MEMS 프로브 카드.
  7. 제1항에 있어서,
    상기 저항막과 절연막은 각각 교대로 적층된 다층 구조인 것을 특징으로 하는 MEMS 프로브 카드.
  8. (a) 비아 홀 필러 전도체 또는 저항체가 충전된 비아 홀이 구비된 기판을 마련하는 단계,
    (b) 상기 비아 홀과 기판상에 저항막을 형성하는 단계,
    (c) 상기 저항막과 기판상에 절연막을 형성하는 단계 및
    (d) 상기 저항막, 절연막을 감싸도록 기판상에 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 MEMS 프로브 카드의 제조 방법.
  9. 제8항에 있어서,
    상기 저항막과 절연막은 각각 교대로 적층된 다층으로 형성되는 것을 특징으로 하는 MEMS 프로브 카드의 제조 방법.
  10. 비아 홀에 비아 홀 필러 전도체 또는 저항체가 충전된 기판,
    상기 기판의 표면에 형성된 박막 저항선,
    상기 비아 홀 필러 전도체의 표면을 포함한 기판의 표면에 형성된 제1 1차 전도선과, 상기 박막 저항선을 사이에 두고 상기 제1 1차 전도선과 대향하는 쪽의 기판 표면에 형성된 제2 1차 전도선,
    상기 기판, 상기 박막 저항선, 상기 제1 및 제2 1차 전도선 위에 형성된 절연층 및,
    상기 절연층 및 상기 절연층으로부터 노출된 상기 제2 1차 전도선의 부분에 형성된 2차 전도선을 포함하며, 상기 2차 전도선 상에 범프 패드 및 프로브 팁이 고정되는 것을 특징으로 하는 MEMS 프로브 카드.
  11. 제10항에 있어서,
    상기 2차 전도선 상에는 2차 전도선과 동일 패턴으로 범프 패드용 전극이 형성되는 것을 특징으로 하는 MEMS 프로브 카드.
  12. 비아 홀에 비아 홀 필러 전도체 또는 저항체가 충전된 기판을 마련하는 단계,
    상기 기판의 표면에 박막 저항선을 형성하는 단계,
    상기 비아 홀 필러 전도체의 표면을 포함한 기판의 표면에 제1 1차 전도선을 형성하고, 상기 박막 저항선을 사이에 두고 상기 제1 1차 전도선과 대향하는 쪽의 기판 표면에 제2 1차 전도선을 형성하는 단계,
    상기 기판, 상기 박막 저항선, 상기 제1 및 제2 1차 전도선 위에 절연층을 형성하는 단계 및,
    상기 절연층 및 상기 절연층으로부터 노출된 상기 제2 1차 전도선의 부분에 2차 전도선을 형성하고, 상기 2차 전도선 상에 범프 패드 및 프로브 팁을 고정하는 단계를 포함하는 것을 특징으로 하는 MEMS 프로브 카드의 제조 방법.
  13. 제12항에 있어서,
    상기 2차 전도선 상에는 2차 전도선과 동일 패턴으로 범프 패드용 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 MEMS 프로브 카드의 제조 방법.
  14. 제1 내지 제n층의 기판을 적층하고 1000℃ 이하에서 소성하여 형성된 저온동시소성 세라믹 다층 기판,
    상기 저온동시소성 세라믹 다층 기판상에 마련되고 비아 홀 필러 전도체가 충전된 비아 홀이 형성된 상부 전도선,
    상기 상부 전도선 상에 형성된 박막 저항,
    상기 상부 전도선, 박막 저항과 비아 홀 필러 전도체 상에 형성된 제1 박막 전도선 및
    상기 박막 저항과 제1 박막 전도선 상에 형성된 절연막을 포함하는 것을 특징으로 하는 MEMS 프로브용 카드.
  15. 제 14항에 있어서,
    상기 상부 전도선, 박막 저항과 절연막 상에 형성된 제2 박막 전도선을 더 포함하는 것을 특징으로 하는 MEMS 프로브용 카드.
  16. 제 15항에 있어서,
    상기 제1 내지 제n층에 형성된 비아 홀 중 하나의 비아 홀에는 후막 저항층가 충전된 것을 특징으로 하는 MEMS 프로브용 카드.
  17. 제14항 내지 제16항 중 어느 한 항에 있어서,
    상기 비아 홀 필러 전도체는 Ag, Pd 또는 Pt 금속 중의 어느 하나를 포함하여 이루어진 것을 특징으로 하는 MEMS 프로브용 카드.
  18. 제14항 내지 제16항 중 어느 한 항에 있어서,
    상기 절연막은 Al2O3 또는 TiO2를 포함하여 이루어진 것을 특징으로 하는 MEMS 프로브용 카드.
  19. 제14항 내지 제16항 중 어느 한 항에 있어서,
    상기 제1 및 제2 박막 전도선은 각각 복합 금속으로 Ti, Pd, Cu 또는 Al, Cu, Au로 구성되는 것을 특징으로 하는 MEMS 프로브용 카드.
  20. (a) 제1 내지 제n층의 기판을 적층하고 1000℃ 이하에서 소성하여 저온동시소성 세라믹 다층 기판을 마련하는 단계,
    (b) 상기 저온동시소성 세라믹 다층 기판상에 비아 홀이 형성된 상부 전도선을 형성하는 단계,
    (c) 상기 비아 홀에 비아 홀 필러 전도체를 충전하는 단계,
    (d) 상기 상부 전도선 상에 박막 저항을 형성하는 단계,
    (e) 상기 상부 전도선, 박막 저항과 비아 홀 필러 전도체 상에 제1 박막 전도선을 형성하는 단계 및
    (f) 상기 박막 저항과 제1 박막 전도선 상에 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 MEMS 프로브용 카드의 제조 방법.
  21. 제 20항에 있어서,
    상기 (f) 단계를 수행한 후, 상부 전도선과 박막 저항과 절연막 상에 제2 박막 전도선을 형성하는 단계를 더 포함하는 것을 특징으로 하는 MEMS 프로브용 카드의 제조 방법.
  22. 제 21항에 있어서,
    상기 단계 (a)에서 제1 내지 제n층의 기판에 형성된 비아 홀 중 어느 하나의 비아 홀에 후막 저항층을 충전하는 것을 특징으로 하는 MEMS 프로브용 카드.
  23. 제22항에 있어서,
    상기 절연막은 이온 어스시탄트(Ion assistant) PVD 방식, 전자빔 증착(E-Beam Evaporation) 기술인 PVD 방식, PLD(Plused Laser Deposition)방식 또는 에어로솔 퇴적(Aerosol Deposition) 방식 중의 어느 하나의 방식으로 형성되는 것을 특징으로 하는 MEMS 프로브용 카드의 제조 방법.
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