WO2015076465A1 - 금속 박판을 적층한 반도체 검사 패드 및 제조방법 - Google Patents

금속 박판을 적층한 반도체 검사 패드 및 제조방법 Download PDF

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    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only

Definitions

  • the present invention relates to a semiconductor test pad used for semiconductor inspection, and more particularly, to manufacture a primary sheet using a metal thin plate, and to produce a metal thin plate manufactured by etching and laminating the primary sheet and vertically cutting the sheet. It relates to a laminated semiconductor test pad and a manufacturing method.
  • the electrical performance is checked to check whether there is an abnormality in semiconductor manufacturing.
  • a semiconductor test socket formed to be in electrical contact with a terminal of a semiconductor device is inserted between a semiconductor device and an inspection circuit board. The inspection is performed.
  • the semiconductor test socket is used in the burn-in test process of the semiconductor device manufacturing process in addition to the inspection of the semiconductor device.
  • a technique for forming a conductive pattern by forming a perforated pattern in a vertical direction on a silicon body made of an elastic silicone material and then filling conductive powder inside the perforated pattern is disclosed. It is widely used.
  • the method of filling the conductive powder has a problem that the durability of the semiconductor test pad is reduced, so that the powder forming the conductor is separated and the number of times of repeated use decreases.
  • An object of the present invention is to provide a semiconductor test pad in which a metal thin plate laminated using a conductive powder and improving durability is devised to solve the problems as described above.
  • Another object of the present invention is to provide a semiconductor test pad in which a metal thin plate having a fine pitch of several tens of micrometers between each conductor is laminated.
  • Still another object of the present invention is to provide a method for manufacturing a semiconductor test pad laminated with a metal thin plate manufactured by a simple process, compared to a conventional method of manufacturing through a lamination method.
  • a semiconductor test pad in which a metal thin plate is laminated is a sheet manufacturing step of manufacturing a primary sheet by coating an insulating first resin on a conductive metal thin plate, and the primary sheet. Etching a thin sheet of metal to form a plurality of lines, an etching step of manufacturing a secondary sheet in which conductors on each line are separated by a predetermined distance, and a laminating step of manufacturing a stack by stacking a plurality of secondary sheets. And a cutting step of vertically cutting the stacked stack to a predetermined thickness.
  • the first resin is characterized in that it comprises at least one of silicone, urethane, PE, PP, PT, PET, PEN, PI rubber.
  • the second resin is coated on the upper part of the secondary sheet on which the conductor on the line is formed, and the second resin is further characterized by a coating step of forming an insulating layer.
  • the second resin is characterized in that it comprises at least one of silicone, urethane, PE, PP, PT, rubber.
  • the cutting step is characterized in that it further comprises a plating step to prevent the oxidation of the conductor by electroless plating on the surface of the test pad.
  • the metal thin plate is characterized in that it comprises at least any one of Cu, Au, Ag, Pt, Fe, Al, Ni, Mg, Pb, Zn, Sn, Co, Cr, Mn, C.
  • a semiconductor test pad in which a metal sheet is laminated and a method of manufacturing the sheet are manufactured by attaching a conductive metal sheet to one surface of an insulating film (S1) and the primary sheet. Etching a thin metal plate to form a plurality of lines to form a secondary sheet in which conductors on each line are separated by a predetermined distance (S2) and a plurality of secondary sheets are stacked to produce a stack. It characterized in that it comprises a laminating step (S3) and a cutting step (S4) for vertically cutting the stacked stack to a predetermined thickness.
  • the film is characterized in that it comprises at least one of silicone, urethane, PI, PET, PEN, PE, PP, PT, rubber.
  • the laminating step is characterized in that the adhesive is applied to the upper portion of the secondary sheet on which the line-shaped conductor is formed, and a plurality of secondary sheets are laminated using the adhesive layer composed of the adhesive.
  • the adhesive layer is characterized in that it comprises at least one of silicone, urethane, PI, PET, PEN, PE, PP, PT, rubber.
  • the semiconductor test pad in which the metal thin plate of the present invention is laminated has the same height in the Y-axis direction and the same height in the Z-axis direction and the first layer composed of an insulator having a predetermined length in the Y-axis direction on a rectangular cross section.
  • the second layer consisting of a plurality of rectangular conductors penetrating the insulator of the rectangular cross section having a Z-axis at regular intervals and the first layer and the second layer are cross-laminated in the X-axis direction to form a rectangular pad as a whole.
  • the first layer is positioned at both ends of the X axis of the pad.
  • the upper and lower surfaces of the conductor is characterized in that it further comprises a plating layer.
  • the semiconductor test pad in which the metal thin plate according to the present invention is laminated has an effect that the conductor has high durability using the lamination of the metal thin plate.
  • the semiconductor test pad in which the metal thin plate according to the present invention is laminated can have a fine pitch of several tens of micrometers between the conductors, so that the semiconductor test pad can be applied to more integrated semiconductors.
  • the manufacturing method of the semiconductor test pad laminated the metal thin plate according to the present invention can be manufactured in a simple process compared to the manufacturing method through the conventional lamination method, there is an effect that the productivity and quality is improved.
  • FIG. 1 is a flow chart showing a method for manufacturing a semiconductor test pad laminated a thin metal plate according to the present invention.
  • Figure 2 is a perspective view showing a first primer coating step of the method for manufacturing a semiconductor test pad laminated a metal thin plate according to the present invention.
  • Figure 3 is a perspective view showing a sheet manufacturing step of the manufacturing method of a semiconductor test pad laminated a metal thin plate according to the present invention.
  • Figure 4 is a perspective view showing the etching step of the manufacturing method of a semiconductor test pad laminated a thin metal plate according to the present invention.
  • Figure 5 is a perspective view showing a coating step of the manufacturing method of the semiconductor test pad laminated a metal thin plate according to the present invention.
  • FIG. 6 is a view showing the adhesive coating in the lamination step of the manufacturing method of the semiconductor test pad laminated a metal thin plate according to the present invention.
  • Figure 7 is a perspective view showing the lamination step of the manufacturing method of a semiconductor test pad laminated a metal thin plate according to the present invention.
  • FIG. 8 is a perspective view showing a cutting step of the manufacturing method of a semiconductor test pad laminated a metal thin plate according to the present invention.
  • FIG. 9 is a perspective view illustrating a semiconductor test pad in which a metal thin plate according to the present invention is laminated
  • first and second may be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another.
  • the first component may be referred to as the second component, and similarly, the second component may also be referred to as the first component.
  • FIG. 1 is a flow chart illustrating a method of manufacturing a semiconductor test pad laminated a metal thin plate according to the invention
  • Figure 2 is a first primer coating step of the manufacturing method of a semiconductor test pad laminated a metal thin plate according to the present invention
  • Figure 3 is a perspective view
  • Figure 3 is a perspective view showing a sheet manufacturing step of the method for manufacturing a semiconductor test pad laminated a metal thin plate according to the present invention
  • Figure 4 is a manufacturing of a semiconductor test pad laminated a metal thin plate according to the present invention
  • 5 is a perspective view illustrating a coating step in a method of manufacturing a semiconductor test pad in which metal thin plates are laminated according to the present invention
  • FIG. 6 is a semiconductor in which metal thin plates are laminated according to the present invention.
  • FIG. 7 is a method of manufacturing a semiconductor test pad laminated a metal thin plate according to the present invention
  • 8 is a perspective view illustrating a lamination step
  • FIG. 8 is a perspective view illustrating a cutting step in a method of manufacturing a semiconductor test pad in which a metal thin plate is laminated according to the present invention
  • FIG. 9 is a semiconductor test pad in which a metal thin plate is laminated according to the present invention. It is a perspective view showing.
  • the method for manufacturing a semiconductor test pad laminated a metal thin plate according to the present invention as in A1 sheet manufacturing step (S1), etching step (S2), lamination step (S3), cutting step (S4) Proceeds to).
  • the method for manufacturing a semiconductor test pad laminated with a metal thin plate is a sheet in which a primary sheet is manufactured by coating an insulating first resin 2 on a conductive metal thin plate 1.
  • a method for manufacturing a semiconductor test pad in which a thin metal sheet is laminated includes a sheet manufacturing step (S1) in which a primary sheet is manufactured by attaching a conductive metal thin plate to an insulating film, and the primary sheet. Etching a thin metal sheet to form a plurality of lines to form a secondary sheet in which conductors on each line are separated by a predetermined distance (S2), and stacking a plurality of secondary sheets to manufacture one stack. It is characterized in that it comprises a lamination step (S3) and a cutting step (S4) for vertically cutting the stacked stack to a predetermined thickness.
  • A2 may further include a primer coating step (S1a, S3a), coating step (S3b), plating step (S5), the primer coating step (S1a, S3a), coating of the A2 It may further include any one of the step (S3b), the plating step (S5), or two or more.
  • primer coating step (S1a, S3a) is the same name (“primer coating step") for convenience, but S1a and S3a is different from the time point is performed, the first primer coating step (S1a) and the second It can be divided into primer coating step (S3a).
  • the first primer applying step S1a of the method of manufacturing a semiconductor test pad in which a metal thin plate is laminated according to the present invention is performed by applying a primer 40 to one surface of the metal thin plate 1.
  • a step of increasing the adhesion of the thin plate 1 surface it is a preliminary operation for attaching a coating of resin or an insulating film.
  • the primer may be applied by any one of coating, painting, and spraying, and the coating amount is preferably applied to a thickness of 1 to 2 ⁇ m.
  • the coating method or the coating amount may vary depending on the material of the metal thin plate, the process temperature or humidity, or may be performed without the first primer coating step S1a.
  • Figure 3 (a) is a perspective view showing a sheet manufacturing step (S1) of applying a first resin to produce a sheet of the method for manufacturing a semiconductor test pad laminated a metal thin plate according to a first embodiment of the present invention, the sheet The manufacturing step is to apply the first resin (2) to one surface of the metal thin plate (1) or the metal thin plate (1) on which the primer 40 is applied through the first primer application step (S1a), the first The coating method of the resin 2 may be applied by any one of coating, painting, and spraying.
  • the first resin 2 may include any one of silicone, urethane, PP, PE, PT, and rubber, and may rapidly spray a wider range using a plurality of nozzles.
  • the first resin 2 when the first resin 2 is applied to one surface of the metal thin plate 1 to coat the surface, the first resin layer is formed on one surface of the metal thin plate 1, and the manufacture of the primary sheet is completed. do.
  • the first resin layer (hereinafter, the insulator 21) serves as one insulator through the resin-based characteristic having insulation.
  • the insulator 21 is preferably coated with a thickness of 5 ⁇ 30 ⁇ m in order to obtain a high quality, but if necessary to adjust the coating amount of the first resin (2) having a thickness of 1 ⁇ 500 ⁇ m It may be.
  • the primary sheet is manufactured by attaching a resin-based sheet to the metal thin plate 1 using an adhesive, in addition to coating, by forming an insulator 21 on the metal thin plate 1, or by PVD.
  • Resin may be deposited on one surface of the thin metal plate 1 through deposition methods such as (Physical Vapor Deposition) and CVD (Chemical Vapor Deposition).
  • Figure 3 (b) shows a sheet manufacturing step (S1) of attaching the film (4) using the adhesive 10 in the method of manufacturing a semiconductor test pad laminated a metal thin plate according to a second embodiment of the present invention
  • the sheet manufacturing step (S1) is sprayed with an adhesive 10 or a primer (hereinafter, an adhesive) on one surface of the film 4, and then attaching the metal thin plate 1 to one surface of the film 4 through the adhesive.
  • an adhesive 10 or a primer hereinafter, an adhesive
  • the coating method of the adhesive 10 may be applied by any one of coating, painting, and spraying, and the coating amount is preferably applied so as to have a thickness of 1 to 50 ⁇ m.
  • the adhesive should be selected to have an insulating property after curing, and further comprises any one of silicone, urethane, PI, PET, PEN, PE, PP, PT, rubber, or silicone, Any one of urethane, PI, PET, PEN, PE, PP, PT, and rubber may be applied in a liquid phase as an adhesive.
  • the film 4 may be any one of silicon, urethane, PI, PET, PEN, PE, PP, PT, rubber
  • the metal thin plate 1 is Cu, Au, Ag, Pt, One containing Fe, Al, Ni, Mg, Pb, Zn, Sn, Co, Cr, Mn, and C may be used.
  • the film 4 and the metal thin plate 1 as described above are made of one primary sheet 60 through an adhesive, and the thickness of the primary sheet 60 is adjusted, or the film 4 and the metal thin plate 1 are formed.
  • the film 4 is preferably used having a thickness of 1 ⁇ 100 ⁇ m to obtain a distance between thinner conductors, but 1 ⁇ 5000 ⁇ m depending on the need (use purpose and terminal distance to be tested) A film 4 having a thickness of may be used.
  • the metal thin plate 1 is preferably used having a thickness of 1 ⁇ 100 ⁇ m in order to obtain a finer conductor, the thickness of 1 ⁇ 5000 ⁇ m depending on the need (use purpose and thickness of the terminal to be tested)
  • a metal thin plate 1 having a may be used.
  • the etching step (S2) of the method for manufacturing a semiconductor test pad laminated a metal thin plate according to the present invention is to invert the primary sheet to etch the metal thin plate 1 to process as a secondary sheet
  • the plurality of line-shaped conductors 11 are formed by etching the thin metal plate 1 located on one surface (upper or lower side) of the primary sheet having the upper and lower sides turned upside down.
  • the thin metal plates (hereinafter, the conductors 11) are spaced apart at predetermined intervals.
  • the metal thin plate 1 it is preferable to etch the metal thin plate 1 such that the distance between the conductors 11 is separated by a length of 1 to 50 ⁇ m, such as the thickness of the first resin 2 or the film 4. That is, the distance between the conductors 11 is etched to be equal to the thickness of the first resin 2 or the film 4, and changes according to the thickness of the first resin 2 or the film 4.
  • the etching thickness is etched by the thickness of the initial metal sheet 1 so that each conductor 11 does not come into contact with each other, and the conductor 11 positioned at the end has a predetermined distance from the end of the insulator 21 positioned below. It is preferable to etch all the thin metal plates 1 located at the ends of the insulator 21 so as to be located inside.
  • the pitch between the conductors 11 may be adjusted by adjusting the etching interval, and when etching using a laser, a conductor having a trapezoid, a parallelogram, and a triangle cross section in addition to the rectangle depending on the incident angle of the laser. (11) may be formed, and a wider range may be quickly etched by the plurality of lasers 50.
  • the second primer applying step (S3a) of the method for manufacturing a semiconductor test pad in which the metal thin plate is stacked according to the first embodiment of the present invention is performed by placing the conductor 11.
  • the primer may be applied by any one of coating, painting, and spraying, and the coating amount is preferably applied to a thickness of 1 to 2 ⁇ m.
  • a method for producing a higher quality semiconductor test pad (5) may vary depending on the material, temperature, and humidity. It may proceed without the primary primer application step (S3a).
  • the coating step (S3b) of the manufacturing method of the semiconductor test pad laminated the metal thin plate according to the first embodiment of the present invention is a secondary sheet or the second primer coating step ( As the second resin 3 is applied to the upper surface of the secondary sheet to which the primer 40 is applied through S3a), the upper surface of the secondary sheet is coated using the second resin 3.
  • the second resin 3 may include any one of silicone, urethane, PP, PE, PT, and rubber, and may rapidly spray a wider range using a plurality of nozzles.
  • the second resin layer is formed on the upper surface of the secondary sheet by coating of the second resin 3 as shown in FIG. 5 (b) or (C), similarly to the first resin layer. It will play a role.
  • the second resin layer (hereinafter referred to as an insulator) is coated with a thickness of 10 to 50 ⁇ m, such as the height of the conductor 11 (thickness of the metal thin plate 1), such as B, to obtain high quality.
  • the coating amount may be higher than the height of the conductor 11 or the lower thickness of the conductor 11, such as by adjusting the coating amount.
  • resin of another component may be coated as needed.
  • the coating step may be omitted as shown in (A) of FIG. 5 (b).
  • the insulator of the other secondary sheet is conductive on one surface in the next step, the lamination step (S3).
  • the sieve is laminated on top of the formed secondary sheet and wrapped to have a coating-like effect.
  • FIG. 6 is a lamination step using an adhesive in a method of manufacturing a semiconductor test pad in which a metal thin plate is laminated according to a second embodiment of the present invention.
  • the laminating step is performed by applying an adhesive to form an adhesive layer and laminating the same. .
  • the adhesive application of the lamination step (S3) is to apply the adhesive 10 to the upper surface of the conductor 11 located on one surface of the secondary sheet 61 shown in 401 to form an adhesive layer (6)
  • the adhesive layer 6 may be formed in the shape of (A) or (B).
  • the method of applying the adhesive 10 may be applied by any one of coating, painting, and spraying.
  • the application amount of the adhesive 10 is a shape such as (A) of 402
  • the conductor The adhesive 10 is applied so as to have the same thickness as (11), and in the case of the same shape as (B), it is preferable to apply the adhesive 10 so as to have a thickness higher than that of the conductor 11.
  • the laminating step S3 may include a plurality of parallel sheets parallel to an upper surface of the secondary sheet such that the secondary sheet has a predetermined height. It is a step of forming the stack 62 by laminating the secondary sheet.
  • an adhesive is applied to the upper surface of each secondary sheet so that the secondary sheets can be fixed, and then laminated.
  • the adhesive should be selected to exhibit insulation after curing, and may further comprise any one of silicone, urethane, PP, PE, PT, and rubber in the adhesive for higher insulation.
  • any one of silicone, urethane, PP, PE, PT, and rubber can also be apply
  • the coating method of the adhesive may be applied by any one of coating, painting, spraying, the coating amount is preferably applied so as to have a thickness of 1 ⁇ 10 ⁇ m, the appropriate coating amount according to the material, temperature, humidity Silver is different, and there is no special limitation unless the amount of coating is small so that the problem of non-adhesion does not occur.
  • the adhesive is applied to the upper surface of one secondary sheet, and the other secondary sheet is raised and laminated, followed by heating and pressing to cure, and the other secondary sheet is laminated by a sequential method of laminating using an adhesive. do.
  • one stack 62 is manufactured by heating an adhesive on an upper surface of one secondary sheet, stacking another secondary sheet, and stacking another secondary sheet using an adhesive. It can also harden by pressing.
  • heating and pressurization may be any one of heating and pressurization as one method for curing, or curing may be performed by natural drying.
  • the heating temperature is preferably a temperature of 50 ⁇ 120 °C, a temperature that can increase the curing rate to a temperature above room temperature, there is no particular limitation as long as the temperature is below the melting point of the insulator used.
  • the pressure to be pressurized differs depending on the material of the insulator used, and it is preferable that the cross-sectional width of the stacked stack 62 is pressurized within a change rate of 1 to 10% during pressurization.
  • the secondary sheet is made of one stack 62, and the stack 62 includes a plurality of conductors 11 having a predetermined interval inside the rectangular insulator 21 at predetermined intervals. It will have a cross section of shapes arranged in rows.
  • the cutting step S4 includes a plurality of semiconductor tests by vertically cutting the stack 62 at a predetermined interval in the horizontal direction.
  • the pad 5 is manufactured.
  • the vertical cutting may be a sequential cutting at a predetermined interval on one side of the stack 62 or a plurality of cutting at the same time.
  • the cutting interval is preferably cut so that the thickness of the semiconductor test pad 5 is 1 to 3 mm, but in consideration of the use conditions of the semiconductor test pad 5 and the like, the cutting gap is adjusted under various conditions. It can also manufacture.
  • the semiconductor test pad in which the metal thin plate according to the present invention is laminated is manufactured into one semiconductor test pad 5 after the cutting step S4, and the semiconductor test pad 5 is further plated.
  • Step S5 (not shown) may further proceed.
  • a predetermined length in the Y-axis direction is formed in a rectangular cross section.
  • the plurality of branches having a first layer (21a) consisting of an insulator and a rectangular cross-section insulator having a same height in the Z-axis direction and the same length in the Y-axis direction with the first layer (21a) in the Z-axis direction at regular intervals
  • the second layer 21b composed of the rectangular conductor 11 and the first layer 21a and the second layer 21b are laminated in the X-axis direction to form a rectangular pad as a whole, and the X-axis amount of the pad
  • the first layer 21a is positioned at the end portion.
  • the semiconductor test pad 5 manufactured through the cutting step S4 has the same shape as the upper and lower surfaces thereof, and both side surfaces thereof are formed of an insulator.
  • the first layer 21a has a rectangular cross section like A1, has a predetermined length in the Y-axis direction, and is formed of an insulator on the side of the X-axis direction of the first layer 21a and the first layer 21a.
  • the second layer 21b is formed of an insulator having a square cross-section having the same height as the Z-axis height of (), and the second layer 21b has a plurality of conductors 11 having the same Z-axis height. Spaced apart in the direction and penetrated in the Z-axis direction.
  • the second layer 21b and the first layer 21a are cross-laminated on the X-axis side surface of the first layer 21a, and the first layer 21a is formed at both ends of the X-axis.
  • the plurality of first layers 21a and the second layers 21b are stacked to form a rectangular semiconductor test pad 5.
  • the conductors 11 are not formed at both ends of the second layer 21b in the Y-axis direction, and the side portion is always formed of an insulator.
  • the semiconductor test pad 5 may be seen as one insulator by melting and bonding the first layer 21a and the second layer 21b through a lamination step S3 such as heating and pressing during the manufacturing process. .
  • the conductor 11 formed in the second layer 21b may be inclined in the direction of the first layer 21a, such as B3, which is a coating step (S3b) during the manufacturing process of the semiconductor test pad 5.
  • the insulator is coated to a height higher than the conductor (11).
  • each conductor of 10 to 50 ⁇ m and a conductor thickness H1 of 5 to 30 ⁇ m may vary according to the coating thickness of the resin and the thickness of the metal sheet, and the etching
  • the upper surface of the conductor formed at the time may be partially etched to form a conductor having a finer thickness.
  • the plating step S5 which may be performed after the cutting step S4, may be performed to prevent corrosion of the conductor 11 exposed to the upper and lower surfaces of the semiconductor test pad 5.
  • the upper and lower surfaces are plated, and the semiconductor test pad 5 having the plating step S5 further includes a plating layer on the upper and lower surfaces of the conductor 11.
  • each semiconductor test pad is plated, but the insulator 21 other than the conductor 11 is not plated because no plating material is attached.
  • each conductor 11 exposed on the outer surface is plated.
  • the plating is performed by an electroless plating method in which metal ions in an aqueous metal salt solution are self-catalytically reduced by the force of a reducing agent to deposit metal on the surface of the workpiece without receiving electrical energy from the outside.
  • the process may be divided into primary plating and secondary plating.
  • the plating material of the primary plating and the secondary plating may be different, and the metal to be plated is determined by comparing the reactivity of the conductor 11 (the tendency of the metal atoms to oxidize and become cations).
  • the most reactive metal is used in the order of the most reactive metal, the first plating metal, the second plating metal.
  • plating is performed using a metal having a lower reactivity than Cu such as Au and Ag.
  • the first plating is performed first using a metal having a lower reactivity than Cu such as Ni and Ag.
  • the secondary plating is to be plated with a metal such as Pt, Au having a lower reactivity than the metal subjected to the primary plating.
  • the thickness to be plated is preferably 1 to 10 ⁇ m, and when the first and second plating are performed, the total thickness to be plated is preferably 1 to 15 ⁇ m.

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Abstract

본 발명은 반도체 검사에 사용되는 패드에 관한 것으로, 보다 상세하게는 금속 박판을 이용하여 1차 시트를 제조하며, 상기 1차 시트를 에칭하고 적층한 후 수직 절단하여 제조되는, 금속 박판을 적층한 반도체 검사 패드 및 제조방법에 관한 것 본 발명의 반도체 검사패드는 사각형의 단면에 Y축 방향으로 소정의 길이를 가지는 절연체로 구성된 제 1층과 상기 제 1층과 Z축 방향으로 동일한 높이와 Y축 방향으로 동일한 길이를 가지는 사각형 단면의 절연체를 일정한 간격마다 Z축 방향으로 관통하는 복수 개의 사각형 도전체로 구성된 제 2층과 상기 제 1층(21a)과 제 2층이 X축 방향으로 교차 적층되어 전체적으로 사각형의 패드를 이루며, 상기 패드의 X축 양 끝단부에는 제 1층이 위치하는 것을 특징으로 한다.

Description

금속 박판을 적층한 반도체 검사 패드 및 제조방법
본 발명은 반도체 검사에 사용되는 반도체 검사 패드에 관한 것으로, 보다 상세하게는 금속 박판을 이용하여 1차 시트를 제조하며, 상기 1차 시트를 에칭하고 적층한 후 수직 절단하여 제조되는, 금속 박판을 적층한 반도체 검사 패드 및 제조방법에 관한 것이다.
일반적으로 반도체의 제조에 있어서 전기적 성능을 검사하여 반도체 제조의 이상 유무를 확인하게 되는데, 반도체 소자의 단자와 전기적으로 접촉될 수 있도록 형성된 반도체 테스트 소켓을 반도체 소자와 검사 회로기판 사이에 삽입한 상태에서 검사가 수행된다. 또한, 반도체 테스트 소켓은 반도체 소자의 검사 외에도 반도체 소자의 제조 과정 중 번-인(Burn-In) 테스트 과정에서도 사용되고 있다.
반도체 소자의 집적화 기술의 발달과 소형화 추세에 따라 반도체 소자의 단자 즉, 리드의 크기 및 간격도 미세화되는 추세이며, 그에 따라 테스트 소켓의 도전 패턴 상호간의 간격도 미세하게 형성하는 방법이 요구되고 있다. 따라서, 기존의 포고(Pogo) 타입의 반도체 테스트 소켓으로는 집적화되는 반도체 소자를 테스트하는데 한계가 있었다.
더욱이, 반도체 테스트 소켓의 전기적 접속을 위한 단자 또는 프로브가 반도체에 직접적으로 접촉하면서, 미세화되고 얇아진 반도체가 물리적으로 손상되는 문제점이 있으며, 현재까지 사용화된 전극간 최소 피치는 250㎛로 보다 축소화된 피치의 필요성이 있었다.
상기의 문제점을 해결하기 위하여 제안된 기술로서 탄성 재질의 실리콘 소재로 제작되는 실리콘 본체 상에 수직 방향으로 타공 패턴을 형성한 후, 타공된 패턴 내부에 도전성 분말을 충진하여 도전 패턴을 형성하는 기술이 널리 사용되고 있다.
그러나, 도전성 분말을 충진하는 방법은 반도체 검사 패드의 내구성이 떨어져 도전체를 이루는 분말이 이탈되어 반복 사용 가능 횟수가 저하되는 문제점이 있었다.
또한, 반도체 검사 패드의 미세한 피치를 제작하기 위해 전도성 시트와 절연성 시트를 교차 적층한 후 수십 마이크로미터의 미세한 두께로 수직 절단하고, 다시 적층하여 수직 절단하는 방법이 고안되었으나, 미세한 두께로 수직 절단하면 얇은 두께로 인해 도전체가 원래 있어야할 자리에서 이탈되는 문제와, 미세한 두께로 절단하기가 어려운 문제점이 있었다.
본 발명의 목적은 상술한 바와 같은 문제점을 해결하기 위해 안출된 것으로서, 도전성 분말을 이용하며, 내구성을 향상시킨 금속 박판을 적층한 반도체 검사 패드를 제공하는 것이다.
본 발명의 다른 목적은 각 도전체 사이 거리가 수십 마이크로미터의 미세한 피치를 가지는 금속 박판을 적층한 반도체 검사 패드를 제공하는 것이다.
본 발명의 또 다른 목적은 기존의 적층방법을 통한 제조 방법에 비해 간단한 공정으로 제조되는 금속 박판을 적층한 반도체 검사 패드의 제조방법을 제공하는 것이다.
상기 목적을 달성하기 위해 본 발명의 제 1 실시예에 따른 금속 박판을 적층한 반도체 검사 패드는 전도성 금속 박판에 절연성 제 1 수지를 코팅하여 1차 시트가 제조되는 시트제조단계와, 상기 1차 시트의 금속 박판을 복수 개의 라인이 형성되도록 에칭하여 각 라인상의 도전체가 소정의 거리만큼 이격된 2차 시트가 제조되는 에칭단계와, 상기 2차 시트를 복수 개 적층하여 하나의 스택이 제조되는 적층단계와, 상기 적층된 스택을 소정의 두께로 수직 절단하는 절단단계를 포함하는 것을 특징으로 한다.
또한, 상기 제 1 수지가 실리콘, 우레탄, PE, PP, PT, PET, PEN, PI 고무 중 적어도 어느 하나를 포함하는 것을 특징으로 한다.
또한, 상기 에칭단계 이후에 라인상의 도전체가 형성된 2차 시트의 상부에 제 2 수지를 코팅하여, 상기 제 2 수지가 절연층으로 형성되는 코팅단계를 더 포함한 것을 특징으로 한다.
또한, 상기 제 2 수지가 실리콘, 우레탄, PE, PP, PT, 고무 중 적어도 어느 하나를 포함하는 것을 특징으로 한다.
또한, 상기 제 1 수지 또는 제 2 수지를 코팅하기 이전에 코팅되는 표면에 프라이머를 도포하여 코팅되는 수지의 부착력을 높이는 것을 특징으로 한다.
또한, 상기 절단단계 이후에 검사 패드의 표면에 무전해 도금을 하여 도전체의 산화를 방지하는 도금단계를 더 포함하는 것을 특징으로 한다.
또한, 상기 금속 박판이 Cu, Au, Ag, Pt, Fe, Al, Ni, Mg, Pb, Zn, Sn, Co, Cr, Mn, C 중 적어도 어느 하나를 포함하는 것을 특징으로 한다.
본 발명의 제2실시예에 따른 금속 박판을 적층한 반도체 검사 패드 및 그 제조방법은 절연성 필름의 일면에 전도성 금속 박판을 부착하여 1차 시트가 제조되는 시트제조단계(S1)와 상기 1차 시트의 금속 박판을 복수 개의 라인이 형성되도록 에칭하여 각 라인상의 도전체가 소정의 거리만큼 이격된 2차 시트가 제조되는 에칭단계(S2)와 상기 2차 시트를 복수 개 적층하여 하나의 스텍이 제조되는 적층단계(S3)와 상기 적층된 스텍을 소정의 두께로 수직절단하는 절단단계(S4)를 포함하는 것을 특징으로 한다.
또한, 상기 필름은 실리콘, 우레탄, PI, PET, PEN, PE, PP, PT, 고무 중 적어도 어느 하나를 포함하는 것을 특징으로 한다.
또한, 상기 적층단계는 라인상의 도전체가 형성된 2차 시트의 상부에 접착제를 도포하며, 상기 접착제로 구성된 접착층을 이용하여 복수 개의 2차 시트를 적층하는 것을 특징으로 한다.
또한, 상기 접착층은 실리콘, 우레탄, PI, PET, PEN, PE, PP, PT, 고무 중 적어도 어느 하나를 포함하는 것을 특징으로 한다.
본 발명의 금속 박판을 적층한 반도체 검사패드는 사각형의 단면에 Y축 방향으로 소정의 길이를 가지는 절연체로 구성된 제 1층과 상기 제 1층과 Z축 방향으로 동일한 높이와 Y축 방향으로 동일한 길이를 가지는 사각형 단면의 절연체를 일정한 간격마다 Z축 방향으로 관통하는 복수 개의 사각형 도전체로 구성된 제 2층과 상기 제 1층과 제 2층이 X축 방향으로 교차 적층되어 전체적으로 사각형의 패드를 이루며, 상기 패드의 X축 양 끝단부에는 제 1층이 위치하는 것을 특징으로 한다.
또한, 상기 도전체의 상면과 하면에 도금층을 더 포함한 것을 특징으로 한다.
상술한 바와 같이, 본 발명에 따른 금속 박판을 적층한 반도체 검사 패드는 금속 박판의 적층을 이용하여 도전체가 높은 내구성을 가지는 효과가 있다.
또한, 본 발명에 따른 금속 박판을 적층한 반도체 검사 패드는 각 도전체 사이 거리가 수십 마이크로미터의 미세한 피치를 가질 수 있어, 보다 집적화되고 있는 반도체에 적용 가능한 효과가 있다.
또한, 본 발명에 따른 금속 박판을 적층한 반도체 검사 패드의 제조방법은 기존의 적층방법을 통한 제조 방법에 비해 간단한 공정으로 제조가 가능하여, 생산성 및 품질이 향상되는 효과가 있다.
1 : 금속 박판
2 : 제 1 수지
3 : 제 2 수지
4 : 필름
5 : 반도체 검사 패드
6 : 접착층
10 : 접착제
11 : 도전체
21 : 절연체
30: 압연롤러
40 : 프라이머
50 : 레이저
60 : 1차 시트
61 : 2차 시트
62 : 스텍
도 1은 본 발명에 따른 금속 박판을 적층한 반도체 검사 패드의 제조 방법을 도시한 순서도.
도 2는 본 발명에 따른 금속 박판을 적층한 반도체 검사 패드의 제조 방법 중 제 1차 프라이머 도포단계를 도시한 사시도.
도 3은 본 발명에 따른 금속 박판을 적층한 반도체 검사 패드의 제조 방법 중 시트제조단계를 도시한 사시도.
도 4는 본 발명에 따른 금속 박판을 적층한 반도체 검사 패드의 제조 방법 중 에칭단계를 도시한 사시도.
도 5는 본 발명에 따른 금속 박판을 적층한 반도체 검사 패드의 제조 방법 중 코팅단계를 도시한 사시도.
도 6은 본 발명에 따른 금속 박판을 적층한 반도체 검사 패드의 제조 방법 중 적층단계의 접착제 도포를 도시한 도면
도 7은 본 발명에 따른 금속 박판을 적층한 반도체 검사 패드의 제조 방법 중 적층단계를 도시한 사시도.
도 8은 본 발명에 따른 금속 박판을 적층한 반도체 검사 패드의 제조 방법 중 절단단계를 도시한 사시도.
도 9는 본 발명에 따른 금속 박판을 적층한 반도체 검사 패드를 도시한 사시도.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시 예를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어"있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어"있다거나 "직접 접속되어"있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시 예를 보다 상세하게 설명하고자 한다. 이하, 도면상의 동일한 구성 요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성 요소에 대해서 중복된 설명은 생략한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 1은 본 발명에 따른 금속 박판을 적층한 반도체 검사 패드의 제조 방법을 도시한 순서도이며, 도 2는 본 발명에 따른 금속 박판을 적층한 반도체 검사 패드의 제조 방법 중 제 1차 프라이머 도포단계를 도시한 사시도이고, 도 3은 본 발명에 따른 금속 박판을 적층한 반도체 검사 패드의 제조 방법 중 시트제조단계를 도시한 사시도이며, 도 4는 본 발명에 따른 금속 박판을 적층한 반도체 검사 패드의 제조 방법 중 에칭단계를 도시한 사시도이고, 도 5는 본 발명에 따른 금속 박판을 적층한 반도체 검사 패드의 제조 방법 중 코팅단계를 도시한 사시도이며, 도 6은 본 발명에 따른 금속 박판을 적층한 반도체 검사 패드의 제조 방법 중 적층단계의 접착제 도포를 도시한 도면이고, 도 7은 본 발명에 따른 금속 박판을 적층한 반도체 검사 패드의 제조 방법 중 적층단계를 도시한 사시도이며, 도 8은 본 발명에 따른 금속 박판을 적층한 반도체 검사 패드의 제조 방법 중 절단단계를 도시한 사시도이고, 도 9는 본 발명에 따른 금속 박판을 적층한 반도체 검사 패드를 도시한 사시도이다.
도 1에 도시된 바와 같이, 본 발명에 따른 금속 박판을 적층한 반도체 검사 패드의 제조방법은 A1과 같이 시트제조단계(S1), 에칭단계(S2), 적층단계(S3), 절단단계(S4)로 진행된다.
구체적으로, 본 발명의 제 1 실시예에 따르는 금속 박판을 적층한 반도체 검사 패드의 제조방법은 전도성의 금속 박판(1)에 절연성의 제 1 수지(2)를 코팅하여 1차 시트가 제조되는 시트제조단계(S1)와, 상기 1차 시트의 금속 박판(1)을 복수 개의 라인이 형성되도록 에칭하여 각 라인상의 도전체(11)가 소정의 거리만큼 이격된 2차 시트가 제조되는 에칭단계(S2)와, 상기 2차 시트를 복수 개 적층하여 하나의 스텍(62)이 제조되는 적층단계(S3)와, 상기 적층된 스텍(62)을 소정의 두께로 수직절단하는 절단단계(S4)를 포함하는 것을 특징으로 한다.
본 발명의 제 2 실시예에 따르는 금속 박판을 적층한 반도체 검사 패드의 제조방법은 절연성의 필름에 전도성의 금속 박판을 부착하여 1차 시트가 제조되는 시트제조단계(S1)와, 상기 1차 시트의 금속 박판을 복수 개의 라인이 형성되도록 에칭하여 각 라인상의 도전체가 소정의 거리만큼 이격된 2차 시트가 제조되는 에칭단계(S2)와, 상기 2차 시트를 복수 개 적층하여 하나의 스텍이 제조되는 적층단계(S3)와, 상기 적층된 스텍을 소정의 두께로 수직절단하는 절단단계(S4)를 포함하는 것을 특징으로 한다.
또한, 다른 제조방법으로 A2와 같이 프라이머도포단계(S1a, S3a), 코팅단계(S3b), 도금단계(S5)를 더 포함하여 진행될 수도 있으며, 상기 A2의 프라이머도포단계(S1a, S3a), 코팅단계(S3b), 도금단계(S5) 중 어느 하나만 더 포함하거나, 둘 이상을 포함하여 진행할 수도 있다.
또한, 상기 프라이머도포단계(S1a, S3a)는 편의상 동일한 명칭("프라이머도포단계")으로 표시하였으나, S1a와 S3a는 행해지는 시점이 다르므로, 제 1차 프라이머도포단계(S1a)와 제 2차 프라이머도포단계(S3a)로 나눌 수 있다.
도 2에 도시된 바와 같이, 본 발명에 따른 금속 박판을 적층한 반도체 검사 패드의 제조 방법 중 제 1차 프라이머 도포단계(S1a)는 금속 박판(1)의 일면에 프라이머(40)를 도포하여 금속 박판(1) 표면의 부착력을 높이는 단계로서, 수지의 코팅 또는 절연성 필름을 부착하기 위한 사전 작업이다.
바람직한 실시예로서 상기 프라이머의 도포 방법으로는 코팅, 페인팅, 스프레이 중 어느 하나의 방법으로 도포될 수도 있으며, 도포량은 1~2㎛의 두께가 되도록 도포하는 것이 바람직하다.
경우에 따라서는 도포방법 또는 도포량은 금속 박판의 재질, 공정상의 온도 또는 습도에 따라 달라질 수도 있으며, 제 1차 프라이머 도포단계(S1a) 없이 진행될 수도 있다.
도 3(a)는 본 발명의 제 1 실시예에 따르는 금속 박판을 적층한 반도체 검사 패드의 제조 방법 중 제1 수지를 도포하여 시트를 제조하는 시트제조단계(S1)를 도시한 사시도로서, 시트제조단계는 금속 박판(1) 또는 상기 제 1차 프라이머 도포단계(S1a)를 통해 프라이머(40)가 도포된 금속 박판(1)의 일면에 제 1 수지(2)를 도포하는 것으로서, 상기 제 1 수지(2)의 도포 방법으로는 코팅, 페인팅, 스프레이 중 어느 하나의 방법으로 도포될 수도 있다.
또한, 상기 제 1 수지(2)는 실리콘, 우레탄, PP, PE, PT, 고무 중 어느 하나를 포함할 수도 있으며, 복수 개의 노즐을 이용하여 보다 넓은 범위를 빠르게 분사할 수도 있다.
또한, 상기 제 1 수지(2)가 금속 박판(1)의 일면에 도포되어 표면을 코팅하게 되면, 상기 금속 박판(1)의 일면에는 제 1 수지층이 형성되며, 1차 시트의 제조가 완료된다.
또한, 상기 제 1 수지층(이하 절연체(21))은 절연성을 가지는 수지계열의 특성을 통해 하나의 절연체 역할을 하게 된다.
바람직한 실시예로 상기 절연체(21)는 높은 품질을 얻기 위해 5~30㎛의 두께로 코팅되는 것이 바람직하나, 필요에 따라 제 1 수지(2)의 도포량을 조절하여 1~500㎛의 두께를 가질 수도 있다.
또한, 다른 실시예로서 금속 박판(1)에 절연체(21)를 형성하는 방법으로 코팅 이외에 수지계열의 시트를 접착제를 이용하여 금속 박판(1)에 부착하는 방법으로 1차 시트를 제조하거나, PVD(Physical Vapor Deposition)와 CVD(Chemical Vapor Deposition)와 같은 증착방법을 통해 금속 박판(1)의 일면에 수지를 증착하여 부착할 수도 있다.
도 3(b)는 본 발명의 제 2 실시예에 따르는 금속 박판을 적층한 반도체 검사 패드의 제조 방법 중 접착제(10)를 이용하여 필름(4)을 부착하는 시트제조단계(S1)를 도시한 사시도로서, 시트제조단계(S1)는 필름(4)의 일면에 접착제(10) 또는 프라이머(이하, 접착제)를 분사한 후 상기 접착제를 통해 필름(4)의 일면에 금속 박판(1)을 부착하게 된다.
바람직한 실시예로서 상기 접착제(10)의 도포 방법으로는 코팅, 페인팅, 스프레이 중 어느 하나의 방법으로 도포될 수도 있으며, 도포량은 1~50㎛의 두께가 되도록 도포하는 것이 바람직하다.
또한, 상기 접착제는 경화된 후 절연성을 띄는 것으로 선택되어야 하며, 보다 높은 절연성을 위해 접착제에 실리콘, 우레탄, PI, PET, PEN, PE, PP, PT, 고무 중 어느 하나를 더 포함하거나, 실리콘, 우레탄, PI, PET, PEN, PE, PP, PT, 고무 중 어느 하나를 접착제의 용도로서 액상으로 도포할 수도 있다.
또한, 상기 필름(4)은 실리콘, 우레탄, PI, PET, PEN, PE, PP, PT, 고무 중 어느 하나를 포함한 것을 사용할 수도 있으며, 상기 금속 박판(1)은 Cu, Au, Ag, Pt, Fe, Al, Ni, Mg, Pb, Zn, Sn, Co, Cr, Mn, C 중 적어도 어느 하나를 포함하는 것을 사용할 수도 있다.
상기와 같은 필름(4) 및 금속 박판(1)은 접착제를 통해 하나의 1차 시트(60)로 제조되며, 상기 1차 시트(60)의 두께를 조절하거나, 상기 필름(4)과 금속 박판(1) 사이의 접착력을 높이기 위해 압연 롤러(30) 또는 프레스(미도시)를 이용하여 1차 시트(60)의 상,하면을 가압할 수도 있다.
바람직한 실시예로 상기 필름(4)은 보다 얇은 도전체간 사이 거리를 얻기 위해 1~100㎛의 두께를 가지는 것을 사용하는 것이 바람직하나, 필요(사용 용도 및 테스트할 단자 거리)에 따라 1~5000㎛의 두께를 가지는 필름(4)이 사용될 수도 있다.
또한, 상기 금속 박판(1)은 보다 미세한 도전체를 얻기 위해 1~100㎛의 두께를 가지는 것을 사용하는 것이 바람직하나, 필요(사용 용도 및 테스트할 단자의 두께)에 따라 1~5000㎛의 두께를 가지는 금속 박판(1)이 사용될 수도 있다.
도 4에 도시된 바와 같이, 본 발명에 따른 금속 박판을 적층한 반도체 검사 패드의 제조 방법 중 에칭단계(S2)는 1차 시트를 뒤집어 금속 박판(1)을 에칭하여 2차 시트로 가공하는 것으로서, 보다 상세하게는 뒤집혀서 상,하부가 바뀐 1차 시트의 일면(이하 상부)에 위치한 금속 박판(1)을 에칭하여 복수 개의 라인(Line) 형상의 도전체(11)를 만드는 것으로서, 각 라인 형상의 금속 박판(이하 도전체(11))은 소정의 간격을 두고 이격되어 있다.
바람직한 실시예로 상기 도전체(11) 사이의 거리는 제1 수지(2) 또는 필름(4)의 두께와 같이 1~50㎛의 길이로 이격되도록 금속 박판(1)을 에칭하는 것이 바람직하다. 즉, 상기 도전체(11) 사이의 거리는 제1수지(2) 또는 필름(4)의 두께와 동일하도록 에칭하며, 제1수지(2) 또는 필름(4)의 두께에 따라 변화한다.
또한, 에칭두께는 각 도전체(11)가 접하지 않도록 초기 금속 박판(1)의 두께만큼 에칭하고, 끝단에 위치한 도전체(11)는 하부에 위치한 절연체(21)의 끝단과 소정의 간격을 두고 내측에 위치하도록 절연체(21)의 끝단에 위치한 금속 박판(1)은 A와 같이 전부 에칭하는 것이 바람직하다.
바람직한 실시예로서 에칭방법으로 레이저(50)를 이용하여 도전체(11)가 형성될 이외의 부분을 제거하는 것이 바람직하나, 도전체(11)가 형성될 부분에 포토 레지스트를 피복하여 도전체(11)가 형성될 이외의 부분을 제거하는 화학적 부식방법(에칭)을 이용할 수도 있다.
또한, 에칭 간격을 조절하여 도전체(11) 사이의 피치(Pitch)를 조절할 수도 있으며, 레이저를 이용하여 에칭할 경우 레이저의 입사 각도에 따라 사각형 이외에 사다리꼴, 평행사변형, 삼각형의 단면을 가지는 도전체(11)를 형성할 수도 있으며, 복수 개의 레이저(50)로 보다 넓은 범위를 빠르게 에칭할 수도 있다.
도 5(a)에 도시된 바와 같이, 본 발명의 제1 실시예에 에 따른 금속 박판을 적층한 반도체 검사 패드의 제조 방법 중 제 2차 프라이머 도포단계(S3a)는 도전체(11)가 위치한 2차 시트의 상면에 프라이머(40)를 도포하여 표면의 부착력을 높이는 단계로서, 제 2 수지(3)를 코팅하기 위한 사전 작업이다.
바람직한 실시예로서 상기 프라이머의 도포 방법으로는 코팅, 페인팅, 스프레이 중 어느 하나의 방법으로 도포될 수도 있으며, 도포량은 1~2㎛의 두께가 되도록 도포하는 것이 바람직하다.
또한, 수지를 코팅하기 이전에 보조 역할을 위한 작업으로서, 보다 높은 품질의 반도체 검사 패드(5)를 생산하기 위한 방법이나, 도포방법 또는 도포량은 재질, 온도, 습도에 따라 달라질 수도 있으며, 제 1차 프라이머 도포단계(S3a) 없이 진행될 수도 있다.
도 5(b)에 도시된 바와 같이, 본 발명의 제1실시예에 따른 금속 박판을 적층한 반도체 검사 패드의 제조 방법 중 코팅단계(S3b)는 2차시트 또는 상기 제 2차 프라이머 도포단계(S3a)를 통해 프라이머(40)가 도포된 2차 시트의 상면에 제 2 수지(3)를 도포하는 것으로서, 상기 제 2 수지(3)를 이용하여 2차 시트의 상면을 코팅하게 된다.
또한, 상기 제 2 수지(3)는 실리콘, 우레탄, PP, PE, PT, 고무 중 어느 하나를 포함할 수도 있으며, 복수 개의 노즐을 이용하여 보다 넓은 범위를 빠르게 분사할 수도 있다.
따라서, 상기 제 2 수지(3)의 코팅으로 2차 시트의 상면에는 도5(b)의 (B) 또는 (C)와 같이 제 2 수지층이 형성되며, 제 1 수지층과 동일하게 절연체의 역할을 하게 된다.
바람직한 실시예로 상기 제 2 수지층(이하 절연체)은 높은 품질을 얻기 위해 B와 같이 도전체(11)의 높이(금속 박판(1)의 두께)와 같은 10~50㎛의 두께로 코팅되는 것이 바람직하나, 필요에 따라 코팅량의 조절을 통해 C와 같이 도전체(11)의 높이 보다 높게하거나, 도전체(11)의 높이 보다 낮은 두께로 코팅할 수도 있다.
또한, 제 1 수지(2)와 동일한 수지를 사용하는 것이 바람직하나 필요에 따라 다른 성분의 수지가 코팅될 수도 있다.
또한, 필요에 따라 코팅단계는 도 5(b)의 (A)와 같이 생략될 수도 있으며, 코팅단계가 생략될 경우, 다음 단계인 적층단계(S3)에서 다른 2차 시트의 절연체가 일면에 도전체가 형성된 2차 시트의 상부에 적층되어 코팅과 같은 효과를 내도록 감싸게 된다.
도 6은 본 발명의 제2 실시예에 따르는 금속 박판을 적층한 반도체 검사 패드의 제조 방법 중 접착제를 이용한 적층단계로서, 적층단계는 접착제를 도포하여 접착층을 형성하고, 적층하는 순서로 구성되어 있다.
보다 상세하게는, 적층단계(S3)의 접착제 도포는 401에 도시된 2차 시트(61)의 일면에 위치한 도전체(11)의 상면에 접착제(10)를 도포하여 접착층(6)을 형성하게 되며, 보다 상세하게는 402에 도시된 바와 같이, (A) 또는 (B)의 형상으로 접착층(6)이 형성될 수 있다.
바람직한 실시예로서 상기 접착제(10)의 도포 방법으로는 코팅, 페인팅, 스프레이 중 어느 하나의 방법으로 도포될 수도 있으며, 접착제(10)의 도포량은 402의 (A)와 같은 형상일 경우, 도전체(11)와 동일한 두께가 되도록 접착제(10)를 도포하며, (B)와 같은 형상일 경우, 도전체(11)보다 높은 두께가 되도록 접착제(10)를 도포하는 것이 바람직하다.
도 7에 도시된 바와 같이, 본 발명에 따른 금속 박판을 적층한 반도체 검사 패드의 제조 방법 중 적층단계(S3)는 2차 시트를 소정의 높이가 되도록 상기 2차 시트의 상면에 평행하게 복수 개의 2차 시트를 적층하여 하나의 스텍(62)을 형성하는 단계이다.
또한, 복수 개의 2차 시트를 적층함에 있어서, 각 2차 시트가 고정될 수 있도록 각 2차 시트의 상면에 접착제를 도포한 후 적층하게 된다.
상기 접착제는 경화된 후 절연성을 띄는 것으로 선택되어야 하며, 보다 높은 절연성을 위해 접착제에 실리콘, 우레탄, PP, PE, PT, 고무 중 어느 하나를 더 포함할 수도 있다.
또한, 실리콘, 우레탄, PP, PE, PT, 고무 중 어느 하나를 접착제의 용도로서 액상으로 도포할 수도 있다.
또한, 상기 접착제의 도포 방법으로는 코팅, 페인팅, 스프레이 중 어느 하나의 방법으로 도포될 수도 있으며, 도포량은 1~10㎛의 두께가 되도록 도포하는 것이 바람직하나, 재질, 온도, 습도에 따라 적정 도포량은 상이하며, 도포량이 적어 미접착되는 문제가 발생되지 않는다면 특별한 제약은 없다.
바람직한 실시예로서 하나의 2차 시트 상면에 접착제를 도포하고, 다른 2차 시트를 올려 적층한 후 가열, 가압하여 경화시키고, 또 다른 2차 시트를 접착제를 이용하여 적층 하는 순차적인 방법으로 적층하게 된다.
다른 실시예로서 하나의 2차 시트 상면에 접착제를 도포하고, 다른 2차 시트를 올려 적층하며, 또 다른 2차 시트를 접착제를 이용하여 적층 하는 방식으로 하나의 스텍(62)을 제조한 후 가열, 가압하여 경화시킬 수도 있다.
또한, 가열, 가압은 경화시키기 위한 하나의 방법으로서 가열, 가압 중 어느 하나만 진행되거나, 자연건조에 의한 경화가 진행될 수도 있다.
또한, 상기 가열온도는 50~120℃의 온도가 바람직 하나, 상온 이상의 온도로 경화속도를 높여 줄 수 있는 온도이고, 사용되는 절연체의 용융점 이하의 온도이면 특별한 제약은 없다.
또한, 가압되는 압력은 사용되는 절연체의 재질에 따라 상이하며, 적층된 스텍(62)의 단면 폭이 가압시 1~10%의 변화율 내에서 가압하는 것이 바람직하다.
따라서, 상기 적층 방법에 의해 2차 시트는 하나의 스텍(62)으로 제조되며, 스텍(62)은 사각형의 절연체(21) 내부에 복수 개의 도전체(11)가 소정의 간격을 가지고 복수 개의 열과 행으로 배열된 형상의 단면을 가지게 된다.
도 8에 도시된 바와 같이, 본 발명에 따른 금속 박판을 적층한 반도체 검사 패드의 제조 방법 중 절단단계(S4)는 스텍(62)을 횡방향으로 소정의 간격을 두고 수직 절단하여 복수 개의 반도체 검사패드(5)를 제조하게 된다.
보다 상세하게는 스텍(62)의 도전체(11)가 형성된 일면으로부터 소정의 간격을 두고 일면에 평행하게 수직 절단하는 것으로서, 절단 방법은 레이저(50)를 이용하거나, 와이어, 칼날과 같은 절단도구 중 어느 하나를 이용한 절단이 가능하다.
또한, 상기 수직 절단은 스텍(62)의 일측에서 소정의 간격으로 순차적인 절단이 이루어지거나 복수 위치의 절단이 동시에 이루어질 수도 있다.
바람직한 실시예로서 상기 절단 간격은 반도체 검사 패드(5)의 두께가 1~3㎜가 되도록 절단하는 것이 바람직하나 반도체 검사 패드(5)의 사용 조건 등을 감안하여, 다양한 조건으로 절단 간격을 조절하여 제조할 수도 있다.
도 9에 도시된 바와 같이, 본 발명에 따른 금속 박판을 적층한 반도체 검사 패드는 절단단계(S4) 이후에 하나의 반도체 검사 패드(5)로 제조되며, 상기 반도체 검사 패드(5)는 추가적인 도금단계(S5)(미도시)가 더 진행될 수도 있다.
본 발명의 제1 실시예 또는 제2 실시예에 따르는 금속 박판을 적층한 반도체 검사 패드의 제조방법에 의해 제조된 금속 박판을 적층한 반도체 검사패드는 사각형의 단면에 Y축 방향으로 소정의 길이를 가지는 절연체로 구성된 제 1층(21a)과 상기 제 1층(21a)과 Z축 방향으로 동일한 높이와 Y축 방향으로 동일한 길이를 가지는 사각형 단면의 절연체를 일정한 간격마다 Z축 방향으로 관통하는 복수 개의 사각형 도전체(11)로 구성된 제 2층(21b)과 상기 제 1층(21a)과 제 2층(21b)이 X축 방향으로 교차 적층되어 전체적으로 사각형의 패드를 이루며, 상기 패드의 X축 양 끝단부에는 제 1층(21a)이 위치하는 것을 특징으로 한다.
상기와 같이, 절단단계(S4)를 통해 제조된 반도체 검사 패드(5)는 상면과 하면의 형상이 동일하며, 측면부는 모두 절연체로 형성되어 있다.
또한, A1과 같이 사각형의 단면을 가지고 Y축 방향으로 소정의 길이를 가지며, 절연체로 구성된 제 1층(21a)과, 상기 제 1층(21a)의 X축 방향 측면에 상기 제 1층(21a)의 Z축 높이와 같은 높이를 가지는 사각형 단면의 절연체로 구성된 제 2층(21b)이 형성되며, 상기 제 2층(21b)은 동일한 Z축 높이를 가지는 복수 개의 도전체(11)가 Y축 방향으로 일정하게 이격되어 Z축 방향으로 관통되어 있다.
상기 제 1층(21a)의 X축 방향 측면으로 제 2층(21b)과 제 1층(21a)이 교차 적층되며, X축 양 끝단부에는 제 1층(21a)이 형성되어 있다.
상기와 같이 복수 개의 제 1층(21a)과 제 2층(21b)이 교차 적층되어 사각형의 반도체 검사 패드(5)를 이루게 된다.
또한, 상기 제 2층(21b)의 Y축 방향 양 끝단부에는 도전체(11)가 형성되지 않으며, 측면부는 항상 절연체로 구성된 형태가 된다.
또한, 상기 반도체 검사 패드(5)는 제조 과정 중 가열, 압착과 같은 적층단계(S3)를 통해 제 1층(21a)과 제 2층(21b)이 용융 접합되어, 하나의 절연체로 보일 수도 있다.
또한, B3과 같이 제 2층(21b)에 형성된 도전체(11)가 제 1층(21a)방향으로 치우쳐진 형상일 수도 있으며, 이는 반도체 검사 패드(5)의 제조 과정 중 코팅단계(S3b)의 코팅방법에 따라 형성된 것으로서, 도전체(11)보다 높은 높이로 절연체가 코팅된 것이다.
또한, B3가 적층되어, B2와 같이 하나의 시트형상을 이루게 되면, A2에 비해 X축 방향 도전체(11) 사이 간격에 비해 넓으며, 이는 도전체(11)의 두께(H1)는 같으나, 절연체(21)의 높이(H2) 차이로 인한 것이다.
바람직한 실시예로서, 10~50㎛의 각 도전체 간의 사이 간격과 5~30㎛의 도전체 두께(H1)를 가지는 것이 바람직하나, 수지의 코팅두께와 금속 박판의 두께에 따라 변동될 수도 있으며, 에칭시에 형성되는 도전체의 상면을 일부 에칭하여 보다 미세한 두께의 도전체가 되도록 할 수도 있다.
또한, 절단단계(S4) 이후에 진행될 수도 있는 도금단계(S5)는 반도체 검사 패드(5)의 상면 및 하면에 노출되어 있는 도전체(11)의 부식을 방지하기 위해 각 도전체(11)의 상,하면을 도금하는 것으로, 도금단계(S5)를 진행한 반도체 검사 패드(5)는 도전체(11)의 상면과 하면에 도금층을 더 포함한 것을 특징으로 한다.
또한, 상기 도금단계(S5)는 각 반도체 검사 패드의 외면 전체를 도금하게 되지만, 도전체(11) 이외의 절연체(21)는 도금재료가 부착되지 않아 도금이 이루어지지 않는다.
따라서, 외면에 노출되어 있는 각 도전체(11)의 상,하면만 도금된다.
바람직한 실시예로서 외부로부터 전기에너지를 공급받지 않고 금속염 수용액 중의 금속이온을 환원제의 힘에 의해 자기 촉매적으로 환원시켜 피처리물의 표면 위에 금속을 석출시키는 무전해 도금방법으로 도금을 진행하는 것이 바람직하며, 보다 높은 도금품질을 위해서 1차 도금과 2차 도금으로 나누어 진행할 수도 있다.
또한, 1차 도금과 2차 도금의 도금재료가 상이할 수도 있으며, 도전체(11)의 반응성(금속 원자가 산화되어 양이온이 되려는 경향)을 비교하여 도금할 금속을 정하게 되며, 도전체(11)가 반응성이 가장 높고, 1차 도금 금속, 2차 도금 금속 순으로 반응성이 낮은 금속을 사용하게 된다.
따라서, 금속의 반응성에 따라 도금 후 도전체(11)의 표면이 부식되는 것을 방지되는 효과가 발생하게 된다.
예를 들면, 도전체(11)로 Cu를 사용하고, 1차 도금만 진행할 경우 Au, Ag 등의 Cu보다 낮은 반응성을 가지는 금속을 사용하여 도금을 진행하게 된다.
또한, 도전체(11)로 Cu를 사용하고, 1차 도금과 2차 도금을 진행하게 되는 경우, 1차로 Ni, Ag 등의 Cu보다 낮은 반응성을 가지는 금속을 사용하여 1차 도금을 진행한 후, 2차 도금은 1차 도금을 진행한 금속보다 낮은 반응성을 가지는 Pt, Au 등의 금속으로 도금을 진행하게 된다.
바람직한 실시예로서 1차 도금만 진행할 경우 도금되는 두께는 1~10㎛가 바람직하며, 1차 도금과 2차 도금을 진행하게 되는 경우 도금되는 총 두께가 1~15㎛이 되도록 함이 바람직하다.
이상과 같이 본 발명은 첨부된 도면을 참조하여 바람직한 실시예를 중심으로 기술되었지만 당업자라면 이러한 기재로부터 본 발명의 범주를 벗어남이 없이 많은 다양한 자명한 변형이 가능하다는 것은 명백하다. 따라서 본 발명의 범주는 이러한 많은 변형의 예들을 포함하도록 기술된 청구범위에 의해서 해석되어져야 한다.

Claims (13)

  1. 전도성 금속 박판(1)에 절연성 제 1 수지(2)를 코팅하여 1차 시트가 제조되는 시트제조단계(S1)와;
    상기 1차 시트의 금속 박판(1)을 복수 개의 라인이 형성되도록 에칭하여 각 라인상의 도전체(11)가 소정의 거리만큼 이격된 2차 시트가 제조되는 에칭단계(S2)와;
    상기 2차 시트를 복수 개 적층하여 하나의 스텍(62)이 제조되는 적층단계(S3)와;
    상기 적층된 스텍(62)을 소정의 두께로 수직절단하는 절단단계(S4)를 포함하는 것을 특징으로 하는
    금속 박판을 적층한 반도체 검사 패드의 제조 방법.
  2. 제 1항에 있어서,
    상기 제 1 수지(2)가 실리콘, 우레탄, PE, PP, PT, 고무 중 적어도 어느 하나를 포함하는 것을 특징으로 하는
    금속 박판을 적층한 반도체 검사 패드의 제조 방법.
  3. 제 1항에 있어서,
    상기 에칭단계 이후에 라인상의 도전체(11)가 형성된 2차 시트의 상부에 제 2 수지(3)를 코팅하여,
    상기 제 2 수지(3)가 절연체로 형성되는 코팅단계를 더 포함한 것을 특징으로 하는
    금속 박판을 적층한 반도체 검사 패드의 제조 방법.
  4. 제 2항에 있어서,
    상기 제 2 수지(3)가 실리콘, 우레탄, PE, PP, PT, 고무 중 적어도 어느 하나를 포함하는 것을 특징으로 하는
    금속 박판을 적층한 반도체 검사 패드의 제조 방법.
  5. 제 1항 또는 제 3항에 있어서,
    상기 제 1 수지(2) 또는 제 2 수지(3)를 코팅하기 이전에 코팅되는 표면에 프라이머(40)를 도포하여 코팅되는 수지의 부착력을 높이는 것을 특징으로 하는
    금속 박판을 적층한 반도체 검사 패드의 제조 방법.
  6. 절연성 필름의 일면에 전도성 금속 박판을 부착하여 1차 시트가 제조되는 시트제조단계(S1)와;
    상기 1차 시트의 금속 박판을 복수 개의 라인이 형성되도록 에칭하여 각 라인상의 도전체가 소정의 거리만큼 이격된 2차 시트가 제조되는 에칭단계(S2)와;
    상기 2차 시트를 복수 개 적층하여 하나의 스텍이 제조되는 적층단계(S3)와;
    상기 적층된 스텍을 소정의 두께로 수직절단하는 절단단계(S4)를 포함하는 것을 특징으로 하는
    접착제를 이용하여 금속 박판을 적층한 반도체 검사 패드의 제조 방법.
  7. 제 6항에 있어서,
    상기 필름은 실리콘, 우레탄, PI, PET, PEN, PE, PP, PT, 고무 중 적어도 어느 하나를 포함하는 것을 특징으로 하는
    접착제를 이용하여 금속 박판을 적층한 반도체 검사 패드의 제조 방법.
  8. 제 6항에 있어서,
    상기 적층단계는 라인상의 도전체가 형성된 2차 시트의 상부에 접착제를 도포하며,
    상기 접착제로 구성된 접착층을 이용하여 복수 개의 2차 시트를 적층하는 것을 특징으로 하는
    접착제를 이용하여 금속 박판을 적층한 반도체 검사 패드의 제조 방법.
  9. 제 8항에 있어서,
    상기 접착층은 실리콘, 우레탄, PI, PET, PEN, PE, PP, PT, 고무 중 적어도 어느 하나를 포함하는 것을 특징으로 하는
    접착제를 이용하여 금속 박판을 적층한 반도체 검사 패드의 제조 방법.
  10. 제 1항 또는 제6항에 있어서,
    상기 절단단계 이후에 검사 패드의 표면에 무전해 도금을 하여 도전체(11)의 산화를 방지하는 도금단계를 더 포함한 것을 특징으로 하는
    금속 박판을 적층한 반도체 검사 패드의 제조 방법.
  11. 제 1항 또는 제6항에 있어서,
    상기 금속 박판(1)이 Cu, Au, Ag, Pt, Fe, Al, Ni, Mg, Pb, Zn, Sn, Co, Cr, Mn, C 중 적어도 어느 하나를 포함하는 것을 특징으로 하는
    금속 박판을 적층한 반도체 검사 패드의 제조 방법.
  12. 사각형의 단면에 Y축 방향으로 소정의 길이를 가지는 절연체로 구성된 제 1층(21a)과;
    상기 제 1층(21a)과 Z축 방향으로 동일한 높이와 Y축 방향으로 동일한 길이를 가지는 사각형 단면의 절연체를 일정한 간격마다 Z축 방향으로 관통하는 복수 개의 사각형 도전체(11)로 구성된 제 2층(21b)과;
    상기 제 1층(21a)과 제 2층(21b)이 X축 방향으로 교차 적층되어 전체적으로 사각형의 패드를 이루며,
    상기 패드의 X축 양 끝단부에는 제 1층(21a)이 위치하는 것을 특징으로 하는
    금속 박판을 적층한 반도체 검사 패드.
  13. 제 12항에 있어서,
    상기 도전체(11)의 상면과 하면에 도금층을 더 포함한 것을 특징으로 하는
    금속 박판을 적층한 반도체 검사 패드.
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