WO2015119396A1 - 인쇄회로기판, 패키지 기판 및 이의 제조 방법 - Google Patents

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WO2015119396A1
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bumps
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류성욱
김동선
이지행
남상혁
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엘지이노텍 주식회사
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Definitions

  • the present invention relates to a package substrate and a method of manufacturing the same.
  • the package substrate has a form in which a first substrate to which a memory chip is attached and a second substrate to which a processor chip is attached are connected.
  • Such a package substrate is advantageous in that the processor chip and the memory chip are manufactured in one package, thereby reducing the mounting area of the chip and enabling high-speed signal transmission through a short pass.
  • FIG. 1 is a cross-sectional view showing a package substrate according to the prior art.
  • the package substrate includes a first substrate 20 and a second substrate 30 attached on the first substrate 20.
  • the first substrate 20 may include a first insulating layer 1, a circuit pattern 2 formed on at least one surface of the first insulating layer 1, and a second insulating layer formed on the first insulating layer 1.
  • Layer 2 a third insulating layer 3 formed under the first insulating layer 1, a circuit pattern 4 formed on at least one surface of the first insulating layer 1, and a first insulating layer 1
  • a conductive via 5 formed in at least one of the second insulating layer 2 and the second insulating layer 3
  • a pad 6 formed on the upper surface of the second insulating layer 2, and the pad ( 6) a plurality of adhesive pastes 7 formed on, a memory chip 8 formed on at least one adhesive paste 7 of the plurality of adhesive pastes 7, and formed on the second insulating layer 2, and
  • a first protective layer 10 exposing a part of the upper surface of the pad 6 and a second protective layer 9 formed on the protective layer 10 to cover the memory chip 8.
  • the second substrate 30 may include a fourth insulating layer 11, a circuit pattern 12 formed on at least one surface of the fourth insulating layer 11, and a pad formed on at least one surface of the fourth insulating layer 11. 13, the conductive via 14 formed in the fourth insulating layer 11, the processor chip 15 formed on the fourth insulating layer 11, the processor chip 15, and the pad 13. It comprises a connecting member (S) for connecting.
  • the package substrate according to the prior art illustrated in FIG. 1 is a schematic diagram of a package on package (PoP) to which a through mold via (TMV) technique using a laser technique is applied.
  • PoP package on package
  • TMV through mold via
  • the TMV technology forms a conductive via connected to the pad through a laser process after molding the first substrate 20 as described above, thereby printing a solder ball (adhesive paste) in the conductive via.
  • the second substrate 30 is attached onto the first substrate 20 by the printed solder balls 7.
  • the prior art as described above is a method of connecting the first substrate and the second substrate by using the solder ball 7, and thus there is a problem in that the fine pitch is limited.
  • the embodiment provides a printed circuit board having a new structure.
  • the embodiment provides a printed circuit board easy to cope with fine pitch.
  • the printed circuit board according to the embodiment of the present invention is an insulating substrate; A plurality of pads formed on an upper surface of the insulating substrate; A protective layer including an opening exposing top surfaces of the plurality of pads and formed on the insulating substrate; A metal bump formed on a first pad and a second pad of the plurality of pads and protruding on a surface of the protective layer, wherein the first pad is formed at a left side of the center upper portion of the insulating substrate; The second pad is formed on the right side of the center upper portion of the insulating substrate.
  • the electronic device may further include an electronic device attached to the third pad by an adhesive ball formed on at least one third pad of the plurality of pads, wherein the electronic device is formed on the insulating substrate and exposed to the outside. It is.
  • the metal bumps may include buried bumps formed on the first pads and the second pads and embedded in the openings of the protective layer, and protruding bumps formed on the buried bumps and protruding above the surface of the protective layer. Include.
  • each of the buried bumps and the protruding bumps has the same upper and lower widths, and the upper and lower widths of the buried bumps are smaller than the upper and lower widths of the protruding bumps.
  • the upper surface of the metal bump is higher than the upper surface of the electronic element attached to the upper portion of the insulating substrate.
  • the protruding bump may include a first protruding bump formed of the same material as the buried bump and a second protruding bump formed on the first protruding bump and a surface treatment layer protecting an upper surface of the first protruding bump. Include.
  • the package substrate according to an embodiment of the present invention, the lower substrate to which at least one electronic element or the first chip is attached; And an upper substrate attached to at least one second chip, the upper substrate being coupled to the lower substrate, wherein the lower substrate protrudes over the surface of the insulating substrate on the insulating substrate and the insulating substrate, And a plurality of metal bumps formed thereon, and the upper substrate is supported by the metal bumps and attached to the lower substrate through the solder balls.
  • the electronic device or the first chip of the lower substrate is formed in a region between the plurality of metal bumps and exposed to the outside of the upper portion of the insulating substrate, and has a lower height than the plurality of metal bumps.
  • the insulating substrate may further include a protective layer having a plurality of pads connected to the plurality of metal bumps and an opening exposing upper surfaces of the plurality of pads, wherein the metal bumps are formed on the plurality of pads. And a buried bump embedded in the opening of the protective layer, and a protruding bump formed on the buried bump and protruding above the surface of the protective layer.
  • each of the buried bumps and the protruding bumps has the same upper and lower widths, and the upper and lower widths of the buried bumps are smaller than the upper and lower widths of the protruding bumps.
  • the protruding bump may include a first protruding bump formed of the same material as the buried bump and a second protruding bump formed on the first protruding bump and a surface treatment layer protecting an upper surface of the first protruding bump. Include.
  • the semiconductor device may further include a molding layer formed between the lower substrate and the upper substrate and filling the electronic device or the first chip of the lower substrate exposed to the outside and the metal bump.
  • an insulating substrate having a plurality of pads formed on an upper surface thereof is prepared, a protective layer having an opening exposing upper surfaces of the plurality of pads is formed on the insulating substrate, Manufacturing a lower substrate by forming a metal bump protruding over a surface of the protective layer on a pad; Manufacturing an upper substrate to which at least one chip is attached; Forming an adhesive ball on the metal bump of the lower substrate; And arranging the upper substrate on the adhesive ball to bond the upper substrate supported by the plurality of metal bumps on the lower substrate.
  • the manufacturing of the lower substrate may further include attaching an electronic device or a first chip to at least one pad formed in an area between the plurality of metal bumps. Is formed on the lower substrate and is exposed to the outside.
  • the electronic device or the first chip has a height lower than that of the plurality of metal bumps.
  • the metal bumps may form a mask having a window having a larger width than the opening of the protective layer while exposing the top surfaces of the plurality of pads and the openings of the protective layer on the protective layer, and the entire area of the opening. And forming a first bump filling a partial region of the mask, and forming a second bump filling the remaining partial region of the mask on the first bump.
  • the method may further include filling a plurality of metal bumps with the electronic device or the first chip by forming a molding layer in a region between the lower substrate and the upper substrate.
  • the present invention by forming a metal post of the lower substrate, by using the formed metal post to attach the upper substrate on the lower substrate to manufacture a package substrate, it is possible to cope with the fine pitch, accordingly Maximize the productivity of the manufacturer.
  • the molding region formed between the lower substrate and the upper substrate is supported by the metal post formed on the lower substrate, it is possible to efficiently protect the electronic device attached to the molding region. As a result, the reliability of the package substrate can be improved.
  • FIG. 1 is a cross-sectional view showing a package substrate according to the prior art.
  • FIG. 2 illustrates a printed circuit board according to an exemplary embodiment of the present invention.
  • 3 to 14 are cross-sectional views illustrating a method of manufacturing the printed circuit board illustrated in FIG. 2 in order of process.
  • 15 is a cross-sectional view illustrating a package substrate according to an exemplary embodiment of the present invention.
  • 16 to 18 are cross-sectional views for explaining a method of manufacturing the package system shown in FIG. 15 in order of process.
  • FIG. 2 illustrates a printed circuit board according to an exemplary embodiment of the present invention.
  • a printed circuit board may include a first insulating layer 101, a circuit pattern 102, a conductive via 103, a second insulating layer 104, and a third insulating layer.
  • 105, the first pad 106, the second pad 107, the protective layer 108, the first solder ball 109, the processor chip 110, the electronic device 112, the adhesive paste 111, The second solder ball 116 and the metal bumps 115 are included.
  • the first insulating layer 101 may be a core substrate.
  • the first insulating layer 101 may be a supporting substrate of a printed circuit board on which a single circuit pattern is formed, but may also mean a region in which any circuit pattern is formed among substrates having a plurality of stacked structures.
  • a second insulating layer 104 is formed on the first insulating layer 101, and a third insulating layer 105 is formed below the first insulating layer 101.
  • the first to third insulating layers 101, 104, and 105 form an insulating plate, and may be a thermosetting or thermoplastic polymer substrate, a ceramic substrate, an organic-inorganic composite material substrate, or a glass fiber impregnated substrate. If included, may include epoxy-based insulating resin, such as FR-4, Bismaleimide Triazine (BT), Ajinomoto Build up Film (ABF), otherwise may include a polyimide-based resin, but is not particularly limited thereto no.
  • epoxy-based insulating resin such as FR-4, Bismaleimide Triazine (BT), Ajinomoto Build up Film (ABF)
  • BT Bismaleimide Triazine
  • ABSF Ajinomoto Build up Film
  • the first to third insulating layers 101, 104, and 105 may be formed of different materials.
  • the first insulating layer 101 may be an impregnating substrate including glass fibers, and second and third insulating layers.
  • the 104 and 105 may be an insulating sheet formed of only resin.
  • the first insulating layer 101 is a central insulating layer and may be thicker than the second and third insulating layers 104 and 105.
  • Internal circuit patterns 102 are formed on at least one of the upper and lower portions of the first insulating layer 101.
  • the circuit pattern 102 may be formed by an additive process, a subtractive process, a modified semi additive process (MSAP), a semi additive process (SAP) process, or the like, which is a conventional manufacturing process of a printed circuit board. Possible details are omitted here.
  • MSAP modified semi additive process
  • SAP semi additive process
  • a conductive via 103 is formed in the first insulating layer 101 to connect the internal circuit patterns 102 formed on different layers to each other.
  • External circuit patterns are also formed in the second insulating layer 104 formed on the first insulating layer 101 and the third insulating layer 105 formed on the lower portion.
  • An external circuit pattern (not shown) is formed on the exposed surface of the second insulating layer 104 formed on the first insulating layer 101 and the third insulating layer 105 formed on the lower portion.
  • the external circuit pattern may refer to pads 106 and 107 shown in the drawing. That is, the external circuit pattern is formed by the same process as the pads 106 and 107, and is divided into a pattern and a pad according to its function.
  • a circuit pattern is formed on the surfaces of the second insulating layer 104 and the third insulating layer 105, and part of the circuit pattern may be an external circuit pattern, and the other part may be a chip or another substrate according to the function of the circuit pattern. And pads 106 and 107 connected thereto.
  • conductive vias are formed in the second insulating layer 104 and the third insulating layer 105.
  • the conductive via 103 as described above forms a via hole that opens at least one of the first, second, and third insulating layers 101, 104, and 105 through a laser process, thereby forming a metal inside the formed via hole. It can form by filling with a paste.
  • the metal material forming the conductive via 103 may be any one selected from Cu, Ag, Sn, Au, Ni, and Pd, and the metal material filling may include electroless plating, electroplating, and screen printing. Any one of screen printing, sputtering, ecaporation, ink jetting, and dispensing can be used in combination thereof.
  • the via hole may be formed by any one of mechanical, laser, and chemical processing methods.
  • the via hole is formed by machining, a method such as milling, drilling, and routing may be used.
  • a method such as milling, drilling, and routing may be used.
  • UV or Co2 laser may be used.
  • the first, second and third insulating layers 101, 104, and 105 may be opened using a chemical agent containing aminosilane, ketones, or the like.
  • the processing by the laser is a cutting method of concentrating optical energy on the surface to melt and evaporate a part of the material to take the desired shape
  • the complex formation by a computer program can be easily processed, and other methods to cut Difficult composite materials can also be processed.
  • the processing by the laser can be cut to a minimum diameter of 0.005mm, there is a wide advantage in the thickness range that can be processed.
  • a YAG (Yttrium Aluminum Garnet) laser, a CO2 laser, or an ultraviolet (UV) laser is preferable to use as the laser processing drill.
  • the YAG laser is a laser capable of processing both a copper foil layer and an insulating layer
  • the CO2 laser is a laser capable of processing only an insulating layer.
  • a protective layer 108 is formed on the surfaces of the second insulating layer 104 and the third insulating layer 105 (the surface exposed to the outside, the surface on which the pad is formed).
  • the protective layer 108 has an opening that exposes an upper surface of the first pad 106.
  • the protective layer 108 is to protect the surfaces of the second insulating layer 104 and the third insulating layer 105, the front surface of the second insulating layer 104 and the third insulating layer 105. And openings that open the top surface of the first pad 106 laminate structure to be exposed.
  • the protective layer 108 may be formed of at least one or more layers using any one or more of a solder resist (SR), an oxide, and Au.
  • SR solder resist
  • oxide oxide
  • Au Au
  • the first pad 106 exposed by the opening of the protective layer 108 is divided according to its function.
  • the first pad 106 is divided into a pad connected to the processor chip 110 or the electronic device 112 and a pad for connecting to an external substrate.
  • a first solder ball 109 is formed on at least one of the first pads, and the processor chip 110 is attached by the formed first solder ball 109.
  • an adhesive paste 111 is formed on at least one of the first pads, whereby the electronic device 112 is attached by the formed adhesive paste 11.
  • the electronic device 112 may be a passive device, and may be, for example, a resistor, an inductor, or a capacitor.
  • the electronic device 112 is a MLCC (Multi Layer Ceramic Capacitor).
  • the adhesive paste 111 is at least one solder cream selected from the group consisting of a low melting point solder, a high melting point solder, a solder composed of alloy particles, a solder containing a resin, and a combination thereof, or a metallic material having an adhesive property. It may be made of, in some cases, may include a metal powder to secure the conductivity.
  • the adhesive paste 111 is applied on the at least one other first pad, and thus the electronic element 112 is seated on the applied adhesive paste 111, whereby the lateral direction of the electronic element 112 is provided. It is formed by depositing.
  • a second solder ball 116 is formed on an exposed surface of the second pad 108 formed on the surface of the third insulating layer 105.
  • the electronic device 112 and the processor chip 110 may include at least one of the first insulating layer 101, the second insulating layer 104, and the third insulating layer 105. Rather than being embedded in one, it is formed on the second insulating layer 104 and exposed to the outside.
  • the electronic device 112 and the processor chip 110 are embedded in a molding layer (described later) formed in a package process with an upper substrate.
  • At least one of the first pads 106 is provided with a metal bump 115.
  • the metal bumps 115 are formed on the top surface of the first pad 106 exposed through the protective layer 108.
  • the metal bumps 115 protrude from the surface of the protective layer 108.
  • the metal bumps 115 may have a columnar shape in which the upper width and the lower width are different from each other.
  • the metal bumps 115 may be formed on any one of the first pads formed on the left side of the first pads 106 and the other one of the first pads formed on the right side thereof. Is formed.
  • the metal bumps 115 are formed on the leftmost pad, any pad adjacent to the leftmost pad, the rightmost pad, and the rightmost pad. Each of the pads adjacent to and may be formed.
  • the metal bumps 115 are used for the package with the upper substrate, so that at least one of the metal bumps 115 is formed on the left and right sides for easy package with the upper substrate.
  • the height of the metal bumps 115 may be higher than the height of the electronic device 112 and the processor chip 110 attached to the second insulating layer 104.
  • the thickness of the portion of the metal bumps 115 protruding above the protective layer 108 to have a thickness of 100 ⁇ 150 ⁇ m.
  • the metal bumps 115 include a first bump 113 in contact with the first pad 106 and a second bump 114 formed on the first bump 113.
  • the first bump 113 is formed of a metal material such as copper and Sn (Tin) by a plating method.
  • the first bump 113 includes a first part embedded in the passivation layer 108 and a second part protruding above the passivation layer 108.
  • the first part has a columnar shape with the same width of the upper and lower.
  • the second part also has a columnar shape with the same upper and lower widths.
  • the first part and the second part have different widths.
  • the width of the upper part and the lower part of the first part has the same width as that of the opening of the protective layer 108.
  • the width of the upper part and the lower part of the second part is formed to have a width larger than the width of the opening of the protective layer 108.
  • the second part extends to the upper surface of the protective layer 108.
  • the second bumps 114 are surface treatment layers for protecting the upper surface of the first bumps 113.
  • the second bump 114 may be formed by a surface treatment method of any one of an organic solderability preservative (OSP), an electroless plating (ENEPIG), and an EPIG (Thin-Nickel Electroless Palladium Immersion Gold).
  • OSP organic solderability preservative
  • ENEPIG electroless plating
  • EPIG Thin-Nickel Electroless Palladium Immersion Gold
  • the second bumps 114 may be formed of soft gold composed of Ni / Au, and may be formed to have a thickness of 5 to 10 ⁇ m. The second bumps 114 are formed only on the top surface of the first bumps 113.
  • 3 to 14 are cross-sectional views illustrating a method of manufacturing the printed circuit board illustrated in FIG. 2 in order of process.
  • the first insulating layer 101 which is the basis for manufacturing the printed circuit board 100, is prepared.
  • the first insulating layer 101 is a basic material for forming a circuit pattern existing inside the printed circuit board 100.
  • the first insulating layer 101 may be a thermosetting or thermoplastic polymer substrate, a ceramic substrate, an organic-inorganic composite material substrate, or a glass fiber impregnated substrate.
  • the polymer layer may include a polymer resin, it may include an epoxy-based insulation resin. Alternatively, polyimide resins may be included.
  • a metal layer (not shown) is formed on at least one surface of the first insulating layer 101.
  • the metal layer (not shown) is used to form the internal circuit pattern 102.
  • the metal layer may be formed by electroless plating on the first insulating layer 101, and alternatively, a copper clad laminate (CCL) may be used.
  • CCL copper clad laminate
  • the plating may be smoothly performed by applying roughness to the upper surface of the first insulating layer 101.
  • the metal layer 220 may be formed of a conductive metal material such as copper (Cu), iron (Fe), and an alloy thereof.
  • the upper and lower metal layers of the prepared first insulating layer 101 are etched to form a circuit pattern 102, thereby forming a via hole (not shown) in the first insulating layer 101.
  • a conductive via 103 for electrically connecting the circuit patterns 102 formed on the upper and lower surfaces of the first insulating layer 101 to each other.
  • the circuit pattern 102 may be performed by applying photoresist to the upper and lower surfaces of the metal layer, patterning the photoresist, and forming a photoresist pattern by performing exposure and development processes.
  • the circuit pattern 102 is an additive process, a subtractive process, a modified semi additive process (MSAP), and a semi additive process (SAP) process, which are conventional manufacturing processes of a printed circuit board. Etc., and detailed description is omitted here.
  • the conductive vias 103 are formed to conduct at least one region of the one layer circuit pattern and the two layer circuit pattern.
  • the via hole for forming the conductive via 103 may be formed through a process such as laser processing, and may be formed through a process of filling the formed via hole with a metal material.
  • the metal material may be any one selected from Cu, Ag, Sn, Au, Ni, and Pd, and the metal material filling may include electroless plating, electroplating, screen printing, and sputtering. ), Evaporation, inkjetting, and dispensing, or a combination thereof.
  • the order in which the circuit patterns 102 and the conductive vias 103 are formed is not important, but the conductive vias 103 may be preferentially processed to form the conductive vias 103 for more efficient via hole processing. After that, the circuit pattern 102 is formed.
  • a second insulating layer 104 is formed to fill the circuit pattern 102 formed on the upper surface of the first insulating layer 101.
  • the second insulating layer 104 may be formed as a single layer, but may have a structure in which each of the second insulating layers 104 is formed of a plurality of layers and stacked in a plurality of layers.
  • the second insulating layer 104 may be formed of epoxy, a phenol resin, a prepreg, a polyimide film, an ABF film, or the like, and a plurality of layers are made of the same material.
  • a metal layer A may be formed on one surface of the second insulating layer 104.
  • the metal layer A may be present to form a first pad 106 or an external circuit pattern (not shown) later.
  • the metal layer (A) serves to facilitate the flow and spreadability of the resin (Resin) during the press process by heat, pressure.
  • a third insulating layer 105 is formed to fill the circuit pattern 102 formed on the lower surface of the first insulating layer 101.
  • the third insulating layer 105 may be formed as a single layer, but may have a structure in which each layer is formed of a plurality of layers and stacked in a plurality of layers.
  • the third insulating layer 105 may be formed of a plurality of layers made of the same material by applying an epoxy, a phenol resin, a prepreg, a polyimide film, an ABF film, or the like.
  • a metal layer A may be formed on one surface of the third insulating layer 105.
  • the metal layer A may be present to form a second pad 107 or an external circuit pattern (not shown) later.
  • the metal layer (A) serves to facilitate the flow and spreadability of the resin (Resin) during the press process by heat, pressure.
  • the metal layer on the upper surface of the prepared second insulating layer 104 is etched to form a first pad 106, thereby forming a via hole (not shown) in the second insulating layer 104. And a conductive via for electrically connecting the circuit pattern 102 formed on the upper surface of the first insulating layer 101 and the first pad 106 to each other.
  • the first pad 106 is an additive process, a subtractive process, a modified semi additive process (MSAP), and a semi additive process (SAP), which are conventional manufacturing processes of a printed circuit board. It can be made by a method or the like, and detailed description is omitted here.
  • a conductive via is formed to electrically connect the circuit pattern 102 formed on the bottom surface of the first insulating layer 101 to the second pad 107.
  • the protective layer 108 is formed on the upper surface of the second insulating layer 104 and the lower surface of the third insulating layer 105, respectively.
  • the protective layer 108 may be used to protect the surface of the second insulating layer 104, the surface of the first pad 106, the surface of the third insulating layer 105, and the surface of the second pad 107, respectively. It may be formed of at least one layer using at least one of a solder resist, an oxide, and Au.
  • the protective layer 108 is processed to expose the surfaces of the first pad 106 and the second pad 107 to the outside.
  • the protective layer 108 is formed to include an opening 120 exposing a portion of the top surface of the first pad 106 and the second pad 107, and the opening 120 is formed in the first pad ( 106 and smaller diameter than the second pad 107.
  • the edge regions of the first pad 106 and the second pad 107 are protected by the protective layer 108.
  • the adhesive paste 111 is applied to at least one of the first pads exposed through the opening 120 of the protective layer 108, and thus the electronic device 112 is applied on the applied adhesive paste 111. )).
  • the electronic device 112 may be a passive device, and may be, for example, a resistor, an inductor, or a capacitor.
  • the electronic device 112 is a MLCC (Multi Layer Ceramic Capacitor).
  • the adhesive paste 111 is at least one solder cream selected from the group consisting of a low melting point solder, a high melting point solder, a solder composed of alloy particles, a solder containing a resin, and a combination thereof, or a metallic material having an adhesive property. It may be made of, in some cases, may include a metal powder to secure the conductivity.
  • the adhesive paste 111 is applied on the at least one other first pad, and thus the electronic element 112 is seated on the applied adhesive paste 111, whereby the lateral direction of the electronic element 112 is provided. It is formed by depositing.
  • a first solder ball 109 is formed on at least one first pad 106 exposed through the opening 120 of the protective layer 108, and the at least one first The second solder ball 116 is formed on the second pad 107.
  • the processor chip 110 is attached to the formed first solder balls 109.
  • the processor chip 110 is electrically connected to the first pad 106 by the first solder ball 109.
  • a mask 130 having a window 135 that opens a portion of the upper surface of the first pad 106 is formed on the protective layer 108.
  • a plating seed is formed on the upper surface, the side surface of the protective layer 108, and the upper surface of the first pad 106 exposed through the opening 120 of the protective layer 108. Form a layer (not shown).
  • the plating seed layer is preferably to have a thickness of 1 ⁇ m.
  • the plating seed layer may be formed by an electroless plating method.
  • the electroless plating method may be performed by treatment in the order of degreasing, soft corrosion, precatalyst, catalyst, activation, electroless plating, and anti-oxidation.
  • the plating seed layer may be formed by sputtering metal particles using plasma rather than plating.
  • a desmear process of removing the smear on the surface of the protective layer 108 may be further performed before the plating seed layer is plated.
  • the desmear process is performed to impart roughness to the surface of the protective layer 108 to increase plating power for the plating seed layer formation.
  • the plating seed layer may be formed on the top surface of the first pad 106 in addition to the top and side surfaces of the protective layer 108.
  • a mask 130 having a window 135 that opens the entire area of the protective layer 108 is formed on the formed plating seed layer.
  • the window 135 is formed to have a diameter larger than the diameter of the opening 120. Accordingly, the upper surface of the protective layer 108 as well as the upper surface of the first pad 106 is exposed through the window 134.
  • the mask 130 uses the dry film with strong heat resistance.
  • a first bump 113 is formed to partially fill the opening 120 of the protective layer 108 and the window 135 of the mask 130.
  • the first bump 113 uses the formed plating seed layer as a seed layer, and electroplats an alloy including a conductive material, for example, copper, to form the entire region of the opening 120 and the window 135. It is formed while burying a part of the area.
  • a conductive material for example, copper
  • the first bumps 113 may include pads formed on the leftmost side of the plurality of first pads 106, any pads adjacent to the pads formed on the leftmost side, pads formed on the rightmost side, The pads may be formed on any one pad adjacent to the pad formed at the rightmost side.
  • the first bumps 113 are used for the package with the upper substrate, so that at least one of the first bumps 113 is formed on the left and right sides as described above in order to efficiently support both ends of the upper substrate as described above. Be sure to
  • the height of the first bump 113 may be higher than the height of the electronic device 112 and the processor chip 110 attached to the second insulating layer 104.
  • the thickness of the portion of the first bump 113 protruding above the protective layer 108 is to have a thickness of 100 ⁇ 150 ⁇ m.
  • the thickness includes the thickness of the second bump 114 to be formed later. Accordingly, the thickness of the first bump 113 is determined in consideration of the thickness of the second bump 114, and the first bump 113 is formed according to the determined thickness.
  • the first bump 113 is formed of a metal material such as copper and Sn (Tin) by a plating method.
  • the first bump 113 includes a first part embedded in the passivation layer 108 and a second part protruding above the passivation layer 108.
  • the first part has a columnar shape with the same width of the upper and lower parts.
  • the second part also has a columnar shape with the same upper and lower widths.
  • the first part and the second part have different widths.
  • the width of the upper part and the lower part of the first part has the same width as that of the opening of the protective layer 108.
  • the width of the upper part and the lower part of the second part is formed to have a width larger than the width of the opening of the protective layer 108.
  • the second part extends to the upper surface of the protective layer 108.
  • a second bump 114 is formed on the formed first bump 113.
  • the second bumps 114 are surface treatment layers for protecting the upper surface of the first bumps 113.
  • the second bump 114 may be formed by a surface treatment method of any one of an organic solderability preservative (OSP), an electroless plating (ENEPIG), and an EPIG (Thin-Nickel Electroless Palladium Immersion Gold).
  • OSP organic solderability preservative
  • ENEPIG electroless plating
  • EPIG Thin-Nickel Electroless Palladium Immersion Gold
  • the second bumps 114 may be formed of soft gold composed of Ni / Au, and may be formed to have a thickness of 5 to 10 ⁇ m. The second bumps 114 are formed only on the top surface of the first bumps 113.
  • the metal bumps 115 are formed to protrude with a predetermined height at both ends of the upper portion of the completed printed circuit board 100.
  • the electronic device 112 and the processor chip 110 are disposed between the metal bumps 115 formed at both ends.
  • 15 is a cross-sectional view illustrating a package substrate according to an exemplary embodiment of the present invention.
  • the package substrate includes a lower substrate 100 and an upper substrate 200.
  • the upper substrate 200 includes a fourth insulating layer 201, a circuit pattern or pad 202, a conductive via 203, a protective layer 204, a solder ball 205, and a memory chip 206.
  • the fourth insulating layer 201 may be a supporting substrate of a printed circuit board on which a single circuit pattern is formed, but refers to an insulating layer region in which one circuit pattern is formed among printed circuit boards having a plurality of stacked structures.
  • the fourth insulating layer 201 forms an insulating plate, and may be a thermosetting or thermoplastic polymer substrate, a ceramic substrate, an organic-inorganic composite material substrate, or a glass fiber impregnated substrate, and includes a polymer resin, FR-4 It may include an epoxy-based insulating resin, such as BT (Bismaleimide Triazine), ABF (Ajinomoto Build up Film), and may include a polyimide resin, but is not particularly limited thereto.
  • BT Bismaleimide Triazine
  • ABF Ajinomoto Build up Film
  • Circuit patterns or pads 202 and 203 are formed on at least one surface of the fourth insulating layer 201.
  • the circuit patterns or pads 202 and 203 may be an additive process, a subtractive process, a modified semi additive process (MSAP), and a semi additive process (SAP), which are conventional manufacturing processes of a printed circuit board. ) And the detailed description is omitted here.
  • a conductive via 203 is formed in the fourth insulating layer 201.
  • the conductive via 203 electrically connects the circuit pattern or pad 202 formed on the upper surface of the fourth insulating layer 201 and the circuit pattern or pad 202 formed on the lower surface of the conductive via 203.
  • the conductive via 203 may be any one selected from Ag, Sn, Au, Ni, and Pd, and the metal material filling may include electroless plating, electroplating, screen printing, and sputtering. ), Evaporation, inkjetting, and dispensing, or a combination thereof.
  • the solder ball 205 is formed on at least one of the circuit pattern or the pad 202 formed on the upper surface of the fourth insulating layer 201.
  • the memory chip 206 is seated on the solder ball 205 to be formed.
  • solder ball 205 is formed and the mounting of the memory chip 206 is already known in the embodiment of the present invention, a detailed description thereof will be omitted.
  • the upper substrate 200 and the lower substrate 100 are coupled to each other by the connection solder ball 140.
  • connection solder ball 140 is formed on the metal bumps 115 of the lower substrate 100.
  • connection solder balls 140 since the metal bumps 115 are formed at both ends of the lower substrate 100, the connection solder balls 140 also have left and right regions based on the cross section of the lower substrate 100. It is formed on each of the metal bumps 115 formed in the.
  • the upper substrate 200 is attached to the connection solder ball 140 formed on the metal bumps 115.
  • the upper substrate 200 is supported by the metal bumps 115, and is thus attached onto the lower substrate 100 by adhesiveness provided by the connection solder balls 140.
  • a molding layer 150 is formed between the lower substrate 100 and the upper substrate 200.
  • the molding layer 150 protects the surfaces of the lower substrate 100 and the upper substrate 200 while protecting the components formed on the lower substrate 100.
  • the electronic device 112 and the processor chip 110 are attached to the lower substrate 100.
  • the electronic device 112 and the processor chip 110 are formed on the upper portion of the lower substrate 100 while being exposed to the outside in order to increase the manufacturability of the lower substrate 100 and improve the design freedom. do.
  • the upper substrate 200 is attached to the lower substrate 100, and the upper substrate 200 is mounted on the metal bumps 115 formed on the lower substrate 100.
  • the height of the metal bumps 115 is higher than the height of the electronic device 112 and the processor chip 110, the electronic device 112 and the processor chip 110 are attached to the upper substrate 200. ) Is exposed to the outside.
  • the molding layer 150 is formed between the lower substrate 100 and the upper substrate 200 to form a space between the lower substrate 100 and the upper substrate 200 formed by the metal bumps 115. To be filled.
  • the molding layer 150 may be formed of a resin.
  • the metal bumps 115 formed on the lower substrate 100, the electronic device 112 and the processor chip 110 formed on the lower substrate 100 may include the molding layer 150. Buried within.
  • the present invention by forming a metal post of the lower substrate, by using the formed metal post to attach the upper substrate on the lower substrate to manufacture a package substrate, it is possible to cope with the fine pitch, accordingly Maximize the productivity of the manufacturer.
  • the molding region formed between the lower substrate and the upper substrate is supported by the metal post formed on the lower substrate, it is possible to efficiently protect the electronic device attached to the molding region. As a result, the reliability of the package substrate can be improved.
  • 16 to 18 are cross-sectional views for explaining a method of manufacturing the package system shown in FIG. 15 in order of process.
  • a lower substrate 100 as described above is manufactured.
  • connection solder balls 140 are formed on the metal bumps 115 formed on the lower substrate 100.
  • the upper substrate 200 is seated on the formed connection solder ball 140, and a reflow process is performed to attach the upper substrate to the lower substrate 100.
  • the upper substrate 200 is seated on the lower substrate 100 in a state supported by the metal bumps 115.
  • a space between the lower substrate 100 and the upper substrate 200 is filled with a resin to form a molding layer 150.
  • the metal bumps 115 formed on the lower substrate 100, the electronic device 112 and the processor chip 110 formed on the lower substrate 100 may include the molding layer 150. Buried within.
  • the present invention by forming a metal post of the lower substrate, by using the formed metal post to attach the upper substrate on the lower substrate to manufacture a package substrate, it is possible to cope with the fine pitch, accordingly Maximize the productivity of the manufacturer.
  • the molding region formed between the lower substrate and the upper substrate is supported by the metal post formed on the lower substrate, it is possible to efficiently protect the electronic device attached to the molding region. As a result, the reliability of the package substrate can be improved.

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Abstract

본 발명의 실시 예에 따른 인쇄회로기판은 절연 기판; 상기 절연 기판의 상면 위에 형성되어 있는 복수의 패드; 상기 복수의 패드의 상면을 노출하는 개구부를 포함하며, 상기 절연 기판 위에 형성되는 보호층; 상기 복수의 패드 중 제 1 패드 및 제 2 패드 위에 형성되며, 상기 보호층의 표면 위로 돌출되어 있는 메탈 범프를 포함하며, 상기 제 1 패드는, 상기 절연 기판의 중앙 상부를 기준으로 좌측에 형성되고, 상기 제 2 패드는, 상기 절연 기판의 중앙 상부를 기준으로 우측에 형성된다.

Description

인쇄회로기판, 패키지 기판 및 이의 제조 방법
본 발명은 패키지 기판 및 이의 제조 방법에 관한 것이다.
일반적으로, 패키지 기판은 메모리 칩이 부착된 제 1 기판과, 프로세서 칩이 부착된 제 2 기판이 하나로 연결된 형태를 가진다.
이러한 패키지 기판은, 프로세서 칩과 메모리 칩을 하나의 패키지로 제조함으로써, 칩의 실장 면적을 줄이고, 짧은 패스를 통해 고속 신호의 전송이 가능한 장점이 있다.
이러한 장점으로 인해, 상기와 같은 패키지 기판은 모바일 기기 등에 많이 적용되고 있다.
도 1은 종래 기술에 따른 패키지 기판을 나타낸 단면도이다.
도 1을 참조하면, 패키지 기판은 제 1 기판(20) 및 상기 제 1 기판(20) 위에 부착된 제 2 기판(30)을 포함한다.
그리고, 상기 제 1 기판(20)은 제 1 절연층(1), 상기 제 1 절연층(1)의 적어도 일면에 형성된 회로 패턴(2), 상기 제 1 절연층(1) 위에 형성된 제 2 절연층(2), 상기 제 1 절연층(1) 아래에 형성된 제 3 절연층(3), 상기 제 1 절연층(1)의 적어도 일면에 형성된 회로 패턴(4), 제 1 절연층(1)과 제 2 절연층(2)과 제 2 절연층(3) 중 적어도 어느 하나의 내부에 형성된 전도성 비아(5), 상기 제 2 절연층(2)의 상면에 형성된 패드(6), 상기 패드(6) 위에 형성된 복수의 접착 페이스트(7), 상기 복수의 접착 페이스트(7) 중 적어도 어느 하나의 접착 페이스트(7) 위에 형성된 메모리 칩(8), 상기 제 2 절연층(2) 위에 형성되며 상기 패드(6)의 일부 상면을 노출하는 제 1 보호층(10) 및 상기 보호층(10) 위에 형성되어 상기 메모리 칩(8)을 덮는 제 2 보호층(9)을 포함한다.
그리고, 제 2 기판(30)은 제 4 절연층(11), 상기 제 4 절연층(11)의 적어도 일면에 형성된 회로 패턴(12), 상기 제 4 절연층(11)의 적어도 일면에 형성된 패드(13), 상기 제 4 절연층(11)의 내부에 형성된 전도성 비아(14), 상기 제 4 절연층(11) 위에 형성된 프로세서 칩(15), 상기 프로세서 칩(15)과 패드(13)를 연결하는 연결 부재(S)를 포함한다.
도 1에 도시된 종래 기술에 따른 패키지 기판은, 레이저 기술을 응용한 TMV(Through Mold Via) 기술이 적용된 PoP(Package on Package) 모식도이다.
상기 TMV 기술은 상기와 같이 제 1 기판(20)을 몰딩 후 레이저 공정을 통해 패드에 연결되는 도전성 비아를 형성하고, 그에 따라 상기 도전성 비아 내에 솔더 볼(접착 페이스트)을 인쇄하게 된다.
그리고, 상기 인쇄된 솔더 볼(7)에 의해 상기 제 2 기판(30)은 상기 제 1 기판(20) 위에 부착된다.
그러나, 상기와 같은 종래 기술은 솔더 볼(7)을 이용하여 제 1 기판과 제 2 기판을 연결하는 방식이어서, 미세 피치 대응에 한계가 있는 문제점이 있다.
또한, 종래 기술은 상기와 같이 솔더 볼(7)을 사용하기 때문에 솔더 갈라짐(solder crack), 브리지(bridge), 및 솔더 붕괴(collapse)와 같은 이슈가 발생할 수 있는 소지가 크다.
실시 예는, 새로운 구조의 인쇄회로기판을 제공한다.
또한, 실시 예는 미세 피치 대응에 용이한 인쇄회로기판을 제공한다.
제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시 예에 따른 인쇄회로기판은 절연 기판; 상기 절연 기판의 상면 위에 형성되어 있는 복수의 패드; 상기 복수의 패드의 상면을 노출하는 개구부를 포함하며, 상기 절연 기판 위에 형성되는 보호층; 상기 복수의 패드 중 제 1 패드 및 제 2 패드 위에 형성되며, 상기 보호층의 표면 위로 돌출되어 있는 메탈 범프를 포함하며, 상기 제 1 패드는, 상기 절연 기판의 중앙 상부를 기준으로 좌측에 형성되고, 상기 제 2 패드는, 상기 절연 기판의 중앙 상부를 기준으로 우측에 형성된다.
또한, 상기 복수의 패드 중 적어도 하나의 제 3 패드 위에 형성되는 접착 볼에 의해, 상기 제 3 패드 위에 부착되는 전자 소자를 포함하고, 상기 전자 소자는, 상기 절연 기판의 상부에 형성되어 외부로 노출되어 있다.
또한, 상기 메탈 범프는, 상기 제 1 패드 및 제 2 패드 위에 형성되어, 상기 보호층의 개구부 내에 매립되는 매립 범프와, 상기 매립 범프 위에 형성되어, 상기 보호층의 표면 위로 돌출되어 있는 돌출 범프를 포함한다.
또한, 상기 매립 범프 및 돌출 범프 각각은, 상부 및 하부 폭이 동일하고, 상기 매립 범프가 가지는 상부 및 하부의 폭은, 상기 돌출 범프가 가지는 상부 및 하부의 폭보다 좁다.
또한, 상기 메탈 범프의 상면은, 상기 절연 기판의 상부에 부착된 전자 소자의 상면보다 높다.
또한, 상기 돌출 범프는, 상기 매립 범프와 동일 물질로 형성되는 제 1 돌출 범프와, 상기 제 1 돌출 범프 위에 형성되고, 상기 제 1 돌출 범프의 상면을 보호하는 표면 처리층인 제 2 돌출 범프를 포함한다.
한편, 본 발명의 실시 예에 따른 패키지 기판은, 적어도 하나의 전자 소자 또는 제 1 칩이 부착되어 있는 하부 기판; 및 적어도 하나의 제 2 칩 부착되어 있으며, 상기 하부 기판과 결합되는 상부 기판을 포함하며, 상기 하부 기판은, 절연 기판과, 상기 절연 기판 위에 상기 절연 기판의 표면 위로 돌출되어 있으며, 상면에 접착 볼이 형성되어 있는 복수의 메탈 범프를 포함하며, 상기 상부 기판은, 상기 메탈 범프에 의해 지지되어, 상기 솔더 볼을 통해 상기 하부 기판 위에 부착된다.
또한, 상기 하부 기판의 전자 소자 또는 제 1 칩은, 상기 절연 기판의 상부 중 상기 복수의 메탈 범프의 사이 영역에 형성되어 외부로 노출되어 있으며, 상기 복수의 메탈 범프보다 낮은 높이를 가진다.
또한, 상기 절연 기판 위에는, 상기 복수의 메탈 범프와 연결되는 복수의 패드와, 상기 복수의 패드의 상면을 노출하는 개구부를 갖는 보호층을 포함하며, 상기 메탈 범프는, 상기 복수의 패드 위에 형성되어, 상기 보호층의 개구부 내에 매립되는 매립 범프와, 상기 매립 범프 위에 형성되어, 상기 보호층의 표면 위로 돌출되어 있는 돌출 범프를 포함한다.
또한, 상기 매립 범프 및 돌출 범프 각각은, 상부 및 하부 폭이 동일하고, 상기 매립 범프가 가지는 상부 및 하부의 폭은, 상기 돌출 범프가 가지는 상부 및 하부의 폭보다 좁다.
또한, 상기 돌출 범프는, 상기 매립 범프와 동일 물질로 형성되는 제 1 돌출 범프와, 상기 제 1 돌출 범프 위에 형성되고, 상기 제 1 돌출 범프의 상면을 보호하는 표면 처리층인 제 2 돌출 범프를 포함한다.
또한, 상기 하부 기판과 상부 기판 사이에 형성되며, 상기 외부로 노출된 상기 하부 기판의 전자 소자 또는 제 1 칩, 그리고 상기 메탈 범프를 매립하는 몰딩층을 더 포함한다.
한편, 실시 예에 따른 패키지 기판의 제조 방법은 상면에 복수의 패드가 형성된 절연 기판을 준비하고, 상기 절연 기판 위에 상기 복수의 패드의 상면을 노출하는 개구부를 갖는 보호층을 형성하고, 상기 복수의 패드 위에 상기 보호층의 표면 위로 돌출되는 메탈 범프를 형성하여 하부 기판을 제조하는 단계; 적어도 하나의 칩이 부착되어 있는 상부 기판을 제조하는 단계; 상기 하부 기판의 메탈 범프 위에 접착 볼을 형성하는 단계; 및 상기 접착 볼 위에 상기 상부 기판을 배치하여, 상기 하부 기판 위에 상기 복수의 메탈 범프에 의해 지지되는 상부 기판을 결합하는 단계를 포함한다.
또한, 상기 하부 기판을 제조하는 단계는, 상기 복수의 메탈 범프의 사이 영역에 형성되어 있는 적어도 하나의 패드 위에 전자 소자 또는 제 1 칩을 부착하는 단계를 더 포함하며, 상기 전자 소자 또는 제 1 칩은, 상기 하부 기판의 상부에 형성되어 외부로 노출된다.
또한, 상기 전자 소자 또는 제 1 칩은, 상기 복수의 메탈 범프가 가지는 높이보다 낮은 높이를 가진다.
또한, 상기 메탈 범프는, 상기 보호층 위에 상기 복수의 패드의 상면 및 상기 보호층의 개구부를 노출하면서, 상기 보호층의 개구부보다 큰 폭을 가지는 윈도우를 가지는 마스크를 형성하고, 상기 개구부의 전체 영역 및 상기 마스크의 일부 영역을 매립하는 제 1 범프를 형성하고, 상기 제 1 범프 위에 상기 마스크의 남은 일부 영역을 매립하는 제 2 범프를 형성하는 것을 포함한다.
또한, 상기 하부 기판과 상부 기판 사이의 영역에 몰딩층을 형성하여, 상기 복수의 메탈 범프와, 상기 전자 소자 또는 제 1 칩을 매립하는 단계가 더 포함된다.
본 발명에 따른 실시 예에 의하면, 하부 기판의 메탈 포스트를 형성하고, 상기 형성된 메탈 포스트를 이용하여 상기 하부 기판 위에 상부 기판을 부착하여 패키지 기판을 제조함으로써, 미세 피치에 대응이 가능하며, 이에 따라 제조사의 생산성을 극대화시킬 수 있다.
또한, 본 발명에 따른 실시 예에 의하면 하부 기판의 상부에 외부로 노출되는 전자 소자를 부착하고, 그에 따라 상부 기판과의 패키지 공정에서 상기 전자 소자가 부착된 공간을 레진으로 몰딩함으로써, 상기 전자 소자 부착에 대한 기판의 디자인 자유도를 향상시킬 수 있으며, 수율 관점의 생산성을 향상시킬 수 있다.
또한, 본 발명에 따른 실시 예에 의하면 하부 기판과 상부 기판 사이에 형성되는 몰딩 영역이 상기 하부 기판에 형성된 메탈 포스트에 의해 지지 되기 때문에, 상기 몰딩 영역에 부착된 전자 소자를 효율적으로 보호할 수 있으며, 이에 따른 패키지 기판의 신뢰성을 향상시킬 수 있다.
도 1은 종래 기술에 따른 패키지 기판을 나타낸 단면도이다.
도 2는 본 발명의 실시 예에 따른 인쇄회로기판을 보여주는 도면이다.
도 3 내지 14는 도 2에 도시된 인쇄회로기판의 제조 방법을 공정 순으로 설명하기 위한 단면도이다.
도 15는 본 발명의 실시 예에 따른 패키지 기판을 설명하기 위한 단면도이다.
도 16 내지 18은 도 15에 도시된 패키지 시스템의 제조 방법을 공정 순으로 설명하기 위한 단면도이다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
도 2는 본 발명의 실시 예에 따른 인쇄회로기판을 보여주는 도면이다.
도 2를 참조하면, 본 발명의 실시 예에 따른 인쇄회로기판은, 제 1 절연층(101), 회로 패턴(102), 도전성 비아(103), 제 2 절연층(104), 제 3 절연층(105), 제 1 패드(106), 제 2 패드(107), 보호층(108), 제 1 솔더 볼(109), 프로세서 칩(110), 전자 소자(112), 접착 페이스트(111), 제 2 솔더 볼(116), 메탈 범프(115)를 포함한다.
제 1 절연층(101)은 코어 기판일 수 있다.
상기 제 1 절연층(101)은 단일 회로 패턴이 형성되는 인쇄회로기판의 지지기판일 수 있으나, 복수의 적층 구조를 가지는 기판 중 어느 하나의 회로 패턴이 형성되는 영역을 의미할 수도 있다.
상기 제 1 절연층(101) 위에는 제 2 절연층(104)이 형성되고, 상기 제 1 절연층(101) 아래에는 제 3 절연층(105)이 형성된다.
상기 제 1 내지 제3 절연층(101, 104, 105)은 절연 플레이트를 형성하며, 열경화성 또는 열가소성 고분자 기판, 세라믹 기판, 유-무기 복합 소재 기판, 또는 유리 섬유 함침 기판일 수 있으며, 고분자 수지를 포함하는 경우, FR-4, BT(Bismaleimide Triazine), ABF(Ajinomoto Build up Film) 등의 에폭시계 절연 수지를 포함할 수 있으며, 이와 달리 폴리이미드계 수지를 포함할 수도 있으나, 특별히 이에 한정되는 것은 아니다.
상기 제 1 내지 제3 절연층(101, 104, 105)은 서로 다른 물질로 형성될 수 있으며, 일 예로 제1 절연층(101)은 유리 섬유를 포함하는 함침 기판이고 제2 및 제3 절연층(104, 105)은 수지만으로 형성되어 있는 절연시트일 수 있다.
상기 제1 절연층(101)은 중심 절연층으로서, 제2 및 제3 절연층(104, 105)보다 두꺼울 수 있다.
상기 제1 절연층(101)의 상부 및 하부 중 적어도 어느 하나에는 내부 회로패턴(102)이 형성된다.
상기 회로 패턴(102)은 통상적인 인쇄회로기판의 제조 공정인 어디티브 공법(Additive process), 서브트렉티브 공법(Subtractive Process), MSAP(Modified Semi Additive Process) 및 SAP(Semi Additive Process) 공법 등으로 가능하며 여기에서는 상세한 설명은 생략한다.
또한, 상기 제 1 절연층(101)의 내부에는 서로 다른 층에 형성되는 내부 회로 패턴(102)을 서로 연결하는 전도성 비아(103)가 형성된다.
상기 제 1 절연층(101)의 상부에 형성된 제 2 절연층(104)과, 하부에 형성된 제 3 절연층(105)에도 외부 회로 패턴(도시하지 않음)이 형성되어 있다.
상기 제 1 절연층(101)의 상부에 형성된 제 2 절연층(104)과, 하부에 형성된 제 3 절연층(105)의 노출 표면에도 외부 회로 패턴(도시하지 않음)이 형성되어 있다.
상기 외부 회로 패턴은 도면상에 도시된 패드(106, 107)를 의미할 수 있다. 즉, 상기 외부 회로 패턴은 상기 패드(106, 107)와 동일한 공정에 의해 형성되며, 그의 기능에 따라 패턴과 패드로 구분된다.
즉, 제 2 절연층(104) 및 제 3 절연층(105)의 표면에는 회로 패턴이 형성되는데, 상기 회로 패턴의 기능에 따라 일부는 외부 회로 패턴이 될 수 있고, 나머지 일부는 칩이나 다른 기판과 연결되는 패드(106, 107)일 수 있다.
또한, 상기 제 2 절연층(104) 및 제 3 절연층(105) 내부에도 전도성 비아가 형성된다.
상기와 같은 도전성 비아(103)는 레이저 공정을 통해 상기 제 1, 2 및 3 절연층(101, 104, 105) 중 적어도 하나를 개방하는 비아 홀을 형성하고, 그에 따라 상기 형성된 비아 홀 내부를 금속 페이스트로 충진함으로써 형성할 수 있다.
이때, 상기 도전성 비아(103)를 형성하는 금속 물질은 Cu, Ag, Sn, Au, Ni 및 Pd 중 선택되는 어느 하나의 물질일 수 있으며, 상기 금속 물질 충진은 무전해 도금, 전해 도금, 스크린 인쇄(Screen Printing), 스퍼터링(Sputtering), 증발법(Ecaporation), 잉크젯팅 및 디스펜싱 중 어느 하나 똔느 이들의 조합된 방식을 이용할 수 있다.
한편, 상기 비아 홀은 기계, 레이저 및 화학 가공 중 어느 하나의 가공 방식에 의해 형성될 수 있다.
상기 비아 홀이 기계 가공에 의해 형성되는 경우에는 밀링(Milling), 드릴(Drill) 및 라우팅(Routing) 등의 방식을 사용할 수 있고, 레이저 가공에 의해 형성되는 경우에는 UV나 Co2 레이저 방식을 사용할 수 있으며, 화학 가공에 의해 형성되는 경우에는 아미노실란, 케톤류 등을 포함하는 약품을 이용하여 상기 제 1, 2 및 3 절연층(101, 104, 105)을 개방할 수 있다.
한편, 상기 레이저에 의한 가공은 광학 에너지를 표면에 집중시켜 재료의 일부를 녹이고 증발시켜, 원하는 형태를 취하는 절단 방법으로, 컴퓨터 프로그램에 의한 복잡한 형성도 쉽게 가공할 수 있고, 다른 방법으로는 절단하기 어려운 복합 재료도 가공할 수 있다.
또한, 상기 레이저에 의한 가공은 절단 직경이 최소 0.005mm까지 가능하며, 가공 가능한 두께 범위로 넓은 장점이 있다.
상기 레이저 가공 드릴로, YAG(Yttrium Aluminum Garnet)레이저나 CO2 레이저나 자외선(UV) 레이저를 이용하는 것이 바람직하다. YAG 레이저는 동박층 및 절연층 모두를 가공할 수 있는 레이저이고, CO2 레이저는 절연층만 가공할 수 있는 레이저이다.
제 2 절연층(104) 및 제 3 절연층(105)의 표면(외부로 노출된 표면, 패드가 형성된 면)에는 보호층(108)이 형성된다.
상기 보호층(108)은 상기 제 1 패드(106)의 상면을 노출하는 개구부를 갖는다.
즉, 보호층(108)은 상기 제 2 절연층(104) 및 제 3 절연층(105)의 표면을 보호하기 위한 것으로, 상기 제 2 절연층(104) 및 제 3 절연층(105)의 전면에 걸쳐 형성되어 있으며, 노출되어야 하는 제 1 패드(106) 적층 구조의 상면을 개방하는 개구부를 갖는다.
상기 보호층(108)은 SR(Solder Resist), 산화물 및 Au 중 어느 하나 이상을 이용하여, 적어도 하나 이상의 층으로 형성될 수 있다.
상기 보호층(108)의 개구부에 의해 노출된 제 1 패드(106)는 그의 기능에 따라 구분된다.
즉, 상기 제 1 패드(106)는 프로세서 칩(110)이나 전자 소자(112)와 연결되는 패드와, 외부 기판과의 연결을 위한 패드로 구분된다.
따라서, 상기 제 1 패드 중 적어도 어느 하나에는 제 1 솔더 볼(109)이 형성되고, 상기 형성된 제 1 솔더 볼(109)에 의해 프로세서 칩(110)이 부착된다.
또한, 상기 제 1 패드 중 적어도 다른 어느 하나에는 접착 페이스트(111)가 형성되고, 그에 따라 상기 형성된 접착 페이스트(11)에 의해 전자 소자(112)가 부착된다.
상기 전자 소자(112)는 수동 소자일 수 있으며, 예를 들어 저항(Resistor), 인덕터(Inductor) 또는 커패시터(Capacitor) 일 수 있다. 바람직하게, 상기 전자 소자(112)는 MLCC(Multi Layer Ceramic Capacitor)이다.
상기 접착 페이스트(111)는 저융점 솔더, 고융점 솔더, 합금 입자로 구성된 솔더, 수지가 포함된 솔더 및 이들의 조합에 의해 이루어진 군에서 선택되는 적어도 하나의 솔더 크림이나, 접착성을 갖는 금속 물질로 이루어질 수 있으며, 경우에 따라 전도성을 확보하기 위한 금속 파우더를 포함할 수 있다.
상기 접착 페이스트(111)는 상기 적어도 다른 어느 하나의 제 1 패드 위에 도포되고, 그에 따라 상기 도포된 접착 페이스트(111) 위에 상기 전자 소자(112)가 안착됨으로써, 상기 전자 소자(112)의 측면 방향으로 증착되어 형성된다.
그리고, 상기 제 3 절연층(105)의 표면에 형성된 제 2 패드(108)의 노출 면에는 제 2 솔더 볼(116)이 형성된다.
상기와 같이, 본 발명에 따른 인쇄회로기판은 전자 소자(112)와 프로세서 칩(110)이 제 1 절연층(101), 제 2 절연층(104) 및 제 3 절연층(105) 중 적어도 어느 하나에 매립 형성되지 않고, 상기 제 2 절연층(104) 위에 형성되어 외부로 노출되어 있다.
상기 전자 소자(112)와 프로세서 칩(110)은 추후 상부 기판과의 패키지 공정에서 형성되는 몰딩층(추후 설명) 내에 매립된다.
한편, 상기 제 1 패드(106) 중 적어도 어느 하나에는 메탈 범프(115)가 형성된다.
상기 메탈 범프(115)는 상기 보호층(108)을 통해 노출된 제 1 패드(106)의 상면 위에 형성된다.
*그리고, 상기 메탈 범프(115)는 상기 보호층(108)의 표면으로부터 돌출되어 있다. 상기 메탈 범프(115)는 상부의 폭과 하부의 폭이 서로 다른 기둥 형상을 가질 수 있다.
이때, 바람직하게 상기 메탈 범프(115)는 적어도 2개 이상 형성된다. 예를 들어, 상기 메탈 범프(115)는 상기 제 1 패드(106) 중 중앙을 기준으로 좌측에 형성되어 있는 어느 하나의 제 1 패드와, 우측에 형성되어 있는 다른 어느 하나의 제 1 패드에 각각 형성된다.
도면에서처럼, 상기 메탈 범프(115)는 최 좌측에 형성되어 있는 패드와, 상기 최 좌측에 형성된 패드와 인접한 어느 하나의 패드와, 최 우측에 형성되어 있는 패드와, 상기 최 우측에 형성되어 있는 패드와 인접한 어느 하나의 패드에 각각 형성될 수 있다.
즉, 상기 메탈 범프(115)는 상부 기판과의 패키지를 위해 사용되며, 그에 따라 상기 상부 기판과의 용이한 패키지를 위해 좌측 및 우측에 적어도 1개씩이 형성되도록 한다.
이때, 상기 메탈 범프(115)의 높이는 상기 제 2 절연층(104) 위에 부착되는 전자 소자(112) 및 프로세서 칩(110)이 높이보다는 높게 형성되는 것이 바람직하다.
바람직하게, 상기 메탈 범프(115) 중 상기 보호층(108) 위로 돌출되어 있는 부분의 두께는 100~150㎛를 가지도록 한다.
상기 메탈 범프(115)는 상기 제 1 패드(106)와 접촉하는 제 1 범프(113)와 상기 제 1 범프(113) 위에 형성되는 제 2 범프(114)를 포함한다.
상기 제 1 범프(113)는 도금 공법에 의한 구리 및 Sn(Tin)과 같은 금속 물질로 형성된다. 상기 제 1 범프(113)는 상기 보호층(108) 내에 매립되는 제 1 파트와 상기 보호층(108) 위로 돌출되는 제 2 파트를 포함한다.
이때, 상기 제 1 파트는 상부 및 하부의 폭이 동일한 기둥 형상을 갖는다. 그리고, 제 2 파트도 상부 및 하부의 폭이 동일한 기둥 형상을 갖는다. 그러나, 상기 제 1 파트와 제 2 파트는 서로 다른 폭을 가지며 형성된다.
즉, 상기 제 1 파트의 상부 및 하부의 폭은 상기 보호층(108)이 가지는 개구부의 폭과 동일한 폭을 가진다. 그러나, 상기 제 2 파트의 상부 및 하부의 폭은 상기 보호층(108)이 가지는 개구부의 폭보다 더 큰 폭을 가지며 형성된다.
이에 따라, 상기 제 2 파트는 상기 보호층(108)의 상면으로 확장되어 형성된다.
상기 제 2 범프(114)는 상기 제 1 범프(113)의 상면을 보호하기 위한 표면 처리층이다.
상기 제 2 범프(114)는 OSP(Organic Solderability Preservative), 무전해금도금(ENEPIG), EPIG(Thin-Nickel Electroless Palladium Immersion Gold) 중 어느 하나의 표면 처리 공법에 의해 형성될 수 있다.
상기 제 2 범프(114)는 Ni/Au로 구성되는 소프트 금으로 형성될 수 있으며, 5~10㎛의 두께로 형성될 수 있다. 상기 제 2 범프(114)는 상기 제 1 범프(113)의 상면에만 형성된다.
도 3 내지 14는 도 2에 도시된 인쇄회로기판의 제조 방법을 공정 순으로 설명하기 위한 단면도이다.
먼저, 도 3을 참조하면, 인쇄회로기판(100)의 제조에 기초가 되는 제 1 절연층(101)을 준비한다.
상기 제 1 절연층(101)은 인쇄회로기판(100)의 내부에 존재하는 회로 패턴을 형성하기 위한 기초 자재이다.
상기 제 1 절연층(101)은 열경화성 또는 열가소성 고분자 기판, 세라믹 기판, 유-무기 복합 소재 기판, 또는 유리 섬유 함침 기판일 수 있으며, 고분자 수지를 포함하는 경우, 에폭시계 절연 수지를 포함할 수 있으며, 이와 달리 폴리이미드계 수지를 포함할 수도 있다.
상기 제 1 절연층(101)의 적어도 일면에는 금속층(도시하지 않음)이 형성된다. 상기 금속층(도시하지 않음)은 내부 회로 패턴(102)을 형성하기 위해 사용된다.
상기 금속층은 상기 제 1 절연층(101)에 비전해 도금을 하여 형성할 수 있으며, 이와 달리 CCL(copper clad laminate)를 사용할 수 있다
이때, 상기 금속층을 비전해 도금하여 형성하는 경우, 상기 제 1 절연층(101)의 상면에 조도를 부여하여 도금이 원활이 수행되도록 할 수 있다.
상기 금속층(220)은 구리(Cu), 철(Fe) 및 이들의 합금 등의 전도성이 있는 금속 재질로 형성될 수 있다.
이후, 도 4를 참조하면, 상기 준비된 제 1 절연층(101)의 상면 및 하면의 금속층을 식각하여 회로 패턴(102)을 형성하고, 그에 따라 상기 제 1 절연층(101)에 비아 홀(도시하지 않음)을 형성하여, 상기 제 1 절연층(101)의 상면 및 하면에 각각 형성되어 있는 회로 패턴(102)을 상호 전기적으로 연결하기 위한 전도성 비아(103)를 형성한다.
상기 회로 패턴(102)은 상기 금속층의 상면 및 하면에 포토 레지스트을 도포한 후, 이를 패터닝하고, 노광 및 현상 과정을 진행하여 포토 레지스트 패턴을 형성함으로써 수행할 수 있다.
즉, 상기 회로 패턴(102)은 통상적인 인쇄회로기판의 제조 공정인 어디티브 공법(Additive process), 서브트렉티브 공법(Subtractive Process), MSAP(Modified Semi Additive Process) 및 SAP(Semi Additive Process) 공법 등으로 가능하며 여기에서는 상세한 설명은 생략한다.
상기 도전성 비아(103)는 1층 회로 패턴과 2층 회로 패턴의 적어도 1 이상의 영역을 도통시키기 위해 형성된다. 상기 도전성 비아(103)를 형성하기 위한 비아 홀은 레이저가공 등의 공정을 통해 형성될 수 있으며, 상기 형성된 비아 홀 내부를 금속 물질로 충진하는 공정을 통해 형성될 수 있다.
이때, 상기 금속 물질은 Cu, Ag, Sn, Au, Ni 및 Pd 중 선택되는 어느 하나의 물질일 수 있으며, 상기 금속 물질 충진은 무전해 도금, 전해 도금, 스크린 인쇄(Screen Printing), 스퍼터링(Sputtering), 증발법(Ecaporation), 잉크젯팅 및 디스펜싱 중 어느 하나 또는 이들의 조합된 방식을 이용할 수 있다.
이때, 상기 회로 패턴(102)과 도전성 비아(103)의 형성 순서는 크게 중요하지 않지만, 보다 효율적인 비아 홀 가공을 위해, 상기 도전성 비아(103)를 우선적으로 가공하여 상기 도전성 비아(103)를 형성시킨 후, 상기 회로 패턴(102)을 형성시킨다.
이후, 도 5를 참조하면, 상기 제 1 절연층(101)의 상면에 형성된 회로 패턴(102)을 매립하는 제 2 절연층(104)을 형성한다.
이때, 상기 제 2 절연층(104)은 하나의 층으로 형성하는 것도 가능하지만, 각각 여러 개의 층으로 형성되어 다수의 층으로 적층되는 구조를 가질 수도 있다. 이때, 상기 제 2 절연층(104)은 에폭시, 페놀 수지, 프리프레그, 폴리이미드 필름, ABF 필름 등이 적용되어 복수의 층이 동일한 재질로 이루어져 형성될 수 있다.
상기 제 2 절연층(104)의 일면에는 금속층(A)이 형성될 수 있다.
상기 금속층(A)은 추후 제 1 패드(106)나 외부 회로 패턴(도시하지 않음)을 형성시키기 위해 존재할 수 있다.
상기 금속층(A)은 열, 압력에 의한 프레스 공정 시, 레진(Resin)의 흐름과 퍼짐성을 용이하게 하는 역할을 한다.
상기 제 1 절연층(101)의 하면에 형성된 회로 패턴(102)을 매립하는 제 3 절연층(105)을 형성한다.
이때, 상기 제 3 절연층(105)은 하나의 층으로 형성하는 것도 가능하지만, 각각 여러 개의 층으로 형성되어 다수의 층으로 적층되는 구조를 가질 수도 있다. 이때, 상기 제 3 절연층(105)은 에폭시, 페놀 수지, 프리프레그, 폴리이미드 필름, ABF 필름 등이 적용되어 복수의 층이 동일한 재질로 이루어져 형성될 수 있다.
상기 제 3 절연층(105)의 일면에는 금속층(A)이 형성될 수 있다.
상기 금속층(A)은 추후 제 2 패드(107)나 외부 회로 패턴(도시하지 않음)을 형성시키기 위해 존재할 수 있다.
상기 금속층(A)은 열, 압력에 의한 프레스 공정 시, 레진(Resin)의 흐름과 퍼짐성을 용이하게 하는 역할을 한다.
다음으로, 도 6을 참조하면, 상기 준비된 제 2 절연층(104)의 상면의 금속층을 식각하여 제 1 패드(106)를 형성하고, 그에 따라 상기 제 2 절연층(104)에 비아 홀(도시하지 않음)을 형성하여, 상기 제 1 절연층(101)의 상면에 형성되어 있는 회로 패턴(102)과 상기 제 1 패드(106)를 상호 전기적으로 연결하기 위한 전도성 비아를 형성한다.
즉, 상기 제 1 패드(106)는 통상적인 인쇄회로기판의 제조 공정인 어디티브 공법(Additive process), 서브트렉티브 공법(Subtractive Process), MSAP(Modified Semi Additive Process) 및 SAP(Semi Additive Process) 공법 등으로 가능하며 여기에서는 상세한 설명은 생략한다.
또한, 상기 준비된 제 3 절연층(105)의 하면의 금속층을 식각하여 제 2 패드(107)를 형성하고, 그에 따라 상기 제 3 절연층(105)에 비아 홀(도시하지 않음)을 형성하여, 상기 제 1 절연층(101)의 하면에 형성되어 있는 회로 패턴(102)과 상기 제 2 패드(107)를 상호 전기적으로 연결하기 위한 전도성 비아를 형성한다.
다음으로, 도 7을 참조하면, 상기 제 2 절연층(104)의 상면 및 상기 제 3 절연층(105)의 하면에 보호층(108)을 각각 형성한다.
상기 보호층(108)은 상기 제 2 절연층(104)의 표면, 제 1 패드(106)의 표면, 제 3 절연층(105)의 표면 및 제 2 패드(107)의 표면을 각각 보호하기 위한 것으로, 솔더 레지스트, 산화물 및 Au 중 적어도 어느 하나를 이용하여 적어도 하나 이상의 층으로 형성될 수 있다.
다음으로, 도 8을 참조하면, 상기 보호층(108)을 가공하여, 상기 제 1 패드(106) 및 제 2 패드(107)의 표면을 외부로 노출시킨다.
즉, 상기 보호층(108)은 상기 제 1 패드(106) 및 제 2 패드(107)의 일부 상면을 노출하는 개구부(120)를 포함하도록 형성되며, 상기 개구부(120)는 상기 제 1 패드(106) 및 제 2 패드(107)보다 작은 직경을 갖는다.
이에 따라, 상기 제 1 패드(106) 및 제 2 패드(107)의 가장자리 영역은 상기 보호층(108)에 의해 보호된다.
이후, 상기 보호층(108)의 개구부(120)을 통해 노출된 제 1 패드 중 적어도 어느 하나에, 접착 페이스트(111)를 도포하고, 그에 따라 상기 도포된 접착 페이스트(111) 위에 전자 소자(112)를 안착시킨다.
상기 전자 소자(112)는 수동 소자일 수 있으며, 예를 들어 저항(Resistor), 인덕터(Inductor) 또는 커패시터(Capacitor) 일 수 있다. 바람직하게, 상기 전자 소자(112)는 MLCC(Multi Layer Ceramic Capacitor)이다.
상기 접착 페이스트(111)는 저융점 솔더, 고융점 솔더, 합금 입자로 구성된 솔더, 수지가 포함된 솔더 및 이들의 조합에 의해 이루어진 군에서 선택되는 적어도 하나의 솔더 크림이나, 접착성을 갖는 금속 물질로 이루어질 수 있으며, 경우에 따라 전도성을 확보하기 위한 금속 파우더를 포함할 수 있다.
상기 접착 페이스트(111)는 상기 적어도 다른 어느 하나의 제 1 패드 위에 도포되고, 그에 따라 상기 도포된 접착 페이스트(111) 위에 상기 전자 소자(112)가 안착됨으로써, 상기 전자 소자(112)의 측면 방향으로 증착되어 형성된다.
다음으로, 도 9를 참조하면, 상기 보호층(108)의 개구부(120)를 통해 노출된 적어도 하나의 제 1 패드(106) 위에 제 1 솔더 볼(109)을 형성하고, 상기 적어도 하나의 제 2 패드(107)에 제 2 솔더 볼(116)을 형성한다.
다음으로, 도 10을 참조하면, 상기 형성된 제 1 솔더 볼(109) 위에 프로세서 칩(110)을 부착한다.
상기 프로세서 칩(110)은 상기 제 1 솔더 볼(109)에 의해 상기 제 1 패드(106)와 전기적으로 연결된다.
다음으로, 도 11을 참조하면, 상기 제 1 패드(106)의 일부 상면을 개방하는 윈도우(135)를 가지는 마스크(130)를 상기 보호층(108) 위에 형성한다.
이때, 상기 마스크(130)를 형성하기 이전에, 상기 보호층(108)의 상면, 측면 및 상기 보호층(108)의 개구부(120)를 통해 노출된 제 1 패드(106)의 상면에 도금 시드층(도시하지 않음)을 형성한다. 상기 도금 시드층은 1㎛의 두께를 가지도록 하는 것이 바람직하다.
상기 도금 씨드층은 무전해 도금 방식으로 형성될 수 있다.
무전해 도금 방식은 탈지과정, 소프트 부식과정, 예비 촉매 처리 과정, 촉매 처리 과정, 활성화 과정, 무전해 도금 과정 및 산화 방지 처리 과정의 순서로 처리하여 진행할 수 있다. 또한, 상기 도금 씨드층은 도금이 아닌 플라즈마를 이용하여 금속 입자를 스퍼터링함으로써 형성할 수도 있을 것이다.
이때, 상기 도금 씨드층을 도금하기 이전에 상기 보호층(108) 표면의 스미어를 제거하는 디스미어 공정을 추가로 수행할 수 있다. 상기 디스미어 공정은 상기 보호층(108)의 표면에 조도를 부여하여, 상기 도금 씨드층 형성에 대한 도금력을 높이기 위해 수행된다.
또한, 상기 도금 씨드층은 상기 보호층(108)의 상면 및 측면 이외에 상기 제 1 패드(106)의 상면에도 형성될 수 있다.
그리고, 상기 형성된 도금 씨드층 위에 상기 보호층(108)의 전 영역을 개방하는 윈도우(135)를 가진 마스크(130)를 형성한다.
이때, 상기 윈도우(135)는 상기 개구부(120)의 직경보다 큰 직경을 가지며 형성된다. 이에 따라, 상기 윈도우(134)를 통해 상기 제 1 패드(106)의 상면뿐만 아니라, 상기 보호층(108)의 상면도 노출된다.
*상기 마스크(130)는 내열성이 강한 드라이 필름을 사용하는 것이 바람직하다.
이어서, 도 12와 같이 상기 보호층(108)의 개구부(120) 및 상기 마스크(130)의 윈도우(135)를 일부 매립하는 제 1 범프(113)를 형성한다.
상기 제 1 범프(113)는 상기 형성한 도금 씨드층을 씨드층으로 하여, 전도성의 물질, 예를 들어 구리를 포함하는 합금을 전해 도금하여 상기 개구부(120)의 전 영역, 그리고 상기 윈도우(135)의 일부 영역을 매립하며 형성된다.
상기 제 1 범프(113)는 상기 복수의 제 1 패드(106) 중 최 좌측에 형성되어 있는 패드와, 상기 최 좌측에 형성된 패드와 인접한 어느 하나의 패드와, 최 우측에 형성되어 있는 패드와, 상기 최 우측에 형성되어 있는 패드와 인접한 어느 하나의 패드에 각각 형성될 수 있다.
즉, 상기 제 1 범프(113)는 상부 기판과의 패키지를 위해 사용되며, 그에 따라 상기와 같이 상기 상부 기판의 양단 부분을 효율적으로 지지하기 위하여, 상기와 같이 좌측 및 우측에 적어도 1개씩이 형성되도록 한다.
이때, 상기 제 1 범프(113)의 높이는 상기 제 2 절연층(104) 위에 부착되는 전자 소자(112) 및 프로세서 칩(110)이 높이보다는 높게 형성되는 것이 바람직하다.
바람직하게, 상기 제 1 범프(113) 중 상기 보호층(108) 위로 돌출되어 있는 부분의 두께는 100~150㎛를 가지도록 한다. 이때, 상기 두께에는 추후 형성되는 제 2 범프(114)의 두께가 포함된다. 그에 따라 상기 제 2 범프(114)의 두께를 고려하여, 상기 제 1 범프(113)의 두께를 결정하고, 상기 결정한 두께에 따라 상기 제 1 범프(113)를 형성한다.
상기 제 1 범프(113)는 도금 공법에 의한 구리 및 Sn(Tin)과 같은 금속 물질로 형성된다. 상기 제 1 범프(113)는 상기 보호층(108) 내에 매립되는 제 1 파트와 상기 보호층(108) 위로 돌출되는 제 2 파트를 포함한다.
*이때, 상기 제 1 파트는 상부 및 하부의 폭이 동일한 기둥 형상을 갖는다. 그리고, 제 2 파트도 상부 및 하부의 폭이 동일한 기둥 형상을 갖는다. 그러나, 상기 제 1 파트와 제 2 파트는 서로 다른 폭을 가지며 형성된다.
즉, 상기 제 1 파트의 상부 및 하부의 폭은 상기 보호층(108)이 가지는 개구부의 폭과 동일한 폭을 가진다. 그러나, 상기 제 2 파트의 상부 및 하부의 폭은 상기 보호층(108)이 가지는 개구부의 폭보다 더 큰 폭을 가지며 형성된다.
이에 따라, 상기 제 2 파트는 상기 보호층(108)의 상면으로 확장되어 형성된다.
다음으로, 도 13을 참조하면, 상기 형성된 제 1 범프(113) 위에 제 2 범프(114)를 형성한다.
상기 제 2 범프(114)는 상기 제 1 범프(113)의 상면을 보호하기 위한 표면 처리층이다.
상기 제 2 범프(114)는 OSP(Organic Solderability Preservative), 무전해금도금(ENEPIG), EPIG(Thin-Nickel Electroless Palladium Immersion Gold) 중 어느 하나의 표면 처리 공법에 의해 형성될 수 있다.
상기 제 2 범프(114)는 Ni/Au로 구성되는 소프트 금으로 형성될 수 있으며, 5~10㎛의 두께로 형성될 수 있다. 상기 제 2 범프(114)는 상기 제 1 범프(113)의 상면에만 형성된다.
다음으로, 도 14를 참조하면, 상기 제 1 범프(113) 및 제 2 범프(114)로 구성되는 메탈 범프(115)가 형성되면, 상기 마스크(130)를 제거한다.
이에 따라, 상기 메탈 범프(115)는 완성된 인쇄회로기판(100)의 상부의 양단에 일정 높이를 가지고 돌출되어 형성된다.
그리고, 상기 양단에 형성된 메탈 범프(115) 사이에는 전자 소자(112)와 프로세서 칩(110)이 배치된다.
도 15는 본 발명의 실시 예에 따른 패키지 기판을 설명하기 위한 단면도이다.
도 15를 참조하면, 패키지 기판은, 하부 기판(100) 및 상부 기판(200)을 포함한다.
하부 기판(100)은 도 2를 참조하여 상기에서 이미 설명하였으므로, 이에 대한 상세한 설명을 생략하기로 한다.
상부 기판(200)은, 제 4 절연층(201), 회로 패턴 또는 패드(202), 전도성 비아(203), 보호층(204), 솔더 볼(205) 및 메모리 칩(206)을 포함한다.
상기 제 4 절연층(201)은 단일 회로 패턴이 형성되는 인쇄회로기판의 지지 기판일 수 있으나, 복수의 적층 구조를 가지는 인쇄회로기판 중 한 회로 패턴이 형성되어 있는 절연층 영역을 의미한다.
상기 제 4 절연층(201)은 절연 플레이트를 형성하며, 열경화성 또는 열가소성 고분자 기판, 세라믹 기판, 유-무기 복합 소재 기판, 또는 유리 섬유 함침 기판일 수 있으며, 고분자 수지를 포함하는 경우, FR-4, BT(Bismaleimide Triazine), ABF(Ajinomoto Build up Film) 등의 에폭시계 절연 수지를 포함할 수 있으며, 이와 달리 폴리이미드계 수지를 포함할 수도 있으나, 특별히 이에 한정되는 것은 아니다.
상기 제 4 절연층(201)의 적어도 일면에는 회로 패턴 또는 패드(202, 203)가 형성된다.
상기 회로 패턴 또는 패드(202, 203)는 통상적인 인쇄회로기판의 제조 공정인 어디티브 공법(Additive process), 서브트렉티브 공법(Subtractive Process), MSAP(Modified Semi Additive Process) 및 SAP(Semi Additive Process) 공법 등으로 가능하며 여기에서는 상세한 설명은 생략한다.
상기 제 4 절연층(201) 내에는 전도성 비아(203)가 형성된다.
상기 전도성 비아(203)는 상기 제 4 절연층(201)의 상면에 형성된 회로 패턴 또는 패드(202)와, 하면에 형성된 회로 패턴 또는 패드(202)를 전기적으로 연결한다.
상기 전도성 비아(203)는, Ag, Sn, Au, Ni 및 Pd 중 선택되는 어느 하나의 물질일 수 있으며, 상기 금속 물질 충진은 무전해 도금, 전해 도금, 스크린 인쇄(Screen Printing), 스퍼터링(Sputtering), 증발법(Ecaporation), 잉크젯팅 및 디스펜싱 중 어느 하나 또는 이들의 조합된 방식을 이용할 수 있다.
상기 제 4 절연층(201)의 상면에 형성된 회로 패턴 또는 패드(202) 중 적어도 어느 하나 위에는 솔더 볼(205)이 형성된다.
그리고, 상기 형성될 솔더 볼(205) 위에는 메모리 칩(206)이 안착된다.
상기 솔더 볼(205) 형성 및 메모리 칩(206)의 안착은 본 발명의 실시 예에서, 이미 공지된 기술이므로 이에 대한 상세한 설명은 생략한다.
상기와 같은, 상부 기판(200) 및 하부 기판(100)은 연결 솔더 볼(140)에 의해 상호 결합한다.
즉, 상기 하부 기판(100)의 메탈 범프(115) 위에는 연결 솔더 볼(140)이 형성된다.
그리고, 이때, 상기 메탈 범프(115)는 상기 하부 기판(100)의 양단에 각각 형성되기 때문에, 상기 연결 솔더 볼(140)도, 상기 하부 기판(100)의 단면을 기준으로, 좌측 및 우측 영역에 형성되어 있는 메탈 범프(115) 위에 각각 형성된다.
상기 메탈 범프(115) 위에 형성되어 있는 연결 솔더 볼(140) 위에 상기 상부 기판(200)이 부착된다. 이때, 상기 상부 기판(200)은 상기 메탈 범프(115)에 의해 지지되고, 그에 따라 상기 연결 솔더 볼(140)에 의해 제공되는 접착성에 의해 상기 하부 기판(100) 위에 부착된다.
상기 하부 기판(100)과 상부 기판(200) 사이에는 몰딩층(150)이 형성된다.
상기 몰딩층(150)은 상기 하부 기판(100)과 상부 기판(200)의 표면을 보호하면서, 상기 하부 기판(100) 위에 형성되어 있는 부품들을 보호한다.
즉, 상기 하부 기판(100) 위에는 전자 소자(112)와 프로세서 칩(110)이 부착되어 있다. 이때, 상기 전자 소자(112)와 프로세서 칩(110)은 상기 하부 기판(100)의 제조성을 높이면서, 디자인 자유도를 향상시키기 위해, 외부로 노출된 상태로 상기 하부 기판(100)의 상부에 형성된다.
그리고, 상기 하부 기판(100) 위에 상부 기판(200)이 부착되는데, 상기 상부 기판(200)은 상기 하부 기판(100)에 형성되어 있는 메탈 범프(115) 위에 안착된다.
이때, 상기 메탈 범프(115)의 높이는 전자 소자(112)와 프로세서 칩(110)의 높이보다 높기 때문에, 상기 상부 기판(200)이 부착된 상태에서, 상기 전자 소자(112)와 프로세서 칩(110)은 외부로 노출되게 된다.
이에 따라, 상기 하부 기판(100)과 상부 기판(200) 사이에 몰딩층(150)을 형성하여, 상기 메탈 범프(115)에 의해 형성되는 하부 기판(100)과 상부 기판(200) 사이의 공간이 채워지도록 한다.
상기 몰딩층(150)은 레진에 의해 형성될 수 있다.
이에 따라, 상기 상부 기판(200)의 하면, 상부 기판(200)의 하부에 형성되는 보호층(204), 상기 하부 기판(100)의 표면, 상기 하부 기판(100)의 상부에 형성되는 보호층(108), 상기 하부 기판(100)의 상부에 형성되는 메탈 범프(115), 상기 하부 기판(100)의 상부에 형성되는 전자 소자(112)와 프로세서 칩(110)은 상기 몰딩층(150) 내에 매립된다.
본 발명에 따른 실시 예에 의하면, 하부 기판의 메탈 포스트를 형성하고, 상기 형성된 메탈 포스트를 이용하여 상기 하부 기판 위에 상부 기판을 부착하여 패키지 기판을 제조함으로써, 미세 피치에 대응이 가능하며, 이에 따라 제조사의 생산성을 극대화시킬 수 있다.
또한, 본 발명에 따른 실시 예에 의하면 하부 기판의 상부에 외부로 노출되는 전자 소자를 부착하고, 그에 따라 상부 기판과의 패키지 공정에서 상기 전자 소자가 부착된 공간을 레진으로 몰딩함으로써, 상기 전자 소자 부착에 대한 기판의 디자인 자유도를 향상시킬 수 있으며, 수율 관점의 생산성을 향상시킬 수 있다.
또한, 본 발명에 따른 실시 예에 의하면 하부 기판과 상부 기판 사이에 형성되는 몰딩 영역이 상기 하부 기판에 형성된 메탈 포스트에 의해 지지 되기 때문에, 상기 몰딩 영역에 부착된 전자 소자를 효율적으로 보호할 수 있으며, 이에 따른 패키지 기판의 신뢰성을 향상시킬 수 있다.
도 16 내지 18은 도 15에 도시된 패키지 시스템의 제조 방법을 공정 순으로 설명하기 위한 단면도이다.
도 16을 참조하면, 먼저, 상기에서 이미 설명한 바와 같은 하부 기판(100)을 제조한다.
상기 하부 기판(100)이 제조되면, 상기 하부 기판(100)의 상부에 형성되어 있는 메탈 범프(115) 위에 연결 솔더 볼(140)을 형성한다.
다음으로, 도 17을 참조하면, 상기 형성된 연결 솔더 볼(140) 위에 상부 기판(200)을 안착하고, 리플로우 공정을 진행하여, 상기 하부 기판(100) 위에 상부 기판을 부착한다.
이때, 상기 상부 기판(200)은 상기 메탈 범프(115)에 의해 지지된 상태에서 상기 하부 기판(100) 위에 안착된다.
다음으로, 도 18을 참조하면, 상기 하부 기판(100)과 상부 기판(200) 사이의 공간을 레진으로 채워, 몰딩층(150)을 형성한다.
이에 따라, 상기 상부 기판(200)의 하면, 상부 기판(200)의 하부에 형성되는 보호층(204), 상기 하부 기판(100)의 표면, 상기 하부 기판(100)의 상부에 형성되는 보호층(108), 상기 하부 기판(100)의 상부에 형성되는 메탈 범프(115), 상기 하부 기판(100)의 상부에 형성되는 전자 소자(112)와 프로세서 칩(110)은 상기 몰딩층(150) 내에 매립된다.
본 발명에 따른 실시 예에 의하면, 하부 기판의 메탈 포스트를 형성하고, 상기 형성된 메탈 포스트를 이용하여 상기 하부 기판 위에 상부 기판을 부착하여 패키지 기판을 제조함으로써, 미세 피치에 대응이 가능하며, 이에 따라 제조사의 생산성을 극대화시킬 수 있다.
또한, 본 발명에 따른 실시 예에 의하면 하부 기판의 상부에 외부로 노출되는 전자 소자를 부착하고, 그에 따라 상부 기판과의 패키지 공정에서 상기 전자 소자가 부착된 공간을 레진으로 몰딩함으로써, 상기 전자 소자 부착에 대한 기판의 디자인 자유도를 향상시킬 수 있으며, 수율 관점의 생산성을 향상시킬 수 있다.
또한, 본 발명에 따른 실시 예에 의하면 하부 기판과 상부 기판 사이에 형성되는 몰딩 영역이 상기 하부 기판에 형성된 메탈 포스트에 의해 지지 되기 때문에, 상기 몰딩 영역에 부착된 전자 소자를 효율적으로 보호할 수 있으며, 이에 따른 패키지 기판의 신뢰성을 향상시킬 수 있다.
이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (20)

  1. 절연 기판;
    상기 절연 기판의 상면 위에 형성되어 있는 복수의 패드;
    상기 절연 기판 위에 형성되며, 상기 복수의 패드의 상면을 노출하는 개구부를 포함하는 보호층;
    상기 복수의 패드 중 제 1 패드 및 제 2 패드 위에 형성되며, 상기 보호층의 표면 위로 돌출되어 있는 범프; 및
    상기 복수의 패드 중 적어도 하나의 제 3 패드 위에 형성되는 접착 볼에 의해, 상기 제 3 패드 위에 부착되는 전자 소자를 포함하고,
    상기 전자 소자는,
    상기 절연 기판의 상부에 형성되어 외부로 노출되어 있는
    인쇄회로기판.
  2. 제 1항에 있어서,
    상기 제 3 패드는,
    상기 절연 기판의 상면 위에 형성된 복수의 패드 중 상기 제 1 패드 및 제 2 패드 사이에 위치하는
    인쇄회로기판.
  3. 제 1항에 있어서,
    상기 범프는,
    구리 및 Sn(Tin) 중 적어도 하나를 포함하는 금속 물질로 형성되는 메탈 범프인
    인쇄회로기판
  4. 제 1항에 있어서,
    상기 범프는,
    상기 제 1 패드 및 제 2 패드 위에 형성되어, 상기 보호층의 개구부를 매립하는 제 1 범프와,
    상기 제 1 범프 위에 형성되어, 상기 보호층의 표면 위로 돌출되어 있는 제 2 범프를 포함하는
    인쇄회로기판.
  5. 제 4항에 있어서,
    상기 제 1 범프 및 제 2 범프 각각은, 상부 및 하부 폭이 동일하고,
    상기 제 1 범프가 가지는 상부 및 하부의 폭은,
    상기 제 2 범프가 가지는 상부 및 하부의 폭보다 좁은
    인쇄회로기판.
  6. 제 1항에 있어서,
    상기 범프의 상면은,
    상기 절연 기판의 상부에 부착된 전자 소자의 상면보다 높은
    인쇄회로기판.
  7. 제 4항에 있어서,
    상기 제 2 범프는,
    상기 제 1 범프와 동일 물질로 형성되는 제 1 돌출 범프와,
    상기 제 1 돌출 범프 위에 형성되고, 상기 제 1 돌출 범프의 상면을 보호하는 표면 처리층인 제 2 돌출 범프를 포함하는
    인쇄회로기판.
  8. 적어도 하나의 전자 소자 또는 제 1 칩이 부착되어 있는 하부 기판; 및
    적어도 하나의 제 2 칩 부착되어 있으며, 상기 하부 기판과 결합되는 상부 기판을 포함하며,
    상기 하부 기판은,
    절연 기판과,
    상기 절연 기판 위에 상기 절연 기판의 표면 위로 돌출되어 있으며, 상면에 솔더 볼이 형성되어 있는 복수의 범프를 포함하며,
    상기 상부 기판은,
    상기 범프에 의해 지지되어, 상기 솔더 볼을 통해 상기 하부 기판 위에 부착되는
    패키지 기판.
  9. 제 8항에 있어서,
    상기 하부 기판의 전자 소자 또는 제 1 칩은,
    상기 절연 기판의 상부 중 상기 복수의 범프의 사이 영역에 형성되어 외부로 노출되어 있는
    패키지 기판.
  10. 제 9항에 있어서,
    상기 복수의 범프는,
    상기 하부 기판의 전자 소자 또는 제 1 칩의 상면보다 높게 위치하는
    패키지 기판.
  11. 제 8항에 있어서,
    상기 절연 기판 위에는,
    상기 복수의 범프와 연결되는 복수의 패드와,
    상기 복수의 패드의 상면을 노출하는 개구부를 갖는 보호층을 포함하며,
    상기 범프는,
    상기 복수의 패드 위에 형성되어, 상기 보호층의 개구부 내에 매립되는 제 1 범프와,
    상기 제 1 범프 위에 형성되어, 상기 보호층의 표면 위로 돌출되어 있는 제 2 범프를 포함하는
    패키지 기판.
  12. 제 11항에 있어서,
    상기 제 1 범프 및 제 2 범프 각각은, 상부 및 하부 폭이 동일하고,
    상기 제 1 범프가 가지는 상부 및 하부의 폭은,
    상기 제 2 범프가 가지는 상부 및 하부의 폭보다 좁은
    패키지 기판.
  13. 제 11항에 있어서,
    상기 제 2 범프는,
    상기 제 1 범프와 동일 물질로 형성되는 제 1 돌출 범프와,
    상기 제 1 돌출 범프 위에 형성되고, 상기 제 1 돌출 범프의 상면을 보호하는 표면 처리층인 제 2 돌출 범프를 포함하는
    패키지 기판.
  14. 제 9항에 있어서,
    상기 하부 기판과 상부 기판 사이에 형성되며,
    상기 외부로 노출된 상기 하부 기판의 전자 소자 또는 제 1 칩, 그리고 상기 범프를 매립하는 몰딩층을 더 포함하는
    패키지 기판.
  15. 상면에 복수의 패드가 형성된 절연 기판을 준비하고, 상기 절연 기판 위에 상기 복수의 패드의 상면을 노출하는 개구부를 갖는 보호층을 형성하고, 상기 복수의 패드 위에 상기 보호층의 표면 위로 돌출되는 범프를 형성하여 하부 기판을 제조하는 단계;
    적어도 하나의 칩이 부착되어 있는 상부 기판을 제조하는 단계;
    상기 하부 기판의 범프 위에 접착 볼을 형성하는 단계; 및
    상기 접착 볼 위에 상기 상부 기판을 배치하여, 상기 하부 기판 위에 상기 복수의 범프에 의해 지지되는 상부 기판을 부착하는 단계를 포함하는
    패키지 기판의 제조 방법.
  16. 제 15항에 있어서,
    상기 하부 기판을 제조하는 단계는,
    상기 복수의 범프의 사이 영역에 형성되어 있는 적어도 하나의 패드 위에 전자 소자 또는 제 1 칩을 부착하는 단계를 더 포함하며,
    상기 전자 소자 또는 제 1 칩은,
    상기 하부 기판의 상부에 형성되어 외부로 노출되는
    패키지 기판의 제조 방법.
  17. 제 16항에 있어서,
    상기 전자 소자 또는 제 1 칩은,
    상기 복수의 범프가 가지는 높이보다 낮은 높이를 가지는
    패키지 기판의 제조 방법.
  18. 제 13항에 있어서,
    상기 범프는,
    상기 보호층 위에 상기 복수의 패드의 상면 및 상기 보호층의 개구부를 노출하면서, 상기 보호층의 개구부보다 큰 폭을 가지는 윈도우를 가지는 마스크를 형성하고,
    상기 개구부의 전체 영역을 매립하는 제 1 범프를 형성하는 단계와,
    상기 제 1 범프 위에 상기 마스크의 윈도우를 매립하는 제 2 범프를 형성하는 단계를 포함하는
    패키지 기판의 제조 방법.
  19. 제 18항에 있어서,
    상기 제 2 범프를 형성하는 단계는,
    상기 마스크의 윈도우 일부를 매립하는 제 1 돌출 범프를 형성하고,
    상기 제 1 돌출 범프 위에 상기 마스크의 윈도우의 남은 일부 영역을 매립하는 제 2 돌출 범프를 형성하는 단계를 포함하는
    패키지 기판의 제조 방법.
  20. 제 16항에 있어서,
    상기 하부 기판과 상부 기판 사이의 영역에 몰딩층을 형성하여, 상기 복수의 범프와, 상기 전자 소자 또는 제 1 칩을 매립하는 단계가 더 포함되는
    패키지 기판의 제조 방법.
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