WO2010001597A1 - 素子搭載用基板、半導体モジュール、半導体装置、素子搭載用基板の製造方法および半導体装置の製造方法、ならびに携帯機器 - Google Patents

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semiconductor
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長松正幸
臼井良輔
柴田清司
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三洋電機株式会社
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    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
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    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/3452—Solder masks
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
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    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y10T29/49158—Manufacturing circuit on or in base with molding of insulated base
    • Y10T29/4916—Simultaneous circuit manufacturing

Definitions

  • the present invention relates to an element mounting substrate on which a semiconductor element is mounted.
  • the present invention relates to a semiconductor device having a package-on-package structure and an element mounting substrate on which a semiconductor element can be mounted by a flip chip mounting method.
  • PoP package on package
  • Patent Document 1 discloses a package structure in which solder is supplied to a position of a through-hole wiring. From FIG. 12 of Patent Document 1, it can be seen that the solder is supplied only to the wiring of the through hole. Solder balls are arranged on the solder, and packages in which solder supply and solder ball arrangement are similarly performed are stacked.
  • miniaturization and thinning of the semiconductor device can be realized by reducing the mounting area of the semiconductor element on the element mounting substrate, for example.
  • a flip chip mounting method is to form a solder bump on an external connection electrode of a semiconductor element and solder the solder bump and an electrode pad of the element mounting substrate. It has been known.
  • the present invention has been made in view of these problems, and its purpose is to reduce the area required for solder balls and electrode pads necessary for mounting packages and semiconductor elements, and to further reduce the size and density of semiconductor devices. Is to provide technology that can realize Another object of the present invention is to provide a technique for improving the connection reliability between an element mounting substrate and a semiconductor element.
  • An aspect of the present invention is an element mounting substrate.
  • the element mounting substrate is a substrate used for mounting a semiconductor element, and is provided on a base material, a wiring layer formed on one main surface of the base material, and one main surface of the base material. And an electrode part for soldering which is thicker than the thickness of the wiring layer.
  • the semiconductor module includes the element mounting substrate described above, a semiconductor element mounted on one main surface side of the base material, and a sealing resin for sealing the semiconductor element.
  • Still another embodiment of the present invention is a semiconductor device.
  • the semiconductor device includes a base material, a first semiconductor element mounted on one main surface side of the base material, a sealing resin for sealing the first semiconductor element, and one main surface of the base material
  • a first semiconductor module comprising: a wiring layer formed on the substrate; and a first electrode portion provided on one main surface of the base material and having a solder bonding upper surface higher than a position of the upper surface of the wiring layer.
  • a second semiconductor module mounted above the sealing resin, having a second electrode portion on the lower surface and packaged with the second semiconductor element, and the first electrode portion and the second electrode portion. And a solder member to be connected.
  • Still another embodiment of the present invention is a semiconductor device.
  • the semiconductor device includes a base material, a first semiconductor element mounted on one main surface side of the base material, a sealing resin for sealing the first semiconductor element, and one main surface of the base material
  • a first semiconductor layer including: a first wiring layer formed on the substrate; a first electrode portion provided on one main surface of the base material and having an upper surface for solder bonding; and a sealing resin
  • a second semiconductor module mounted on the upper surface, the second semiconductor module having a second electrode portion and a second wiring layer on a lower surface; a first electrode portion; a second electrode portion; And a solder member for connecting the first and second electrodes, wherein the thickness of the second electrode portion is larger than the thickness of the second wiring layer.
  • Still another aspect of the present invention is a method for manufacturing an element mounting substrate.
  • the element mounting substrate manufacturing method includes a step of patterning a wiring layer on one main surface of a base material, and an electrode region for bonding a solder member used for mounting a package is exposed in the wiring layer. And a step of forming a first insulating layer having an opening, and a step of filling the opening with a conductive material.
  • Still another aspect of the present invention is a method for manufacturing a semiconductor device.
  • the semiconductor device manufacturing method includes a wiring layer and a first base material on which a first electrode portion for soldering that is thicker than the wiring layer is formed on the semiconductor element mounting surface, and mounting on the first base material A step of preparing a first semiconductor module including the first semiconductor element formed; a second base material on which a second electrode portion for solder bonding is formed on the side opposite to the semiconductor element mounting surface; A step of preparing a second semiconductor module including a second semiconductor element mounted on a second base material; a second semiconductor module disposed on the first semiconductor module; and a first electrode portion And a step of joining the second electrode portion to the second electrode portion.
  • Still another aspect of the present invention is a method for manufacturing a semiconductor device.
  • the manufacturing method of the semiconductor device includes a first base material in which a first electrode portion for solder bonding is formed on a semiconductor element mounting surface, and a first semiconductor element mounted on the first base material.
  • Still another aspect of the present invention is an element mounting substrate.
  • the element mounting substrate is provided on the base, one main surface of the base, the wiring layer having the electrode formation region, and the opening provided around the electrode formation region so that the electrode formation region is exposed.
  • An insulating layer having a buried portion embedded in the opening of the insulating layer, and a protruding portion protruding above the upper surface around the opening of the insulating layer, and electrically connected to the electrode formation region
  • the protruding portion has a peripheral edge outside the embedded portion, as viewed from above the electrode. According to this aspect, it is possible to improve the connection reliability between the element mounting substrate and the semiconductor element.
  • the periphery of the flat portion on the upper surface of the protruding portion may be outside the periphery of the embedded portion when viewed from above the electrode.
  • the insulating layer is the first insulating layer
  • the opening is the first opening
  • the second opening is provided around the first opening on the first insulating layer and exposes the electrode formation region.
  • the electrode has a buried portion embedded in the first opening and the second opening, and the protruding portion protrudes above the upper surface around the second opening of the second insulating layer, When viewed from above the electrode, the periphery of the protrusion may be outside the periphery of the embedded portion.
  • the periphery of the flat portion on the upper surface of the protruding portion may be outside the periphery of the embedded portion when viewed from above the electrode.
  • the periphery of the second opening when viewed from above the second insulating layer, may be outside the periphery of the first opening.
  • Still another aspect of the present invention is a semiconductor module.
  • the semiconductor module includes any of the above-described element mounting substrates and a semiconductor element provided with an element electrode facing the electrode, and the electrode and the element electrode are electrically connected.
  • Still another aspect of the present invention is a portable device.
  • the portable device is characterized by mounting the semiconductor device or the semiconductor module of the above-described aspect.
  • Still another aspect of the present invention is a method for manufacturing an element mounting substrate.
  • the element mounting substrate manufacturing method includes a step of patterning a wiring layer having an electrode formation region on one main surface of a base material, and a step of forming an insulating layer having an opening that exposes the electrode formation region And after the opening is filled with a conductive material to fill the opening, the conductive material protrudes above the upper surface around the opening of the insulating layer, and the periphery of the conductive material as viewed from above the insulating layer. Filling with a conductive material until it spreads outside the periphery of the opening.
  • the insulating layer is the first insulating layer
  • the opening is the first opening
  • the second opening is provided around the first opening on the first insulating layer so that the electrode formation region is exposed.
  • the method further includes forming a second insulating layer, and in the step of filling the conductive material, after filling the conductive material and filling the first insulating layer and the second insulating layer, the conductive material becomes the second insulating layer.
  • the conductive material may be filled until the peripheral edge of the conductive material extends beyond the peripheral edge of the second opening as viewed from above the second insulating layer.
  • the area required for solder balls and electrode pads required for mounting packages and semiconductor elements can be reduced, and the semiconductor device can be further miniaturized and densified.
  • FIG. 1 is a schematic cross-sectional view showing a configuration of a semiconductor device according to a first embodiment.
  • FIG. 3 is a partial enlarged view showing a first electrode part included in the semiconductor device according to the first embodiment and a structure around it.
  • 3A to 3C are process cross-sectional views illustrating the method for manufacturing the semiconductor device according to the first embodiment.
  • 4A to 4C are process cross-sectional views illustrating the method for manufacturing the semiconductor device according to the first embodiment.
  • 5A to 5D are process cross-sectional views illustrating the method for manufacturing the semiconductor device according to the first embodiment.
  • 6A to 6C are process cross-sectional views illustrating the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 6 is a schematic cross-sectional view showing a configuration of a semiconductor device according to a second embodiment.
  • FIG. 6 is a schematic cross-sectional view showing a configuration of a semiconductor device according to a third embodiment.
  • FIG. 6 is a schematic cross-sectional view showing a configuration of a semiconductor device according to a fourth embodiment.
  • FIG. 10 is a schematic cross-sectional view showing a configuration of a semiconductor device according to a fifth embodiment.
  • FIG. 10 is a schematic cross-sectional view showing a configuration of a semiconductor device according to a sixth embodiment.
  • FIG. 10 is a schematic cross-sectional view showing a configuration of a semiconductor device according to a seventh embodiment.
  • FIG. 10 is a schematic cross-sectional view showing a configuration of a semiconductor device according to a seventh embodiment.
  • FIG. 10 is a schematic cross-sectional view showing a configuration of a semiconductor device according to an eighth embodiment.
  • FIG. 10 is a schematic cross-sectional view showing a configuration of a semiconductor device according to a ninth embodiment.
  • FIG. 10 is a schematic cross-sectional view showing a configuration of a semiconductor device according to a tenth embodiment.
  • 14 is a schematic cross-sectional view showing a configuration of a semiconductor device according to an eleventh embodiment.
  • FIG. FIG. 22 is a schematic cross-sectional view showing configurations of an element mounting substrate and a semiconductor module according to Embodiment 12. It is a partial expanded sectional view which shows the electrode of a semiconductor module, and its surrounding structure. It is a partial top view of an element mounting substrate.
  • 20A and 20B are partial cross-sectional views of the element mounting substrate.
  • 21A to 21D are process cross-sectional views illustrating a method for manufacturing a semiconductor module.
  • 22A to 22D are process cross-sectional views illustrating a method for manufacturing a semiconductor module.
  • 23A to 23C are process cross-sectional views illustrating a method for manufacturing a semiconductor module. It is a SEM photograph image of the electrode of an element mounting substrate, and its peripheral part.
  • FIG. 38 is a schematic cross-sectional view showing a configuration of an element mounting substrate and a semiconductor module according to a thirteenth embodiment. It is a partial expanded sectional view which shows the electrode of a semiconductor module, and its surrounding structure.
  • FIG. 40 shows a structure of a mobile phone according to Embodiment 14. It is a fragmentary sectional view of a mobile phone. It is a fragmentary sectional view of a mobile phone.
  • FIG. 1 is a schematic cross-sectional view showing a configuration of a semiconductor device 10 according to the first embodiment.
  • FIG. 2 is a partially enlarged view showing the first electrode portion 160 included in the semiconductor device 10 and the surrounding structure.
  • the semiconductor device 10 has a PoP structure in which a second semiconductor module 200 is stacked on a first semiconductor module 100.
  • the first semiconductor module 100 has a configuration in which two semiconductor elements 120 and 122 are stacked on an element mounting substrate 110.
  • the element mounting substrate 110 includes an insulating resin layer 130 serving as a base material, a wiring layer 140 formed on one main surface of the insulating resin layer 130, and a third main surface formed on the other main surface of the insulating resin layer 130. Electrode portion 142, and first insulating layer 150 and second insulating layer 152 formed on one main surface of insulating resin layer 130.
  • the insulating resin layer 130 can be formed of a thermosetting resin such as a melamine derivative such as BT resin, a liquid crystal polymer, an epoxy resin, a PPE resin, a polyimide resin, a fluororesin, a phenol resin, or a polyamide bismaleimide.
  • a thermosetting resin such as a melamine derivative such as BT resin, a liquid crystal polymer, an epoxy resin, a PPE resin, a polyimide resin, a fluororesin, a phenol resin, or a polyamide bismaleimide.
  • a wiring layer 140 having a predetermined pattern is provided on one main surface of the insulating resin layer 130 (in this embodiment, a semiconductor element mounting surface).
  • a first electrode portion 160 for joining a package mounting solder is provided on one main surface of the insulating resin layer 130. Details of the first electrode unit 160 will be described later.
  • a third electrode portion 142 having a predetermined pattern is provided on the other main surface of the insulating resin layer 130.
  • An example of a material constituting the wiring layer 140 and the third electrode portion 142 is copper.
  • the thickness of the wiring layer 140 and the third electrode part 142 is, for example, 20 ⁇ m.
  • a wiring layer that is the same layer as the third electrode portion 142 and has the same height is provided on the other main surface of the insulating resin layer 130.
  • Via conductors 132 that penetrate the insulating resin layer 130 are provided at predetermined positions of the insulating resin layer 130.
  • the via conductor 132 is formed by, for example, copper plating.
  • the first electrode portion 160 and the third electrode portion 142 are electrically connected by the via conductor 132.
  • the first insulating layer 150 is provided on one main surface of the insulating resin layer 130.
  • the first insulating layer 150 is classified into a first insulating layer 150a around the first electrode portion 160 and a first insulating layer 150b in the semiconductor element mounting region.
  • the first insulating layer 150 a covers the periphery of the first electrode portion 160 and the peripheral edge of the upper surface of the first electrode portion 160. In other words, the first insulating layer 150 a is provided with an opening that exposes the central region of the first electrode portion 160.
  • the second insulating layer 152 is laminated on the first insulating layer 150a so that the upper surface of the first insulating layer 150a at the periphery of the opening provided in the first insulating layer 150a is exposed.
  • first insulating layer 150 and the second insulating layer 152 are formed of, for example, a photo solder resist.
  • the thickness of the first insulating layer 150a is, for example, 20 to 30 ⁇ m.
  • the thickness of the second insulating layer 152 is, for example, 50 ⁇ m.
  • the first electrode portion 160 includes a first conductor portion 162, a second conductor portion 164, and a gold plating layer 166.
  • the first conductor portion 162 is the same layer as the wiring layer 140 and is formed on one main surface of the insulating resin layer 130. Further, the first conductor portion 162 has a thickness (for example, 20 ⁇ m) equivalent to the wiring layer 140. The diameter of the first conductor portion 162 is, for example, 350 ⁇ m.
  • the second conductor portion 164 fills the space formed by the upper surface of the first conductor portion 162, the side wall of the first insulating layer 150a, and the side wall of the second insulating layer 152. That is, the second conductor portion 164 fills the opening provided in the first insulating layer 150 a and fills a part of the opening provided in the second insulating layer 152. Since the diameter of the opening provided in the second insulating layer 152 is larger than the diameter of the opening provided in the first insulating layer 150 a, the diameter of the second conductor portion 164 is the same as that of the second insulating layer 152. The region provided in the opening is larger than the region provided in the opening of the first insulating layer 150a. In other words, the cross-sectional shape of the second conductor portion 164 is T-shaped or mushroom-shaped. The thickness of the second conductor portion 164 is, for example, 40 ⁇ m.
  • a gold plating layer 166 such as a Ni / Au layer is formed on the upper surface of the second conductor portion 164.
  • the gold plating layer 166 suppresses oxidation of the second conductor portion 164.
  • the thickness of the Ni layer is, for example, 1 to 15 ⁇ m, and the thickness of the Au layer is, for example, 0.03 to 1 ⁇ m.
  • a third insulating layer 154 is provided on the other main surface of the insulating resin layer 130.
  • the third insulating layer 154 is provided with an opening for mounting the solder ball 170 on the third electrode portion 142.
  • the solder ball 170 is connected to the third electrode portion 142 in an opening provided in the third insulating layer 154.
  • Two semiconductor elements 120 and 122 are mounted on the element mounting substrate 110 described above. Specifically, the semiconductor element 120 is mounted on the first insulating layer 150b. Further, a semiconductor element 122 is mounted on the semiconductor element 120. A device electrode (not shown) provided on the semiconductor device 120 and a wiring layer 140 in a predetermined region are connected by wire bonding with a gold wire 121. In addition, an element electrode (not shown) provided on the semiconductor element 122 and a wiring layer 140 in a predetermined region are connected by wire bonding with a gold wire 123. Specific examples of the semiconductor elements 120 and 122 include semiconductor chips such as an integrated circuit (IC) and a large scale integrated circuit (LSI).
  • IC integrated circuit
  • LSI large scale integrated circuit
  • the sealing resin layer 180 seals the semiconductor elements 120 and 122 and the wiring layer 140 connected thereto.
  • the sealing resin layer 180 is formed by transfer molding using, for example, an epoxy resin.
  • the second semiconductor module 200 has a configuration in which the semiconductor element 220 is mounted on the element mounting substrate 210.
  • the element mounting substrate 210 includes an insulating resin layer 230 serving as a base material, a wiring layer 240 formed on one main surface of the insulating resin layer 230, and a second main surface formed on the other main surface of the insulating resin layer 230. Electrode portion 242, a fourth insulating layer 250 formed on one main surface of insulating resin layer 230, and a fifth insulating layer 252 formed on the other main surface of insulating resin layer 230.
  • the insulating resin layer 230 can be formed of a thermosetting resin such as a melamine derivative such as BT resin, a liquid crystal polymer, an epoxy resin, a PPE resin, a polyimide resin, a fluororesin, a phenol resin, or a polyamide bismaleimide.
  • a thermosetting resin such as a melamine derivative such as BT resin, a liquid crystal polymer, an epoxy resin, a PPE resin, a polyimide resin, a fluororesin, a phenol resin, or a polyamide bismaleimide.
  • a wiring layer 240 having a predetermined pattern is provided on one main surface (semiconductor element mounting surface) of the insulating resin layer 230.
  • a gold plating layer may be formed on the wiring layer 240.
  • the second electrode portion 242 is provided on the other main surface of the insulating resin layer 230.
  • An example of a material forming the wiring layer 240 and the second electrode portion 242 is copper.
  • the wiring layer 240 and the second electrode portion 242 are electrically connected by a via conductor (not shown) penetrating the insulating resin layer 230 at a predetermined position of the insulating resin layer 230.
  • a wiring layer that is the same layer as the second electrode portion 242 and has the same height is provided on the other main surface of the insulating resin layer 230.
  • a fourth insulating layer 250 made of a photo solder resist or the like is provided on one main surface of the insulating resin layer 230.
  • a fifth insulating layer 252 made of a photo solder resist or the like is provided on the other main surface of the insulating resin layer 230.
  • the fifth insulating layer 252 is provided with an opening for mounting the solder ball 270 on the second electrode portion 242.
  • the solder ball 270 is connected to the second electrode portion 242 in an opening provided in the fifth insulating layer 252.
  • the semiconductor element 220 is mounted on the element mounting substrate 210 described above. Specifically, the semiconductor element 220 is mounted on the semiconductor element mounting region of the fourth insulating layer 250. A device electrode (not shown) provided in the semiconductor device 220 and a wiring layer 240 in a predetermined region are connected by wire bonding with a gold wire 221. Specific examples of the semiconductor element 220 include semiconductor chips such as an integrated circuit (IC) and a large-scale integrated circuit (LSI).
  • IC integrated circuit
  • LSI large-scale integrated circuit
  • the sealing resin 280 seals the semiconductor element 220 and the wiring layer 240 connected thereto.
  • the sealing resin 280 is formed by a transfer molding method using, for example, an epoxy resin.
  • the first electrode unit 160 of the first semiconductor module 100 and the second electrode unit 242 of the second semiconductor module 200 are joined to the solder balls 270, whereby the second semiconductor module 200 is The PoP structure mounted above the semiconductor module 100 (above the sealing resin layer 180) is realized.
  • FIG. 3A An insulating resin layer 130 having a copper foil 300 attached to both main surfaces is prepared.
  • via holes 310 are formed in predetermined regions of the insulating resin layer 130 and the copper foil 300 by excavation such as drilling or laser processing.
  • the via hole 310 is filled with copper by electroless plating and electrolytic plating to form the via conductor 132, and the copper provided on both main surfaces of the insulating resin layer 130.
  • the foil 300 is thickened.
  • a predetermined pattern of wiring is formed on one and the other main surfaces of the insulating resin layer 130 (on the side opposite to the semiconductor element mounting surface) using a known photolithography method and etching method.
  • the layer 140, the first conductor portion 162, and the third electrode portion 142 are formed.
  • an opening that exposes the central region of the first conductor portion 162 on one main surface of the insulating resin layer 130 using a known photolithography method and etching method is formed.
  • a first insulating layer 150a having an opening, a first insulating layer 150b having an opening for exposing the wiring layer 140, and a third insulating layer having an opening for exposing a central region of the third electrode portion 142. 154 is formed.
  • the wiring layer 140 and the first conductor portion 162 are formed of the copper foil 300 shown in FIG.
  • the second insulating layer 152 having an opening that exposes the upper surface of the first insulating layer 150a at the periphery of the opening. Form. That is, the diameter of the opening provided in the second insulating layer 152 is made larger than the diameter of the opening provided in the first insulating layer 150a.
  • a resist 320 that covers the wiring layer 140 is formed using a well-known photolithography method and etching method.
  • copper is filled above the first conductor portion 162 by electroplating in the openings provided in the first insulating layer 150a and the second insulating layer 152. .
  • copper is gradually filled into the opening provided in the first insulating layer 150a, and the opening provided in the first insulating layer 150a is filled with copper.
  • copper begins to spread on the upper surface of the first insulating layer 150 a and is dammed up by the second insulating layer 152.
  • copper is gradually plated up and filled up to a predetermined height in the opening provided in the second insulating layer 152.
  • the cross-sectional shape of the second conductor portion 164 is T-shaped or mushroom-shaped.
  • a gold plating layer 166 made of a Ni / Au layer is formed on the second conductor portion 164 by gold plating.
  • the element mounting substrate 110 according to the first embodiment is formed. Note that when the gold plating layer 166 is formed on the second conductor portion 164, the gold plating layer may be similarly formed on the land region of the wiring layer 140.
  • the semiconductor element 120 is mounted on the first insulating layer 150 b, and the semiconductor element 122 is further mounted on the semiconductor element 120.
  • an element electrode (not shown) provided on the periphery of the upper surface of the semiconductor element 120 and the electrode region of the wiring layer 140 are connected by a gold wire 121 using a wire bonding method.
  • a device electrode (not shown) provided on the periphery of the upper surface of the semiconductor element 122 and the electrode region of the wiring layer 140 are connected by a gold wire 123 using a wire bonding method.
  • the semiconductor element 120 and the semiconductor element 122 are sealed with the sealing resin layer 180 by using a transfer molding method.
  • the second semiconductor module 200 described above is prepared.
  • the first electrode portion 160 and the second electrode portion 242 are subjected to a reflow process.
  • the solder ball 270 is joined to the first electrode portion 160 and the second electrode portion 242 are electrically connected.
  • a solder ball 170 is mounted on the third electrode portion 142 in the opening provided in the third insulating layer 154.
  • the semiconductor device 10 according to the first embodiment can be manufactured.
  • the following effects can be obtained. That is, in the first semiconductor module 100, the height of the first electrode portion 160 is raised and higher than that of the wiring layer 140. Therefore, when the second semiconductor module 200 is mounted on the first semiconductor module 100 using the solder balls 270, the bottom surface of the second semiconductor module 200 interferes with the top surface of the first semiconductor module 100. Without doing so, the diameter of the solder ball 270 can be reduced. Accordingly, the areas of the first electrode portion 160 and the second electrode portion 242 to which the solder balls 270 are joined can be reduced, and the installation of the solder balls 270 can be narrowed.
  • the shape of the second conductor portion 164 constituting the first electrode portion 160 is determined by the shape of the opening provided in the first insulating layer 150a and the second insulating layer 152, the second conductor portion 164 is formed. Can be formed into a predetermined shape without patterning.
  • the second conductor portion 164 by reducing the diameter of the second conductor portion 164 in the region provided in the opening of the first insulating layer 150a compared to the region provided in the opening of the second insulating layer 152, the second conductor portion The amount of copper required for 164 can be reduced, and the manufacturing cost of the semiconductor device 10 can be reduced.
  • FIG. 7 is a schematic cross-sectional view showing the configuration of the semiconductor device 10 according to the second embodiment.
  • the semiconductor device 10 according to the second embodiment has the same configuration as that of the semiconductor device 10 according to the first embodiment, except that the second insulating layer 152 shown in FIG. 1 is not provided.
  • the semiconductor device 10 according to the second embodiment, as in the first embodiment, the area occupied by the solder balls 270 and the first electrode portion 160 is reduced, and the pitch of the first electrode portions 160 is reduced. As a result, the semiconductor device 10 can be reduced in size and density.
  • the process of forming the second insulating layer 152 shown in FIG. 1 can be omitted, so that the manufacturing process of the semiconductor device 10 can be simplified. it can.
  • FIG. 8 is a schematic cross-sectional view showing the configuration of the semiconductor device 10 according to the third embodiment.
  • the semiconductor device 10 according to the third embodiment has a configuration in which a second insulating layer 152 is added to the semiconductor device 10 according to the second embodiment.
  • a gap is generated between the first electrode portion 160 and the side wall of the second insulating layer 152, and the second insulating layer 152 and the first electrode portion are formed. 160 does not overlap.
  • the semiconductor device 10 as in the first embodiment, the area occupied by the solder balls 270 and the first electrode portion 160 is reduced, and the pitch of the first electrode portions 160 is reduced. As a result, the semiconductor device 10 can be reduced in size and density.
  • the solder flow of the solder ball 270 can be controlled. As a result, it is possible to suppress a short circuit between adjacent solder balls 270, so that the reliability of the semiconductor device 10 can be improved.
  • the contact area between the solder ball 270 and the first electrode portion 160 increases. The adhesion between the solder ball 270 and the first electrode portion 160 can be improved.
  • FIG. 9 is a schematic cross-sectional view showing the configuration of the semiconductor device 10 according to the fourth embodiment. Similar to the third embodiment, the semiconductor device 10 according to the fourth embodiment has a configuration in which the second insulating layer 152 is added to the semiconductor device 10 according to the second embodiment. However, the present embodiment is different from the third embodiment in that the second insulating layer 152 is overlapped with the first electrode portion 160 in the upper surface peripheral region of the first electrode portion 160.
  • the semiconductor device 10 as in the first embodiment, the area occupied by the solder balls 270 and the first electrode portion 160 is reduced, and the pitch of the first electrode portions 160 is reduced. As a result, the semiconductor device 10 can be reduced in size and density.
  • the semiconductor device 10 according to the fourth embodiment since the upper peripheral area of the first electrode portion 160 is pressed by the second insulating layer 152, the protruding portion 161 of the first electrode portion 160 is Peeling from the second insulating layer 152 can be suppressed.
  • FIG. 10 is a schematic cross-sectional view showing the configuration of the semiconductor device 10 according to the fifth embodiment.
  • the semiconductor device 10 according to the fifth embodiment has the same configuration as that of the semiconductor device 10 according to the first embodiment, except that the first semiconductor module 100 and the second semiconductor module 200 have different semiconductor element mounting modes. Is provided.
  • the lower semiconductor element 120 is flip-chip connected. Specifically, a stud bump (element electrode) 124 made of gold (Au) provided on the semiconductor element 120 and a wiring layer 140 provided on the insulating resin layer 130 are joined by solder 126. On the other hand, the upper semiconductor element 122 is connected by wire bonding with a gold wire 123 as in the first embodiment.
  • the second semiconductor module 200 is provided on the stud bump (element electrode) 224 made of gold (Au) and the insulating resin layer 230 provided in the semiconductor element 220.
  • the wiring layer 240 is joined with the solder 226.
  • the upper semiconductor element 222 is connected by wire bonding with a gold wire 221 as in the first embodiment.
  • the pitch of the first electrode portion 160 can be reduced as described above. For this reason, even if the number of solder balls 270 required for the PoP structure is increased by increasing the number of semiconductor elements mounted on the second semiconductor module 200, the semiconductor device 10 can be downsized.
  • the PoP structure can be realized while being planned.
  • FIG. 11 is a schematic cross-sectional view showing the configuration of the semiconductor device 10 according to the sixth embodiment.
  • the semiconductor device 10 according to the sixth embodiment is the same as the semiconductor device 10 according to the fifth embodiment except that the first semiconductor module 100 and the second semiconductor module 200 have different upper semiconductor element mounting modes. It has a simple configuration.
  • the upper semiconductor element 122 is flip-chip connected. Specifically, the area of the upper semiconductor element 122 is larger than that of the lower semiconductor element 120, and the peripheral portion of the upper semiconductor element 122 protrudes above the lower semiconductor element 120.
  • a stud bump (element electrode) 125 made of gold (Au) provided on the lower surface side of the protruding portion of the upper semiconductor element 122 and a wiring layer 140 provided on the insulating resin layer 130 are joined by solder 127. .
  • the upper semiconductor element 222 is flip-chip connected. Specifically, the area of the upper semiconductor element 222 is larger than that of the lower semiconductor element 220, and the peripheral portion of the upper semiconductor element 222 protrudes above the lower semiconductor element 220.
  • a stud bump (element electrode) 225 made of gold (Au) provided on the lower surface side of the protruding portion of the upper semiconductor element 222 and a wiring layer 240 provided on the insulating resin layer 230 are joined together by solder 227. .
  • the same effect as in the fifth embodiment can be obtained.
  • the semiconductor module having the PoP structure is miniaturized and densified by adjusting the height of the first electrode portion 160 in the first semiconductor module 100.
  • the semiconductor module having the PoP structure is reduced in size and height by adjusting the height of the second electrode portion 242 in the second semiconductor module 200. We are trying to increase the density.
  • FIG. 12 is a schematic cross-sectional view showing the configuration of the semiconductor device 10 according to the seventh embodiment.
  • the first electrode unit 160 in the first semiconductor module 100 is the same layer as the wiring layer 140 and has the same thickness as the wiring layer 140.
  • the first semiconductor module 100 is different from the first embodiment in that the second insulating layer 152 shown in FIG. 1 is not formed.
  • the second electrode part 242 has the same structure as the first electrode part 160 shown in FIG. That is, the second electrode portion 242 includes a third conductor portion 262, a fourth conductor portion 264, and a gold plating layer 266.
  • the third conductor portion 262 is the same layer as the wiring layer 246 provided on the lower surface side of the insulating resin layer 230 and has the same thickness as the wiring layer 246.
  • the fourth conductor portion 264 fills the space formed by the lower surface of the third conductor portion 262, the side wall of the fifth insulating layer 252 and the side wall of the sixth insulating layer 254. That is, the fourth conductor portion 264 fills the opening provided in the fifth insulating layer 252 and fills a part of the opening provided in the sixth insulating layer 254. Since the diameter of the opening provided in the sixth insulating layer 254 is larger than the diameter of the opening provided in the fifth insulating layer 252, the diameter of the fourth conductor portion 264 is the same as that of the sixth insulating layer 254. A region provided in the opening is larger than a region provided in the opening of the fifth insulating layer 252. In other words, the cross-sectional shape of the fourth conductor portion 264 is T-shaped or mushroom-shaped.
  • a gold plating layer 266 such as a Ni / Au layer is formed on the lower surface of the fourth conductor portion 264.
  • the gold plating layer 266 suppresses the oxidation of the fourth conductor portion 264.
  • the same effect as that of the first embodiment can be obtained.
  • FIG. 13 is a schematic cross-sectional view showing the configuration of the semiconductor device 10 according to the eighth embodiment.
  • the semiconductor device 10 according to the eighth embodiment corresponds to the sixth embodiment in the package structure of the first semiconductor module 100 and the second semiconductor module 200.
  • the joint structure between the first semiconductor module 100 and the second semiconductor module 200 is the same as that in the seventh embodiment.
  • FIG. 14 is a schematic cross-sectional view showing the configuration of the semiconductor device 10 according to the ninth embodiment.
  • the semiconductor device 10 according to the ninth embodiment corresponds to the third embodiment with respect to the second electrode portion 242 and the surrounding structure. That is, a gap is provided between the sixth insulating layer 254 and the second electrode portion 242.
  • the same effect as in the seventh and third embodiments can be obtained.
  • FIG. 15 is a schematic cross-sectional view showing the configuration of the semiconductor device 10 according to the tenth embodiment.
  • the semiconductor device 10 according to the tenth embodiment corresponds to the fourth embodiment with respect to the second electrode portion 242 and the surrounding structure. That is, the sixth insulating layer 254 and the second electrode portion 242 overlap each other in the lower surface peripheral region of the second electrode portion 242.
  • FIG. 16 is a schematic cross-sectional view showing the configuration of the semiconductor device 10 according to the eleventh embodiment.
  • the semiconductor device 10 according to the present embodiment is a camera module used for an imaging device such as a digital still camera, a digital video camera, or a camera mounted on a mobile phone.
  • the semiconductor element 120 is a light receiving element such as a CMOS image sensor.
  • a device electrode (not shown) provided on the semiconductor device 120 and a wiring layer 140 in a predetermined region are connected by wire bonding with a gold wire 121.
  • photodiodes are formed in a matrix, and each photodiode photoelectrically converts light into a charge amount according to the amount of received light and outputs it as a pixel signal.
  • the semiconductor element 220 mounted on the element mounting substrate 210 is a driver IC, and has a function of controlling the exposure timing of each image sensor of the semiconductor element 120, the output timing of pixel signals, and the like. Further, chip components 292 such as capacitors and resistors are mounted on the element mounting substrate 210. A device electrode (not shown) provided in the semiconductor device 220 and a wiring layer 240 in a predetermined region are connected by wire bonding with a gold wire 221.
  • the element mounting substrate 210 is provided with an opening 294 in accordance with the light receiving region of the semiconductor element 120.
  • Each imaging element of the semiconductor element 120 receives light incident from the opening 294 and outputs a pixel signal.
  • An optical filter 290 is mounted on the element mounting substrate 210 so as to close the opening 294. The optical filter 290 blocks light of a specific wavelength such as infrared rays.
  • connection portion between the element mounting substrate 110 and the element mounting substrate 210 is the same as in the first embodiment. Thereby, according to the semiconductor device 10 concerning Embodiment 11, the effect similar to Embodiment 1 can be acquired in a camera module.
  • FIG. 17 is a schematic cross-sectional view showing configurations of element mounting substrate 1100 and semiconductor module 1001 according to the twelfth embodiment.
  • the semiconductor module 1001 has a configuration in which a semiconductor element 1300 is flip-chip connected to an element mounting substrate 1100.
  • the element mounting substrate 1100 includes a base material 1010, a wiring layer 1020 provided on one main surface of the base material 1010, a first insulating layer 1030, and an electrode 1040.
  • the element mounting substrate 1100 includes a lower surface side wiring layer 1050 provided on the other main surface of the base material 1010 and a lower surface side insulating layer 1060.
  • the base material 1010 can be formed of a thermosetting resin such as a melamine derivative such as BT resin, a liquid crystal polymer, an epoxy resin, a PPE resin, a polyimide resin, a fluororesin, a phenol resin, or a polyamide bismaleimide.
  • a thermosetting resin such as a melamine derivative such as BT resin, a liquid crystal polymer, an epoxy resin, a PPE resin, a polyimide resin, a fluororesin, a phenol resin, or a polyamide bismaleimide.
  • the wiring layer 1020 has a predetermined pattern and is provided on one main surface of the base material 1010 (in this embodiment, the surface on which the semiconductor element 1300 is mounted).
  • the wiring layer 1020 is formed of a conductive material such as copper.
  • An electrode formation region 1022 in which the electrode 1040 is formed is provided at a predetermined position of the wiring layer 1020.
  • the lower surface side wiring layer 1050 has a predetermined pattern and is provided on the other main surface of the base material 1010.
  • the lower surface side wiring layer 1050 is formed of a conductive material such as copper.
  • the thickness of the wiring layer 1020 and the lower surface side wiring layer 1050 is, for example, 10 to 25 ⁇ m.
  • a gold plating layer 1055 such as a Ni / Au layer is provided on the surface of the lower surface side wiring layer 1050 in the lower surface side opening 1062 described later.
  • the gold plating layer 1055 suppresses oxidation of the lower surface side wiring layer 1050.
  • the thickness of the Ni layer is, for example, 1 to 15 ⁇ m
  • the thickness of the Au layer is, for example, 0.03 to 1 ⁇ m.
  • a via conductor 1012 penetrating the base material 1010 is provided at a predetermined position of the base material 1010.
  • the via conductor 1012 is formed by, for example, copper plating.
  • the wiring layer 1020 and the lower surface side wiring layer 1050 are electrically connected by the via conductor 1012.
  • the first insulating layer 1030 is provided around the electrode formation region 1022 of the wiring layer 1020.
  • the first insulating layer 1030 is provided so as to cover the wiring layer 1020, and the first insulating layer 1030 prevents the wiring layer 1020 from being oxidized.
  • a first opening 1032 is formed in the first insulating layer 1030 so that the electrode formation region 1022 is exposed. In the first opening 1032, the electrode 1040 and the electrode formation region 1022 are connected.
  • the first insulating layer 1030 is formed of, for example, a photo solder resist, and the thickness of the first insulating layer 1030 is, for example, 10 to 50 ⁇ m.
  • the electrode 1040 has a buried portion 1042 and a protruding portion 1044, and is electrically connected to the electrode formation region 1022 in the first opening portion 1032.
  • a gold plating layer 1045 such as a Ni / Au layer is provided on the surface of the protrusion 1044.
  • the gold plating layer 1045 suppresses oxidation of the protrusion 1044.
  • the thickness of the Ni layer is, for example, 1 to 15 ⁇ m
  • the thickness of the Au layer is, for example, 0.03 to 1 ⁇ m.
  • FIG. 18 is a partially enlarged cross-sectional view showing the electrode 1040 of the semiconductor module 1001 and the surrounding structure.
  • FIG. 19 is a partial plan view of the element mounting substrate 1100.
  • 20A and 20B are partial cross-sectional views of the element mounting substrate 1100.
  • FIG. 20A is a schematic cross-sectional view along the line AA in FIG. 19, and
  • FIG. 20B is a schematic cross-sectional view along the line BB in FIG.
  • the embedded portion 1042 of the electrode 1040 is embedded in the first opening portion 1032 and is electrically connected to the electrode forming region 1022.
  • a protruding portion 1044 is formed integrally with the embedded portion 1042 above the embedded portion 1042, and the protruding portion 1044 is above the upper surface around the first opening 1032 of the first insulating layer 1030. Protruding.
  • the protruding portion 1044 extends in the horizontal direction on the first insulating layer 1030, so that the periphery of the protruding portion 1044 is the periphery of the embedded portion 1042 when viewed from above the electrode 1040 (the upper side in FIG. 18). It is located outside.
  • the embedded portion 1042 when viewed from above the electrode 1040, the embedded portion 1042 is located inside the periphery of the protruding portion 1044, and the width a of the protruding portion 1044 is embedded in the vertical sectional view passing through the central axis of the electrode 1040. It is larger than the width c of the portion 1042. That is, the cross-sectional shape of the electrode 1040 is T-shaped or mushroom-shaped.
  • the thickness of the gold plating layer 1045 is not considered here, the same can be said even when the thickness of the gold plating layer 1045 is considered.
  • the periphery of the flat portion on the upper surface of the protruding portion 1044 when viewed from above the electrode 1040, the periphery of the flat portion on the upper surface of the protruding portion 1044 is located outside the periphery of the embedded portion 1042. That is, the width b of the flat portion on the upper surface of the protruding portion 1044 is larger than the width c of the embedded portion 1042 in a vertical sectional view passing through the central axis of the electrode 1040.
  • the height of the embedded portion 1042 and the protruding portion 1044 is, for example, 5 to 20 ⁇ m.
  • the width a of the protruding portion 1044, the width b of the flat portion, and the width c of the embedded portion 1042 are, for example, 50 ⁇ m and 45 ⁇ m, respectively. 40 ⁇ m.
  • the positional relationship between the wiring layer 1020 and the electrode 1040 will be described.
  • FIG. 19 in a plan view of the element mounting substrate 1100, in a predetermined end region of the wiring layer 1020 covered with the first insulating layer 1030, the protruding portion covering the gold plating layer 1045 is the first insulating layer. The upper surface of the layer 1030 is exposed.
  • an electrode formation region 1022 is formed in an end region of the wiring layer 1020, and an electrode 1040 is provided on the electrode formation region 1022. I understand that Specifically, as illustrated in FIGS.
  • 1042 is provided, and the protruding portion 1044 is provided integrally above the embedded portion 1042 and protrudes upward from the upper surface of the first insulating layer 1030.
  • the lower surface side insulating layer 1060 is provided on the other main surface of the base material 1010 so as to cover the lower surface side wiring layer 1050, and the lower surface side wiring layer 1050 is oxidized by the lower surface side insulating layer 1060. Is prevented.
  • the lower surface side insulating layer 1060 is provided with a lower surface side opening 1062 for mounting the solder ball 1070 on the land region of the lower surface side wiring layer 1050.
  • the solder ball 1070 is connected to the lower surface side wiring layer 1050 through the gold plating layer 1055 in the lower surface side opening 1062 provided in the lower surface side insulating layer 1060, and the semiconductor module 1001 is printed by the solder ball 1070. Connected to the wiring board.
  • the lower surface side insulating layer 1060 is formed of, for example, a photo solder resist, and the thickness of the lower surface side insulating layer 1060 is, for example, 10 to 50 ⁇ m.
  • the semiconductor element 1300 is mounted on the element mounting substrate 1100 having the above-described configuration, and the semiconductor module 1001 is formed. Specifically, in the semiconductor element 1300, an element electrode (not shown) provided in the semiconductor element 1300 and a protruding portion 1044 of the electrode 1040 of the element mounting substrate 1100 are joined by a solder ball 1080, and the element mounting substrate 1100 is connected to the element mounting substrate 1100. Flip chip connected.
  • the device electrodes provided on the semiconductor device 1300 are opposed to the electrodes 1040, and stud bumps 1310 made of, for example, gold (Au) are provided on the surface of the device electrodes.
  • Specific examples of the semiconductor element 1300 include semiconductor chips such as an integrated circuit (IC) and a large scale integrated circuit (LSI). For example, aluminum (Al) is used for the element electrode.
  • the gap between the semiconductor element 1300 and the element mounting substrate 1100 may be filled with an underfill material made of, for example, an epoxy resin, and the joint portion between the element electrode and the electrode 1040 is formed by the underfill material. Can be protected. Further, the semiconductor element 1300 may be sealed with a sealing resin made of, for example, an epoxy resin by a transfer molding method or the like.
  • the solder ball 1080 is joined to the protruding portion 1044 of the electrode 1040, and the electrode 1040 and the element electrode of the semiconductor element 1300 are electrically connected via the solder ball 1080.
  • the protrusion 1044 extends in the horizontal direction on the first insulating layer 1030, and the periphery of the protrusion 1044 is positioned outside the periphery of the embedded portion 1042 when viewed from above the electrode 1040.
  • a wide connection region with the element electrode via the ball 1080 can be secured. Therefore, the connection reliability between the element mounting substrate 1100 and the semiconductor element 1300 can be improved.
  • FIGS. 21A to 21D FIGS. 22A to 22D, and FIGS. 23A to 23C are process cross-sectional views illustrating a method for manufacturing the semiconductor module 1001.
  • a base material 1010 having a copper foil 1021 attached to one main surface and a copper foil 1051 attached to the other main surface is prepared.
  • via holes 1011 are formed in predetermined regions of the base material 1010 and the copper foils 1021 and 1051 by excavation processing such as drilling and laser processing.
  • the via hole 1011 is filled with copper by electroless plating and electrolytic plating to form a via conductor 1012 and copper provided on the main surface of the substrate 1010.
  • the foils 1021 and 1051 are thickened.
  • a wiring layer 1020 having a predetermined pattern including the electrode formation region 1022 is formed on one main surface of the base material 1010 using a known photolithography method and etching method.
  • the lower surface side wiring layer 1050 is formed on the other main surface of the base material 1010 using a known photolithography method and etching method.
  • the electrode formation region 1022 of the wiring layer 1020 is exposed using a well-known photolithography method.
  • a first insulating layer 1030 having the first opening 1032 is formed.
  • a land region of the lower surface side wiring layer 1050 is formed in a predetermined region by using a well-known photolithography method.
  • a lower surface side insulating layer 1060 having a lower surface side opening 1062 that is exposed is formed.
  • a plating mask 1090 is laminated on the main surface of the lower surface side insulating layer 1060 on the side opposite to the base material 1010 so as to cover the entire main surface on the opposite side.
  • copper is filled above the electrode formation region 1022 by electrolytic plating.
  • the plating process first, copper is gradually filled into the first opening 1032 provided in the first insulating layer 1030, and the first opening 1032 is completely filled with copper to form a buried portion 1042. Thereafter, the copper is further plated up so that the copper protrudes upward from the upper surface around the first opening 1032 of the first insulating layer 1030, and the copper periphery as seen from above the first insulating layer 1030 is the first opening 1032.
  • the protrusion 1044 is formed so as to extend to the outside of the peripheral edge.
  • the cross-sectional shape of 1040 is T-shaped or mushroom-shaped.
  • the size of the protrusion 1044 including the width a of the protrusion 1044 (see FIG. 18) and the width b of the flat portion on the upper surface of the protrusion 1044 (see FIG. 18) is appropriately adjusted by adjusting the plating time. Can be adjusted.
  • a gold plating layer 1045 is formed on the surface of the protruding portion 1044 by an electrolytic plating method, and the lower surface side wiring layer 1050 is formed.
  • a gold plating layer 1055 is formed in the land area.
  • the element mounting substrate 1100 according to Embodiment 12 can be manufactured through the above steps.
  • a semiconductor element 1300 is prepared in which stud bumps 1310 are provided on the element electrodes and solder balls 1080 are mounted on the stud bumps 1310. Then, the semiconductor element 1300 is mounted on the element mounting substrate 1100.
  • a solder ball 1080 is joined to the protruding portion 1044 of the electrode 1040 by a reflow process, and the electrode 1040 and the element are connected.
  • the electrode is electrically connected.
  • solder balls 1070 are mounted on the lower surface side wiring layer 1050 in the lower surface side opening 1062 provided in the lower surface side insulating layer 1060.
  • the semiconductor module 1001 according to the twelfth embodiment can be manufactured.
  • an underfill material can be filled in a gap between the semiconductor element 1300 and the element mounting substrate 1100.
  • the semiconductor element 1300 can be sealed with a sealing resin layer using a transfer molding method.
  • FIG. 24 is an SEM (scanning electron microscope) photographic image of the electrode 1040 of the element mounting substrate 1100 manufactured by the above-described manufacturing method and the surrounding portion. As shown in FIG. 24, the protruding portion 1044 of the electrode 1040 protrudes above the upper surface of the first insulating layer 1030 and extends in the horizontal direction, and has a T shape or a mushroom shape in sectional view.
  • the electrode 1040 formed on the electrode formation region 1022 of the wiring layer 1020 is the first opening of the first insulating layer 1030.
  • An embedded portion 1042 embedded in the portion 1032 and a protruding portion 1044 protruding from the upper surface around the first opening 1032 of the first insulating layer 1030 are provided.
  • the electrode 1040 has a shape such that the periphery of the protruding portion 1044 is positioned outside the periphery of the embedded portion 1042. Therefore, the size (area) of the flat portion on the upper surface of the electrode 1040 used for connection with the element electrode of the semiconductor element 1300 can be increased, thereby improving the connection reliability between the element mounting substrate 1100 and the semiconductor element 1300. Can be increased.
  • electrode 1040 has a shape such that the periphery of the flat portion on the upper surface of protruding portion 1044 is positioned outside the periphery of embedded portion 1042. .
  • the size of the flat portion on the upper surface of the electrode 1040 used for connection with the element electrode of the semiconductor element 1300 is further increased, so that the connection reliability between the element mounting substrate 1100 and the semiconductor element 1300 is further increased. Can do.
  • the upper surface of the insulating layer is higher than the upper surface of the wiring layer provided on the substrate, and the substrate and the semiconductor element An underfill material is filled in between.
  • the protruding portion 1044 protruding from the upper surface of the first insulating layer 1030 and the element electrode are joined by the solder ball 1080, and the upper surface of the first insulating layer 1030 and the semiconductor element 1300 are connected.
  • Underfill material is filled. In either structure, the underfill material is filled through a flow path formed by the upper surface of the insulating layer and the main surface of the semiconductor element facing this surface.
  • the flow of the underfill material is increased because the semiconductor module 1001 according to the twelfth embodiment can make the flow path of the underfill material larger. Therefore, it becomes possible to fill the underfill material more reliably, and thereby the connection reliability between the element mounting substrate 1100 and the semiconductor element 1300 can be further increased.
  • the protruding portion 1044 of the electrode 1040 is the first. Since the upper surface of the insulating layer 1030 protrudes upward, the distance between the electrode 1040 and the element electrode of the semiconductor element 1300 becomes shorter. Therefore, the diameter of the solder ball 1070 can be reduced, and as a result, the pitch between the electrodes 1040 can be reduced. Thereby, the semiconductor module 1001 can be further reduced in size.
  • element mounting substrate 1100 since the etching process or the like is not performed for planarizing the upper surface of electrode 1040, element mounting substrate 1100 and semiconductor element can be formed by a simpler method. Connection reliability with 1300 can be improved. Further, the number of manufacturing steps of the element mounting substrate 1100 and the base material 1010 can be reduced, and the manufacturing steps can be simplified.
  • the semiconductor module according to the thirteenth embodiment is different from the twelfth embodiment in that the element mounting substrate includes a second insulating layer provided around the first opening.
  • the other configuration and manufacturing process of the semiconductor module 1001 are basically the same as those in the twelfth embodiment.
  • the same components as those in the twelfth embodiment are denoted by the same reference numerals, and the description thereof is omitted as appropriate.
  • FIG. 25 is a schematic cross-sectional view showing configurations of the element mounting substrate 1200 and the semiconductor module 1002 according to the thirteenth embodiment.
  • the element mounting substrate 1200 includes a base material 1010, a wiring layer 1020 provided on one main surface of the base material 1010, a first insulating layer 1030, a second insulating layer 1230, and an electrode 1240.
  • the element mounting substrate 1200 includes a lower surface side wiring layer 1050 provided on the other main surface of the base material 1010 and a lower surface side insulating layer 1060.
  • the second insulating layer 1230 is provided around the first opening 1032 on the first insulating layer 1030.
  • a second opening 1232 is formed in the second insulating layer 1230 so that the electrode formation region 1022 is exposed.
  • the second insulating layer 1230 is formed by, for example, a photo solder resist, and the thickness thereof is, for example, 10 to 50 ⁇ m.
  • the electrode 1240 has an embedded portion 1242 and a protruding portion 1244 and is electrically connected to the electrode formation region 1022 in the first opening portion 1032 and the second opening portion 1232.
  • a gold plating layer 1245 is provided on the surface of the protruding portion 1244.
  • FIG. 26 is a partially enlarged cross-sectional view showing the electrode 1240 of the semiconductor module 1002 and the surrounding structure.
  • the embedded portion 1242 of the electrode 1240 is embedded in the first opening portion 1032 and the second opening portion 1232 and is electrically connected to the electrode formation region 1022.
  • a protruding portion 1244 is formed integrally with the embedded portion 1242 above the embedded portion 1242, and the protruding portion 1244 is above the upper surface around the second opening 1232 of the second insulating layer 1230. Protruding.
  • the protruding portion 1244 extends in the horizontal direction on the second insulating layer 1230, so that the periphery of the protruding portion 1244 is the periphery of the embedded portion 1242 when viewed from above the electrode 1240 (the upper side in FIG. 26). It is located outside.
  • the embedded portion 1242 when viewed from above the electrode 1240, the embedded portion 1242 is located on the inner side of the periphery of the protrusion 1244, and the width a of the protrusion 1244 is the second width as viewed in a vertical cross section passing through the central axis of the electrode 1240. It is larger than the width d of the embedded portion 1242 in the opening portion 1232.
  • the periphery of the flat portion on the upper surface of the protruding portion 1244 is positioned outside the periphery of the embedded portion 1242 when viewed from above the electrode 1240.
  • the width b of the flat portion on the upper surface of the protruding portion 1244 is larger than the width d of the embedded portion 1242 in the second opening portion 1232 in a vertical sectional view passing through the central axis of the electrode 1240.
  • the periphery of the second opening 1232 is positioned outside the periphery of the first opening 1032 when viewed from above the second insulating layer 1230.
  • the width d of the second opening portion 1232 is larger than the width c of the first insulating layer 1030 in a vertical sectional view passing through the central axis of the electrode 1240.
  • the thickness of the gold plating layer 1245 is not considered here, the same can be said even when the thickness of the gold plating layer 1245 is considered.
  • the semiconductor element 1300 is mounted on the element mounting substrate 1200 having the above-described configuration, and the semiconductor module 1002 is formed. Specifically, in the semiconductor element 1300, the element electrode and the protruding portion 1244 of the electrode 1240 are joined by the solder ball 1080 and are flip-chip connected to the element mounting substrate 1100.
  • FIGS. 27A to 27D and FIGS. 28A to 28C are process cross-sectional views illustrating a method for manufacturing the semiconductor module 1002.
  • FIG. 27A to 27D and FIGS. 28A to 28C are process cross-sectional views illustrating a method for manufacturing the semiconductor module 1002.
  • FIG. 27A after a photo solder resist is laminated on one main surface of the substrate 1010 on which the wiring layer 1020 and the like are formed by the steps shown in FIGS. 21A to 21D. Then, using a known photolithography method, the first insulating layer 1030 having the first opening 1032 so that the electrode formation region 1022 of the wiring layer 1020 is exposed is formed. Further, on the other main surface of the base material 1010, similarly to the one main surface, after a photo solder resist is laminated, a land region of the lower surface side wiring layer 1050 is formed in a predetermined region by using a well-known photolithography method. A lower surface side insulating layer 1060 having a lower surface side opening 1062 that is exposed is formed.
  • an electrode formation region 1022 is formed using a well-known photolithography method.
  • a second insulating layer 1230 having a second opening 1232 is formed so that is exposed.
  • a plating mask 1090 is laminated on the main surface of the lower surface side insulating layer 1060 opposite to the base material 1010 so as to cover the entire main surface on the opposite side.
  • copper is filled above the electrode formation region 1022 by electrolytic plating.
  • the plating process first, copper is gradually filled into the first opening 1032 provided in the first insulating layer 1030, and the first opening 1032 is filled with copper. Further, copper begins to spread on the upper surface of the first insulating layer 1030 and is dammed up by the second insulating layer 1230. Thereafter, copper is gradually plated up, and the second opening portion 1232 is filled with copper to form a buried portion 1242.
  • the copper is further plated up so that the copper protrudes upward from the upper surface around the second opening 1232 of the second insulating layer 1230, and the copper periphery is the second opening 1232 as viewed from above the second insulating layer 1230.
  • a projecting portion 1244 is formed so as to extend to the outside of the peripheral edge. The size of the protruding portion 1244 can be appropriately adjusted by adjusting the time of the plating process.
  • a gold plating layer 1245 is formed on the surface of the protruding portion 1244 by an electrolytic plating method, and the lower surface side wiring layer 1050 is formed.
  • a gold plating layer 1055 is formed in the land area.
  • the element mounting substrate 1200 according to Embodiment 13 can be manufactured through the above steps.
  • a semiconductor element 1300 in which a stud bump 1310 is provided on an element electrode and a solder ball 1080 is mounted on the stud bump 1310 is prepared. Then, the semiconductor element 1300 is mounted on the element mounting substrate 1200.
  • a solder ball 1080 is joined to the protruding portion 1244 by a reflow process, and the electrode 1240 and the element electrode are connected. Connect electrically.
  • solder balls 1070 are mounted on the lower surface side wiring layer 1050 in the lower surface side opening 1062 provided in the lower surface side insulating layer 1060.
  • the semiconductor module 1002 according to Embodiment 13 can be manufactured.
  • an underfill material can be filled in the gap between the semiconductor element 1300 and the element mounting substrate 1200.
  • the semiconductor element 1300 can be sealed with a sealing resin layer using a transfer molding method.
  • the peripheral edge of the second opening 1232 is located outside the peripheral edge of the first opening 1032 when viewed from above the second insulating layer 1230. Therefore, the size of the flat portion on the upper surface of the protruding portion 1244 can be further increased, and thereby the connection reliability between the element mounting substrate 1200 and the semiconductor element 1300 can be further enhanced.
  • the protruding portion 1244 of the electrode 1240 has the second insulation. Since the upper surface of the layer 1230 protrudes upward, the distance between the electrode 1240 and the element electrode of the semiconductor element 1300 is further shortened. Therefore, the diameter of the solder ball 1070 can be further reduced, and as a result, the pitch between the electrodes 1240 can be further reduced. Thereby, the semiconductor module 1002 can be further reduced in size.
  • FIG. 29 is a diagram showing a configuration of a mobile phone including the semiconductor device 10 or the semiconductor modules 1001 and 1002 according to the embodiment of the present invention.
  • a cellular phone 1111 has a structure in which a first housing 1112 and a second housing 1114 are connected by a movable portion 1120. The first housing 1112 and the second housing 1114 can be rotated around the movable portion 1120.
  • the first housing 1112 is provided with a display portion 1118 and a speaker portion 1124 for displaying information such as characters and images.
  • the second housing 1114 is provided with an operation portion 1122 such as operation buttons and a microphone portion 1126. Note that the semiconductor devices 10, 1001, and 1002 according to the embodiments of the present invention are mounted inside such a mobile phone 1111.
  • FIG. 30 is a partial cross-sectional view (cross-sectional view of the first housing 1112) of the mobile phone (mounted with the semiconductor device 10) shown in FIG.
  • the semiconductor device 10 according to the embodiment of the present invention is mounted on a printed circuit board 1128 via a solder ball 170 and is electrically connected to a display unit 1118 and the like via such a printed circuit board 1128.
  • a heat radiating substrate 1116 such as a metal substrate is provided on the back surface side of the semiconductor device 10 (the surface opposite to the solder ball 170). For example, heat generated from the semiconductor device 10 is generated in the first housing 1112. The heat can be efficiently radiated to the outside of the first housing 1112 without stagnation.
  • the mounting area of the semiconductor device 10 can be reduced. Therefore, the portable device according to the present embodiment on which the semiconductor device 10 is mounted can be reduced in size and thickness.
  • FIG. 31 is a partial cross-sectional view (cross-sectional view of the first housing 1112) of the mobile phone (mounted with the semiconductor module 1001) shown in FIG.
  • the semiconductor module 1001 is mounted on the printed circuit board 1128 via the solder balls 1070 and is electrically connected to the display unit 1118 and the like via the printed circuit board 1128.
  • a heat radiating substrate 1116 such as a metal substrate is provided on the back surface side of the semiconductor module 1001 (the surface opposite to the solder ball 1070).
  • heat generated from the semiconductor module 1001 is generated inside the first housing 1112. The heat can be efficiently radiated to the outside of the first housing 1112 without stagnation.
  • FIG. 31 shows a state where the semiconductor module 1001 according to the twelfth embodiment is mounted, the semiconductor module 1002 according to the thirteenth embodiment may be mounted.
  • the connection reliability between the element mounting substrates 1100 and 1200 and the semiconductor element 1300 can be improved. Therefore, it is possible to improve the reliability of the portable device according to this embodiment in which such semiconductor modules 1001 and 1002 are mounted.
  • one semiconductor element 220 is mounted on the second semiconductor module 200, but in the second semiconductor module 200, a plurality of semiconductor elements are stacked as in the first semiconductor module 100.
  • a stacked multichip package in which each semiconductor element is connected by wire bonding may be used. According to this, an effect similar to that of the fifth embodiment can be obtained.
  • the semiconductor element 120 and the semiconductor element 220 are connected by wire bonding, but either one or both of the semiconductor element 120 and the semiconductor element 220 may be flip-chip connected.
  • the electrodes 1040 and 1240 in the above-described Embodiments 12 and 13 are flip-chip connected to the element electrode of the semiconductor element 1300. However, the electrodes 1040 and 1240 may be used as a land region for wire bonding connection. .
  • the area required for solder balls and electrode pads required for mounting a package or a semiconductor element can be reduced, and the semiconductor device can be further miniaturized and densified.

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Abstract

　半導体装置１０は、第１の半導体モジュール１００に設けられた第１の電極部１６０と第２の半導体モジュール２００に設けられた第２の電極部２４２とがはんだボール２７０により接合されたＰｏＰ構造を有する。第１の電極部は、絶縁樹脂層１３０に設けられた配線層１４０と同等な厚さの第１の導体部１６２と、第１の導体部１６２の上に形成された第２の導体部１６４と、第２の導体部１６４の上に設けられた金めっき層１６６とを有する。

Description

素子搭載用基板、半導体モジュール、半導体装置、素子搭載用基板の製造方法および半導体装置の製造方法、ならびに携帯機器
　本発明は、半導体素子を搭載する素子搭載用基板に関する。特に、本発明は、パッケージオンパッケージ構造を有する半導体装置およびフリップチップ実装方法により半導体素子を搭載可能な素子搭載用基板に関する。
　近年、電子機器の小型化、高機能化に伴い、電子機器に使用される半導体装置のさらなる小型化、高密度化が求められている。このような要求に応えるべく、パッケージの上にパッケージを搭載したパッケージオンパッケージ（ＰｏＰ）と呼ばれる三次元パッケージング技術が広く知られている。
　たとえば、三次元パッケージにおける製造方法の一態様は、特許文献１に開示されている。特許文献１は、スルーホール配線の位置にはんだが供給されたパッケージ構造を開示する。特許文献１の図１２から、スルーホールの配線上にのみはんだが供給されているのがわかる。このはんだ上にはんだボールが配置され、同様にはんだ供給およびはんだボール配置がされたパッケージが積み重ねられている。
　また、半導体装置の小型化・薄型化は、例えば半導体素子の素子搭載用基板への実装面積を小さくすることで実現可能である。半導体素子の素子搭載用基板への実装面積を小さくする方法としては、半導体素子の外部接続電極にはんだバンプを形成し、はんだバンプと素子搭載用基板の電極パッドとをはんだ付けするフリップチップ実装方法が知られている。
特開平４－２８０６９５号公報
　従来のＰｏＰ構造では、上側のパッケージの底面が下側のパッケージの上面に干渉しないように、上側のパッケージの実装に用いられるはんだボールの高さを高くする必要があった。また、半導体素子を素子搭載用基板にフリップチップ実装した半導体装置では、半導体素子と素子搭載用基板との隙間を確保するためフリップチップ実装に用いられるはんだボールの高さを高くする必要があった。はんだボールの高さが高くなると、必然的にはんだボールの径が大きくなる。このため、はんだボール自体が占める領域が増大するとともに、はんだボール搭載用の電極パッドの面積が増大し、半導体装置の小型化における障害となっていた。
　本発明はこうした課題に鑑みてなされたものであり、その目的は、パッケージや半導体素子の搭載に必要なはんだボールおよび電極パッドに必要な面積を低減し、半導体装置のさらなる小型化、高密度化を実現可能な技術の提供にある。また、本発明の他の目的は、素子搭載用基板と半導体素子との接続信頼性の向上を図る技術の提供にある。
　本発明のある態様は、素子搭載用基板である。当該素子搭載用基板は、半導体素子の搭載に用いられる基板であって、基材と、基材の一方の主表面上に形成された配線層と、基材の一方の主表面上に設けられ、配線層の厚さよりも厚いはんだ接合用の電極部と、を備えることを特徴とする。
　本発明の他の態様は、半導体モジュールである。当該半導体モジュールは、上述した素子搭載用基板と、基材の一方の主表面側に搭載された半導体素子と、半導体素子を封止する封止樹脂と、を備えることを特徴とする。
　本発明のさらに他の態様は、半導体装置である。当該半導体装置は、基材と、基材の一方の主表面側に搭載された第１の半導体素子と、第１の半導体素子を封止する封止樹脂と、基材の一方の主表面上に形成された配線層と、基材の一方の主表面上に設けられ、配線層の上面の位置より高いはんだ接合用の上面を有する第１の電極部と、を含む第１の半導体モジュールと、封止樹脂の上方に搭載され、下面に第２の電極部を有し、第２の半導体素子がパッケージされた第２の半導体モジュールと、第１の電極部と第２の電極部とを接続するはんだ部材と、を備えることを特徴とする。
　本発明のさらに他の態様は、半導体装置である。当該半導体装置は、基材と、基材の一方の主表面側に搭載された第１の半導体素子と、第１の半導体素子を封止する封止樹脂と、基材の一方の主表面上に形成された第１の配線層と、基材の一方の主表面上に設けられ、はんだ接合用の上面を有する第１の電極部と、を含む第１の半導体モジュールと、封止樹脂の上方に搭載された第２の半導体モジュールであって、下面に第２の電極部と第２の配線層と、を有する第２の半導体モジュールと、第１の電極部と第２の電極部とを接続するはんだ部材と、を備え、第２の電極部の厚さが第２の配線層の厚さに比べて厚いことを特徴とする。
　本発明のさらに他の態様は、素子搭載用基板の製造方法である。当該素子搭載用基板の製造方法は、基材の一方の主表面上に配線層をパターニングする工程と、配線層のうち、パッケージの搭載に用いられるはんだ部材接合用の電極領域が露出するような開口を有する第１の絶縁層を形成する工程と、開口の中に導電材料を充填する工程と、を備えること特徴とする。
　本発明のさらに他の態様は、半導体装置の製造方法である。当該半導体装置の製造方法は、配線層および配線層の厚さよりも厚いはんだ接合用の第１の電極部が半導体素子搭載面に形成された第１の基材と、第１の基材に搭載された第１の半導体素子とを含む第１の半導体モジュールを準備する工程と、はんだ接合用の第２の電極部が半導体素子搭載面とは反対側に形成された第２の基材と、第２の基材に搭載された第２の半導体素子とを含む第２の半導体モジュールを準備する工程と、第１の半導体モジュールの上に第２の半導体モジュールを配置し、第１の電極部と第２の電極部とを接合する工程と、を備えることを特徴とする。
　本発明のさらに他の態様は、半導体装置の製造方法である。当該半導体装置の製造方法は、はんだ接合用の第１の電極部が半導体素子搭載面に形成された第１の基材と、第１の基材に搭載された第１の半導体素子とを含む第１の半導体モジュールを準備する工程と、配線層および配線層の厚さよりも厚いはんだ接合用の第２の電極部が半導体素子搭載面とは反対側に形成された第２の基材と、第２の基材に搭載された第２の半導体素子とを含む第２の半導体モジュールを準備する工程と、第１の半導体モジュールの上に第２の半導体モジュールを配置し、第１の電極部と第２の電極部とを接合する工程と、を備えることを特徴とする。
　本発明のさらに他の態様は、素子搭載用基板である。当該素子搭載用基板は、基材と、基材の一方の主表面に設けられ、電極形成領域を有する配線層と、電極形成領域の周囲に設けられ、電極形成領域が露出するような開口部を有する絶縁層と、絶縁層の開口部内に埋め込まれた埋込部と、絶縁層の開口部周囲の上面よりも上方に突出した突出部とを有し、電極形成領域に電気的に接続された電極と、を備え、電極の上方から見て、突出部の周縁が埋込部の周縁よりも外側にあることを特徴とする。この態様によれば、素子搭載用基板と半導体素子との接続信頼性の向上を図ることができる。
　上記態様において、電極の上方から見て、突出部の上面における平坦部の周縁が、埋込部の周縁よりも外側にあってもよい。
　上記態様において、絶縁層を第１絶縁層とし、開口部を第１開口部とし、第１絶縁層上の第１開口部の周囲に設けられ、電極形成領域が露出するような第２開口部を有する第２絶縁層を備え、電極は、埋込部が第１開口部および第２開口部内に埋め込まれ、突出部が第２絶縁層の第２開口部周囲の上面よりも上方に突出し、電極の上方から見て、突出部の周縁が埋込部の周縁よりも外側にあってもよい。
　上記態様において、電極の上方から見て、突出部の上面における平坦部の周縁が、埋込部の周縁よりも外側にあってもよい。
　上記態様において、第２絶縁層の上方から見て、第２開口部の周縁が、第１開口部の周縁よりも外側にあってもよい。
　本発明のさらに他の態様は、半導体モジュールである。当該半導体モジュールは、上述のいずれかの態様の素子搭載用基板と、電極に対向する素子電極が設けられた半導体素子と、を備え、電極と素子電極とが電気的に接続されていることを特徴とする。
　本発明のさらに他の態様は、携帯機器である。当該携帯機器は、上述の態様の半導体装置または半導体モジュールを搭載したことを特徴とする。
　本発明のさらに他の態様は、素子搭載用基板の製造方法である。当該素子搭載用基板の製造方法は、基材の一方の主表面に、電極形成領域を有する配線層をパターニングする工程と、電極形成領域が露出するような開口部を有する絶縁層を形成する工程と、開口部に導電材料を充填して開口部内を埋め尽くした後、当該導電材料が絶縁層の開口部周囲の上面よりも上方に突出するとともに、絶縁層の上方から見て導電材料の周縁が開口部の周縁の外側に拡がるまで導電材料を充填する工程と、を含むことを特徴とする。
　上記態様において、絶縁層を第１絶縁層とし、開口部を第１開口部とし、第１絶縁層上の第１開口部の周囲に、電極形成領域が露出するような第２開口部を有する第２絶縁層を形成する工程をさらに含み、導電材料を充填する工程において、導電材料を充填して第１絶縁層および第２絶縁層内を埋め尽くした後、当該導電材料が第２絶縁層の第２開口部周囲の上面よりも上方に突出するとともに、第２絶縁層の上方から見て導電材料の周縁が第２開口部の周縁の外側に拡がるまで導電材料を充填してもよい。
　本発明によれば、パッケージや半導体素子の搭載に必要なはんだボールおよび電極パッドに必要な面積を低減し、半導体装置のさらなる小型化、高密度化を図ることができる。
実施の形態１に係る半導体装置の構成を示す概略断面図である。 実施の形態１に係る半導体装置が有する第１の電極部とその周囲の構造を示す部分拡大図である。 図３（Ａ）～（Ｃ）は、実施の形態１に係る半導体装置の製造方法を示す工程断面図である。 図４（Ａ）～（Ｃ）は、実施の形態１に係る半導体装置の製造方法を示す工程断面図である。 図５（Ａ）～（Ｄ）は、実施の形態１に係る半導体装置の製造方法を示す工程断面図である。 図６（Ａ）～（Ｃ）は、実施の形態１に係る半導体装置の製造方法を示す工程断面図である。 実施の形態２に係る半導体装置の構成を示す概略断面図である。 実施の形態３に係る半導体装置の構成を示す概略断面図である。 実施の形態４に係る半導体装置の構成を示す概略断面図である。 実施の形態５に係る半導体装置の構成を示す概略断面図である。 実施の形態６に係る半導体装置の構成を示す概略断面図である。 実施の形態７に係る半導体装置の構成を示す概略断面図である。 実施の形態８に係る半導体装置の構成を示す概略断面図である。 実施の形態９に係る半導体装置の構成を示す概略断面図である。 実施の形態１０に係る半導体装置の構成を示す概略断面図である。 実施の形態１１に係る半導体装置の構成を示す概略断面図である。 実施の形態１２に係る素子搭載用基板および半導体モジュールの構成を示す概略断面図である。 半導体モジュールの電極とその周囲の構造を示す部分拡大断面図である。 素子搭載用基板の部分平面図である。 図２０（Ａ）、（Ｂ）は、素子搭載用基板の部分断面図である。 図２１（Ａ）～（Ｄ）は、半導体モジュールの製造方法を示す工程断面図である。 図２２（Ａ）～（Ｄ）は、半導体モジュールの製造方法を示す工程断面図である。 図２３（Ａ）～（Ｃ）は、半導体モジュールの製造方法を示す工程断面図である。 素子搭載用基板の電極とその周囲部分のＳＥＭ写真像である。 実施の形態１３に係る素子搭載用基板および半導体モジュールの構成を示す概略断面図である。 半導体モジュールの電極とその周囲の構造を示す部分拡大断面図である。 図２７（Ａ）～（Ｄ）は、半導体モジュールの製造方法を示す工程断面図である。 図２８（Ａ）～（Ｃ）は、半導体モジュールの製造方法を示す工程断面図である。 実施の形態１４に係る携帯電話の構成を示す図である。 携帯電話の部分断面図である。 携帯電話の部分断面図である。
　以下、本発明の実施の形態を図面を参照して説明する。なお、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
　（実施の形態１）
　図１は、実施の形態１に係る半導体装置１０の構成を示す概略断面図である。図２は、半導体装置１０が有する第１の電極部１６０とその周囲の構造を示す部分拡大図である。半導体装置１０は、第１の半導体モジュール１００の上に第２の半導体モジュール２００が積層されたＰｏＰ構造を有する。
　第１の半導体モジュール１００は、素子搭載用基板１１０に２つの半導体素子１２０、１２２が積層された構成を有する。
　素子搭載用基板１１０は、基材となる絶縁樹脂層１３０と、絶縁樹脂層１３０の一方の主表面に形成された配線層１４０と、絶縁樹脂層１３０の他方の主表面に形成された第３の電極部１４２と、絶縁樹脂層１３０の一方の主表面に形成された第１の絶縁層１５０および第２の絶縁層１５２とを含む。
　絶縁樹脂層１３０としては、たとえば、ＢＴレジン等のメラミン誘導体、液晶ポリマー、エポキシ樹脂、ＰＰＥ樹脂、ポリイミド樹脂、フッ素樹脂、フェノール樹脂、ポリアミドビスマレイミド等の熱硬化性樹脂で形成することができる。
　絶縁樹脂層１３０の一方の主表面（本実施の形態では、半導体素子搭載面）に所定パターンの配線層１４０が設けられている。また、絶縁樹脂層１３０の一方の主表面には、パッケージ搭載用のはんだを接合するための第１の電極部１６０が設けられている。第１の電極部１６０の詳細については後述する。また、絶縁樹脂層１３０の他方の主表面に所定パターンの第３の電極部１４２が設けられている。配線層１４０および第３の電極部１４２を構する材料としては銅が挙げられる。配線層１４０および第３の電極部１４２の厚さは、たとえば２０μｍである。なお、特に図示していないが、絶縁樹脂層１３０の他方の主表面には、第３の電極部１４２と同層で、かつ、同じ高さの配線層が設けられている。
　絶縁樹脂層１３０の所定位置において絶縁樹脂層１３０を貫通するビア導体１３２が設けられている。ビア導体１３２は、たとえば、銅めっきにより形成される。ビア導体１３２により、第１の電極部１６０と第３の電極部１４２とが電気的に接続されている。
　絶縁樹脂層１３０の一方の主表面に第１の絶縁層１５０が設けられている。第１の絶縁層１５０は、第１の電極部１６０の周辺の第１の絶縁層１５０ａと、半導体素子搭載領域の第１の絶縁層１５０ｂとに分類される。
　第１の絶縁層１５０ａは、第１の電極部１６０の周囲および第１の電極部１６０の上面周縁部を被覆している。言い換えると、第１の絶縁層１５０ａには、第１の電極部１６０の中央領域が露出するような開口が設けられている。
　第２の絶縁層１５２は、第１の絶縁層１５０ａに設けられた開口周縁の第１の絶縁層１５０ａの上面が露出するように、第１の絶縁層１５０ａの上に積層されている。
　なお、第１の絶縁層１５０および第２の絶縁層１５２は、たとえば、フォトソルダーレジストにより形成される。なお、第１の絶縁層１５０ａの厚さは、たとえば２０～３０μｍである。また、第２の絶縁層１５２の厚さは、たとえば５０μｍである。
　第１の電極部１６０は、第１の導体部１６２、第２の導体部１６４および金めっき層１６６を含む。
　第１の導体部１６２は、配線層１４０と同層であり、絶縁樹脂層１３０の一方の主表面に形成されている。さらに、第１の導体部１６２は、配線層１４０と同等の厚さ（たとえば２０μｍ）を有する。第１の導体部１６２の径は、たとえば３５０μｍである。
　第２の導体部１６４は、第１の導体部１６２の上面、第１の絶縁層１５０ａの側壁および第２の絶縁層１５２の側壁により形成された空間に充填されている。すなわち、第２の導体部１６４は、第１の絶縁層１５０ａに設けられた開口を埋め尽くすとともに、第２の絶縁層１５２に設けられた開口の一部に充填されている。第２の絶縁層１５２に設けられた開口の径は、第１の絶縁層１５０ａに設けられた開口の径よりも大きいため、第２の導体部１６４の径は、第２の絶縁層１５２の開口に設けられた領域の方が、第１の絶縁層１５０ａの開口に設けられた領域よりも大きくなっている。これを言い換えると、第２の導体部１６４の断面形状は、Ｔ字状あるいはきのこ状である。第２の導体部１６４の厚さは、たとえば４０μｍである。
　また、第２の導体部１６４の上面にＮｉ／Ａｕ層などの金めっき層１６６が形成されている。金めっき層１６６により第２の導体部１６４の酸化が抑制される。金めっき層１６６としてＮｉ／Ａｕ層を形成する場合には、Ｎｉ層の厚さは、たとえば１～１５μｍであり、Ａｕ層の厚さは、たとえば０．０３～１μｍである。
　絶縁樹脂層１３０の他方の主表面に第３の絶縁層１５４が設けられている。第３の絶縁層１５４には、第３の電極部１４２にはんだボール１７０を搭載するための開口が設けられている。はんだボール１７０は、第３の絶縁層１５４に設けられた開口内において第３の電極部１４２に接続されている。
　以上説明した素子搭載用基板１１０に２つの半導体素子１２０、１２２が搭載されている。具体的には、第１の絶縁層１５０ｂの上に、半導体素子１２０が搭載されている。さらに、半導体素子１２０の上に半導体素子１２２が搭載されている。半導体素子１２０に設けられた素子電極（図示せず）と所定領域の配線層１４０とが金線１２１によりワイヤボンディング接続されている。また、半導体素子１２２に設けられた素子電極（図示せず）と所定領域の配線層１４０とが金線１２３によりワイヤボンディング接続されている。なお、半導体素子１２０、１２２の具体例としては、集積回路（ＩＣ）、大規模集積回路（ＬＳＩ）などの半導体チップが挙げられる。
　封止樹脂層１８０は、半導体素子１２０、１２２およびこれらに接続された配線層１４０を封止している。封止樹脂層１８０は、たとえばエポキシ樹脂を用いて、トランスファーモールド法により形成される。
　第２の半導体モジュール２００は、素子搭載用基板２１０に半導体素子２２０が搭載された構成を有する。
　素子搭載用基板２１０は、基材となる絶縁樹脂層２３０と、絶縁樹脂層２３０の一方の主表面に形成された配線層２４０と、絶縁樹脂層２３０の他方の主表面に形成された第２の電極部２４２と、絶縁樹脂層２３０の一方の主表面に形成された第４の絶縁層２５０と、絶縁樹脂層２３０の他方の主表面に形成された第５の絶縁層２５２とを含む。
　絶縁樹脂層２３０としては、たとえば、ＢＴレジン等のメラミン誘導体、液晶ポリマー、エポキシ樹脂、ＰＰＥ樹脂、ポリイミド樹脂、フッ素樹脂、フェノール樹脂、ポリアミドビスマレイミド等の熱硬化性樹脂で形成することができる。
　絶縁樹脂層２３０の一方の主表面（半導体素子搭載面）に所定パターンの配線層２４０が設けられている。図示しないが、配線層２４０の上に金めっき層が形成されていてもよい。また、絶縁樹脂層２３０の他方の主表面に第２の電極部２４２が設けられている。配線層２４０および第２の電極部２４２を構する材料としては銅が挙げられる。配線層２４０および第２の電極部２４２とは、絶縁樹脂層２３０の所定位置において絶縁樹脂層２３０を貫通するビア導体（図示せず）により電気的に接続されている。なお、特に図示していないが、絶縁樹脂層２３０の他方の主表面には、第２の電極部２４２と同層で、かつ、同じ高さの配線層が設けられている。
　絶縁樹脂層２３０の一方の主表面にフォトソルダーレジストなどからなる第４の絶縁層２５０が設けられている。また、絶縁樹脂層２３０の他方の主表面にフォトソルダーレジストなどからなる第５の絶縁層２５２が設けられている。第５の絶縁層２５２には、第２の電極部２４２にはんだボール２７０を搭載するための開口が設けられている。はんだボール２７０は、第５の絶縁層２５２に設けられた開口内において第２の電極部２４２に接続されている。
　以上説明した素子搭載用基板２１０に半導体素子２２０が搭載されている。具体的には、第４の絶縁層２５０の半導体素子搭載領域の上に、半導体素子２２０が搭載されている。半導体素子２２０に設けられた素子電極（図示せず）と所定領域の配線層２４０とが金線２２１によりワイヤボンディング接続されている。なお、半導体素子２２０の具体例としては、集積回路（ＩＣ）、大規模集積回路（ＬＳＩ）などの半導体チップが挙げられる。
　封止樹脂２８０は、半導体素子２２０およびこれに接続された配線層２４０を封止している。封止樹脂２８０は、たとえばエポキシ樹脂を用いて、トランスファーモールド法により形成される。
　第１の半導体モジュール１００の第１の電極部１６０と、第２の半導体モジュール２００の第２の電極部２４２とが、はんだボール２７０に接合されることにより、第２の半導体モジュール２００が第１の半導体モジュール１００の上方（封止樹脂層１８０の上方）に搭載されたＰｏＰ構造が実現されている。
　（半導体装置の製造方法）
　第１の実施の形態に係る半導体装置の製造方法について図３乃至図６を参照して説明する。まず、図３（Ａ）に示すように、両主表面に銅箔３００が貼り付けられた絶縁樹脂層１３０を準備する。
　次に、図３（Ｂ）に示すように、ドリル加工、レーザ加工などの掘削加工により、絶縁樹脂層１３０および銅箔３００の所定領域にビアホール３１０を形成する。
　次に、図３（Ｃ）に示すように、無電解めっきおよび電解めっきにより、ビアホール３１０に銅を充填してビア導体１３２を形成するとともに、絶縁樹脂層１３０の両主表面にもうけられた銅箔３００を厚膜化する。
　次に、図４（Ａ）に示すように、絶縁樹脂層１３０の一方および他方の主表面（半導体素子搭載面とは反対側）に周知のフォトリソグラフィ法およびエッチング法を用いて所定パターンの配線層１４０および第１の導体部１６２と、第３の電極部１４２とを形成する。
　次に、図４（Ｂ）に示すように、周知のフォトリソグラフィ法およびエッチング法を用いて、絶縁樹脂層１３０の一方の主表面に第１の導体部１６２の中央領域が露出するような開口を有する第１の絶縁層１５０ａ、配線層１４０が露出するような開口を有する第１の絶縁層１５０ｂ、および第３の電極部１４２の中央領域が露出するような開口を有する第３の絶縁層１５４を形成する。ここで配線層１４０および第１の導体部１６２は、図３（Ｃ）に示した銅箔３００から形成されるため、厚さが同等である。
　次に、図４（Ｃ）に示すように、周知のフォトリソグラフィ法およびエッチング法を用いて、開口周縁の第１の絶縁層１５０ａの上面が露出するような開口を有する第２の絶縁層１５２を形成する。すなわち、第２の絶縁層１５２に設けられた開口の径を第１の絶縁層１５０ａに設けられた開口の径に比べて大きくする。
　次に、図５（Ａ）に示すように、周知のフォトリソグラフィ法およびエッチング法を用いて、配線層１４０を被覆するレジスト３２０を形成する。
　次に、図５（Ｂ）に示すように、第１の絶縁層１５０ａおよび第２の絶縁層１５２に設けられた開口部分において、電界めっきにより第１の導体部１６２の上方に銅を充填する。めっき過程において、まず、第１の絶縁層１５０ａに設けられた開口内に徐々に銅が充填され、第１の絶縁層１５０ａに設けられた開口が銅で埋め尽くされる。さらに、銅は第１の絶縁層１５０ａの上面に広がり始め、第２の絶縁層１５２により堰き止められる。この後、銅は徐々にめっきアップされ、第２の絶縁層１５２に設けられた開口内において所定高さまで充填される。これにより、第１の導体部１６２の上に第２の導体部１６４が形成される。第２の導体部１６４の断面形状は、Ｔ字状またはきのこ状になっている。
　次に、図５（Ｃ）に示すように、レジスト３２０（図５Ｂ参照）を除去した後、第２の導体部１６４の上に金めっきによりＮｉ／Ａｕ層からなる金めっき層１６６を形成する。以上の工程により、実施の形態１に係る素子搭載用基板１１０が形成される。なお、第２の導体部１６４の上に金めっき層１６６を形成する際に、配線層１４０のランド領域の上にも同様に金めっき層を形成してもよい。
　次に、図５（Ｄ）に示すように、第１の絶縁層１５０ｂに半導体素子１２０を搭載し、半導体素子１２０の上にさらに半導体素子１２２を搭載する。続いて、ワイヤボンディング法を用いて半導体素子１２０の上面周縁に設けられた素子電極（図示せず）と配線層１４０の電極領域とを金線１２１により接続する。同様に、ワイヤボンディング法を用いて半導体素子１２２の上面周縁に設けられた素子電極（図示せず）と配線層１４０の電極領域とを金線１２３により接続する。続いて、トランスファーモールド法を用いて、半導体素子１２０および半導体素子１２２を封止樹脂層１８０により封止する。
　次に、図６（Ａ）に示すように、上述した第２の半導体モジュール２００を準備する。
　次に、図６（Ｂ）に示すように、第２の半導体モジュール２００を第１の半導体モジュール１００の上に搭載した状態で、リフロー工程により第１の電極部１６０および第２の電極部２４２にはんだボール２７０を接合し、第１の電極部１６０と第２の電極部２４２とを電気的に接続する。
　次に、図６（Ｃ）に示すように、第３の絶縁層１５４に設けられた開口において、第３の電極部１４２にはんだボール１７０を搭載する。
　以上の工程により、実施の形態１に係る半導体装置１０を製造することができる。
　実施の形態１に係る半導体装置１０によれば次のような効果を得ることができる。すなわち、第１の半導体モジュール１００において、第１の電極部１６０の高さが配線層１４０に比べて嵩上げされ、高くなっている。このため、はんだボール２７０を用いて、第１の半導体モジュール１００の上に第２の半導体モジュール２００を搭載する際に、第２の半導体モジュール２００の底面が第１の半導体モジュール１００の上面に干渉することなく、はんだボール２７０の径を小さくすることができる。これに伴い、はんだボール２７０が接合される第１の電極部１６０および第２の電極部２４２の面積を低減することができ、ひいてははんだボール２７０の設置を狭ピッチ化することができる。
　また、第１の電極部１６０を構成する第２の導体部１６４の形状が第１の絶縁層１５０ａおよび第２の絶縁層１５２に設けられた開口の形状によって定まるため、第２の導体部１６４をパターニングすることなく、所定の形状にすることができる。
　また第２の絶縁層１５２の開口に設けられた領域に比べて第１の絶縁層１５０ａの開口に設けられた領域において第２の導体部１６４の径を小さくすることにより、第２の導体部１６４に必要な銅の量を低減し、半導体装置１０の製造コストを低減することができる。
　（実施の形態２）
　図７は、実施の形態２に係る半導体装置１０の構成を示す概略断面図である。実施の形態２に係る半導体装置１０は、図１に示した第２の絶縁層１５２を備えないことを除き、実施の形態１に係る半導体装置１０と同様な構成を備える。
　実施の形態２に係る半導体装置１０によれば、実施の形態１と同様に、はんだボール２７０および第１の電極部１６０が占める面積を低減し、第１の電極部１６０を狭ピッチ化することができ、ひいては半導体装置１０の小型化、高密度化を図ることができる。
　この他、実施の形態２に係る半導体装置１０によれば、図１に示した第２の絶縁層１５２を形成する工程を省くことができるため、半導体装置１０の製造工程を簡略化することができる。
　（実施の形態３）
　図８は、実施の形態３に係る半導体装置１０の構成を示す概略断面図である。実施の形態３に係る半導体装置１０は、実施の形態２に係る半導体装置１０に第２の絶縁層１５２を付加した構成を備える。ただし、実施の形態３に係る半導体装置１０では、第１の電極部１６０と第２の絶縁層１５２の側壁との間に隙間が生じており、第２の絶縁層１５２と第１の電極部１６０とが重なり合っていない。
　実施の形態３に係る半導体装置１０によれば、実施の形態１と同様に、はんだボール２７０および第１の電極部１６０が占める面積を低減し、第１の電極部１６０を狭ピッチ化することができ、ひいては半導体装置１０の小型化、高密度化を図ることができる。
　この他、実施の形態３に係る半導体装置１０によれば、リフロー工程によりはんだボール２７０が溶融したときに、はんだボール２７０のはんだ流れを制御することができる。これにより、隣接するはんだボール２７０同士が短絡することを抑制することができるため、半導体装置１０の信頼性を向上させることができる。また、溶融したはんだが、第１の電極部１６０と第２の絶縁層１５２の側壁との間に隙間に入り込むことにより、はんだボール２７０と第１の電極部１６０との接触面積が増加するため、はんだボール２７０と第１の電極部１６０との密着性を向上させることができる。
　（実施の形態４）
　図９は、実施の形態４に係る半導体装置１０の構成を示す概略断面図である。実施の形態４に係る半導体装置１０は、実施の形態３と同様に、実施の形態２に係る半導体装置１０に第２の絶縁層１５２を付加した構成を備える。ただし、本実施の形態では、第２の絶縁層１５２は、第１の電極部１６０の上面周縁領域において第１の電極部１６０と重なり合っている点で実施の形態３と異なる。
　実施の形態４に係る半導体装置１０によれば、実施の形態１と同様に、はんだボール２７０および第１の電極部１６０が占める面積を低減し、第１の電極部１６０を狭ピッチ化することができ、ひいては半導体装置１０の小型化、高密度化を図ることができる。
　この他、実施の形態４に係る半導体装置１０によれば、第２の絶縁層１５２により、第１の電極部１６０の上面周縁領域が押さえつけられるため、第１の電極部１６０のせり出し部分１６１が第２の絶縁層１５２から剥離することを抑制することができる。
　（実施の形態５）
　図１０は、実施の形態５に係る半導体装置１０の構成を示す概略断面図である。実施の形態５に係る半導体装置１０は、第１の半導体モジュール１００および第２の半導体モジュール２００のそれぞれにおける半導体素子搭載の形態が異なる他は、実施の形態１に係る半導体装置１０と同様な構成を備える。
　第１の半導体モジュール１００では、下側の半導体素子１２０がフリップチップ接続されている。具体的には、半導体素子１２０に設けられた、金（Ａｕ）から成るスタッドバンプ（素子電極）１２４と絶縁樹脂層１３０の上に設けられた配線層１４０とがはんだ１２６により接合されている。一方、上側の半導体素子１２２は、実施の形態１と同様に、金線１２３によりワイヤボンディング接続されている。
　第２の半導体モジュール２００では、第１の半導体モジュール１００と同様に、半導体素子２２０に設けられた、金（Ａｕ）から成るスタッドバンプ（素子電極）２２４と絶縁樹脂層２３０の上に設けられた配線層２４０とがはんだ２２６により接合されている。一方、上側の半導体素子２２２は、実施の形態１と同様に、金線２２１によりワイヤボンディング接続されている。
　実施の形態５に係る半導体装置１０によれば、上述したように第１の電極部１６０の狭ピッチ化が可能である。このため、第２の半導体モジュール２００に搭載される半導体素子の数が増えることにより、ＰｏＰ構造のために必要なはんだボール２７０の数が増加した場合であっても、半導体装置１０の小型化を図りつつ、ＰｏＰ構造を実現することができる。
　（実施の形態６）
　図１１は、実施の形態６に係る半導体装置１０の構成を示す概略断面図である。実施の形態６に係る半導体装置１０は、第１の半導体モジュール１００および第２の半導体モジュール２００のそれぞれにおける上側の半導体素子搭載の形態が異なる他は、実施の形態５に係る半導体装置１０と同様な構成を備える。
　第１の半導体モジュール１００において、上側の半導体素子１２２がフリップチップ接続されている。具体的には、上側の半導体素子１２２の面積は下側の半導体素子１２０に比べて大きくなっており、上側の半導体素子１２２の周縁部分が下側の半導体素子１２０の上方においてせり出している。上側の半導体素子１２２のせり出し部分の下面側に設けられた、金（Ａｕ）から成るスタッドバンプ（素子電極）１２５と絶縁樹脂層１３０に設けられた配線層１４０とがはんだ１２７により接合されている。
　同様に、第２の半導体モジュール２００において、上側の半導体素子２２２がフリップチップ接続されている。具体的には、上側の半導体素子２２２の面積は下側の半導体素子２２０に比べて大きくなっており、上側の半導体素子２２２の周縁部分が下側の半導体素子２２０の上方においてせり出している。上側の半導体素子２２２のせり出し部分の下面側に設けられた、金（Ａｕ）から成るスタッドバンプ（素子電極）２２５と絶縁樹脂層２３０に設けられた配線層２４０とがはんだ２２７により接合されている。
　実施の形態６に係る半導体装置１０によれば、実施の形態５と同様な効果を得ることができる。
　実施の形態１乃至６では、第１の半導体モジュール１００における第１の電極部１６０の高さを調節することにより、ＰｏＰ構造を有する半導体モジュールの小型化、高密度化を図っている。これに対して、以下に説明する実施の形態７乃至１０では、第２の半導体モジュール２００における第２の電極部２４２の高さを調節することにより、ＰｏＰ構造を有する半導体モジュールの小型化、高密度化を図っている。
　（実施の形態７）
　図１２は、実施の形態７に係る半導体装置１０の構成を示す概略断面図である。第１の半導体モジュール１００における第１の電極部１６０は、配線層１４０と同層で、かつ配線層１４０と同等な厚さである。また、第１の半導体モジュール１００には、図１に示した第２の絶縁層１５２が形成されていない点が実施の形態１と異なる。
　一方、第２の半導体モジュール２００において、第２の電極部２４２は、図１に示した第１の電極部１６０と同様な構造を有する。すなわち、第２の電極部２４２は、第３の導体部２６２、第４の導体部２６４および金めっき層２６６を含む。
　第３の導体部２６２は、絶縁樹脂層２３０の下面側に設けられた配線層２４６と同層であり、配線層２４６と同等の厚さを有する。
　第４の導体部２６４は、第３の導体部２６２の下面、第５の絶縁層２５２の側壁および第６の絶縁層２５４の側壁により形成された空間に充填されている。すなわち、第４の導体部２６４は、第５の絶縁層２５２に設けられた開口を埋め尽くすとともに、第６の絶縁層２５４に設けられた開口の一部に充填されている。第６の絶縁層２５４に設けられた開口の径は、第５の絶縁層２５２に設けられた開口の径よりも大きいため、第４の導体部２６４の径は、第６の絶縁層２５４の開口に設けられた領域の方が、第５の絶縁層２５２の開口に設けられた領域よりも大きくなっている。これを言い換えると、第４の導体部２６４の断面形状は、Ｔ字状あるいはきのこ状である。
　また、第４の導体部２６４の下面にＮｉ／Ａｕ層などの金めっき層２６６が形成されている。金めっき層２６６により第４の導体部２６４の酸化が抑制される。
　実施の形態７に係る半導体装置１０によれば、実施の形態１と同様な効果を得ることができる。
　（実施の形態８）
　図１３は、実施の形態８に係る半導体装置１０の構成を示す概略断面図である。実施の形態８に係る半導体装置１０は、第１の半導体モジュール１００および第２の半導体モジュール２００のパッケージ構造において実施の形態６と対応する。第１の半導体モジュール１００と第２の半導体モジュール２００との接合構造は、実施の形態７と同様である。
　実施の形態８に係る半導体装置１０によれば、実施の形態７および実施の形態６と同様な効果を得ることができる。
　（実施の形態９）
　図１４は、実施の形態９に係る半導体装置１０の構成を示す概略断面図である。実施の形態９に係る半導体装置１０は、第２の電極部２４２およびその周囲の構造に関して実施の形態３と対応する。すなわち、第６の絶縁層２５４と第２の電極部２４２との間に隙間が設けられている。
　実施の形態９に係る半導体装置１０によれば、実施の形態７および実施の形態３と同様な効果を得ることができる。
　（実施の形態１０）
　図１５は、実施の形態１０に係る半導体装置１０の構成を示す概略断面図である。実施の形態１０に係る半導体装置１０は、第２の電極部２４２およびその周囲の構造に関して実施の形態４と対応する。すなわち、第２の電極部２４２の下面周縁領域において、第６の絶縁層２５４と第２の電極部２４２とが重なり合っている。
　実施の形態９に係る半導体装置１０によれば、実施の形態７および実施の形態４と同様な効果を得ることができる。
（実施の形態１１）
　図１６は、実施の形態１１に係る半導体装置１０の構成を示す概略断面図である。本実施の形態に係る半導体装置１０は、デジタルスチルカメラ、デジタルビデオカメラ、携帯電話搭載のカメラなどの撮像装置に用いられるカメラモジュールである。本実施の形態の半導体装置１０では、半導体素子１２０はＣＭＯＳ型イメージセンサ等の受光素子である。半導体素子１２０に設けられた素子電極（図示せず）と所定領域の配線層１４０とが金線１２１によりワイヤボンディング接続されている。半導体素子１２０には、フォトダイオードがマトリクス状に形成されており、各フォトダイオードは、受光量に応じて光を電荷量に光電変換し、画素信号として出力する。
　素子搭載用基板２１０に搭載された半導体素子２２０はドライバＩＣであり、半導体素子１２０の各撮像素子の露光タイミング、画素信号の出力タイミング等を制御する機能を有する。また、素子搭載用基板２１０には、コンデンサ、抵抗などのチップ部品２９２が搭載されている。半導体素子２２０に設けられた素子電極（図示せず）と所定領域の配線層２４０とが金線２２１によりワイヤボンディング接続されている。
　素子搭載用基板２１０には、半導体素子１２０の受光領域に合わせて開口部２９４が設けられている。半導体素子１２０の各撮像素子は、開口部２９４から入射した光を受光し、画素信号を出力する。素子搭載用基板２１０には、開口部２９４を塞ぐように光学フィルタ２９０が搭載されている。光学フィルタ２９０により、赤外線などの特定の波長の光が遮断される。
　素子搭載用基板１１０と素子搭載用基板２１０との接続部分の構造は、実施の形態１と同様である。これにより、実施の形態１１に係る半導体装置１０によれば、カメラモジュールにおいて、実施の形態１と同様な効果を得ることができる。
　（実施の形態１２）
　図１７は、実施の形態１２に係る素子搭載用基板１１００および半導体モジュール１００１の構成を示す概略断面図である。半導体モジュール１００１は、素子搭載用基板１１００に、半導体素子１３００がフリップチップ接続された構成を有する。
　素子搭載用基板１１００は、基材１０１０と、基材１０１０の一方の主表面に設けられた配線層１０２０と、第１絶縁層１０３０と、電極１０４０とを備えている。また、素子搭載用基板１１００は、基材１０１０の他方の主表面に設けられた下面側配線層１０５０と、下面側絶縁層１０６０とを備えている。
　基材１０１０は、例えば、ＢＴレジン等のメラミン誘導体、液晶ポリマー、エポキシ樹脂、ＰＰＥ樹脂、ポリイミド樹脂、フッ素樹脂、フェノール樹脂、ポリアミドビスマレイミド等の熱硬化性樹脂で形成することができる。
　配線層１０２０は、所定パターンを有し、基材１０１０の一方の主表面（本実施の形態では、半導体素子１３００搭載面）に設けられている。配線層１０２０は、銅などの導電材料により形成される。配線層１０２０の所定位置には、電極１０４０が形成される電極形成領域１０２２が設けられている。
　下面側配線層１０５０は、所定パターンを有し、基材１０１０の他方の主表面に設けられている。下面側配線層１０５０は、銅などの導電材料により形成される。配線層１０２０および下面側配線層１０５０の厚さは、例えば１０～２５μｍである。後述する下面側開口部１０６２における下面側配線層１０５０の表面には、Ｎｉ／Ａｕ層などの金めっき層１０５５が設けられている。金めっき層１０５５により下面側配線層１０５０の酸化が抑制される。金めっき層１０５５としてＮｉ／Ａｕ層を形成する場合には、Ｎｉ層の厚さは、たとえば１～１５μｍであり、Ａｕ層の厚さは、たとえば０．０３～１μｍである。
　基材１０１０の所定位置において、基材１０１０を貫通するビア導体１０１２が設けられている。ビア導体１０１２は、例えば、銅めっきにより形成される。ビア導体１０１２により、配線層１０２０と下面側配線層１０５０とが電気的に接続されている。
　第１絶縁層１０３０は、配線層１０２０の電極形成領域１０２２の周囲に設けられている。本実施の形態では、第１絶縁層１０３０が配線層１０２０を覆うように設けられており、第１絶縁層１０３０によって配線層１０２０の酸化などが防止される。また、第１絶縁層１０３０には電極形成領域１０２２が露出するような第１開口部１０３２が形成されている。第１開口部１０３２内において、電極１０４０と電極形成領域１０２２とが接続される。第１絶縁層１０３０は、例えばフォトソルダーレジストにより形成され、第１絶縁層１０３０の厚さは、例えば１０～５０μｍである。
　電極１０４０は、埋込部１０４２と突出部１０４４とを有し、第１開口部１０３２内において電極形成領域１０２２と電気的に接続されている。突出部１０４４の表面には、Ｎｉ／Ａｕ層などの金めっき層１０４５が設けられている。金めっき層１０４５により突出部１０４４の酸化が抑制される。金めっき層１０４５としてＮｉ／Ａｕ層を形成する場合には、Ｎｉ層の厚さは、たとえば１～１５μｍであり、Ａｕ層の厚さは、たとえば０．０３～１μｍである。
　以下、図１８乃至図２０を用いて、電極１０４０について詳細に説明する。図１８は、半導体モジュール１００１の電極１０４０とその周囲の構造を示す部分拡大断面図である。図１９は、素子搭載用基板１１００の部分平面図である。図２０（Ａ）、（Ｂ）は、素子搭載用基板１１００の部分断面図である。図２０（Ａ）は、図１９におけるＡ－Ａ線に沿った概略断面図であり、図２０（Ｂ）は、図１９におけるＢ－Ｂ線に沿った概略断面図である。
　図１８に示すように、第１開口部１０３２内に電極１０４０の埋込部１０４２が埋め込まれるとともに、電極形成領域１０２２と電気的に接続されている。また、埋込部１０４２の上方には、突出部１０４４が埋込部１０４２と一体的に形成されており、突出部１０４４は、第１絶縁層１０３０の第１開口部１０３２周囲の上面よりも上方に突出している。また、突出部１０４４は、第１絶縁層１０３０上で水平方向に拡がっており、そのため、電極１０４０の上方（図１８の上方）から見て、突出部１０４４の周縁が、埋込部１０４２の周縁よりも外側に位置している。言い換えれば、電極１０４０の上方から見て、埋込部１０４２は突出部１０４４の周縁の内側に位置しており、電極１０４０の中心軸を通る垂直断面視で、突出部１０４４の幅ａが埋込部１０４２の幅ｃよりも大きい。すなわち、電極１０４０の断面形状は、Ｔ字状あるいはきのこ状である。なお、ここでは金めっき層１０４５の厚さを考慮していないが、金めっき層１０４５の厚さを考慮した場合であっても、同様のことが言える。
　また、本実施の形態の素子搭載用基板１１００では、電極１０４０の上方から見て、突出部１０４４の上面における平坦部の周縁が、埋込部１０４２の周縁よりも外側に位置している。すなわち、電極１０４０の中心軸を通る垂直断面視で、突出部１０４４の上面における平坦部の幅ｂが、埋込部１０４２の幅ｃよりも大きい。埋込部１０４２および突出部１０４４の高さは、それぞれ例えば５～２０μｍであり、突出部１０４４の幅ａ、平坦部の幅ｂ、および埋込部１０４２の幅ｃは、それぞれ例えば５０μｍ、４５μｍ、４０μｍである。
　配線層１０２０と電極１０４０との位置関係について説明する。図１９に示すように、素子搭載用基板１１００の平面視で、第１絶縁層１０３０によって被覆された配線層１０２０の所定の端部領域において、金めっき層１０４５を被覆した突出部が第１絶縁層１０３０の上面に露出している。素子搭載用基板１１００の断面を見ると、図２０（Ａ）に示すように、配線層１０２０の端部領域に電極形成領域１０２２が形成されており、電極形成領域１０２２上に電極１０４０が設けられていることが分かる。具体的には、図２０（Ａ）、（Ｂ）に示すように、第１絶縁層１０３０の電極形成領域１０２２に対応する領域に形成された第１開口部１０３２内に電極１０４０の埋込部１０４２が設けられ、突出部１０４４が埋込部１０４２の上方に一体的に設けられるとともに、第１絶縁層１０３０の上面より上方に突出している。
　図１７に戻って、下面側絶縁層１０６０は、下面側配線層１０５０を覆うように基材１０１０の他方の主表面に設けられており、下面側絶縁層１０６０によって下面側配線層１０５０の酸化などが防止される。下面側絶縁層１０６０には、下面側配線層１０５０のランド領域上にはんだボール１０７０を搭載するための下面側開口部１０６２が設けられている。はんだボール１０７０は、下面側絶縁層１０６０に設けられた下面側開口部１０６２内において、金めっき層１０５５を介して下面側配線層１０５０に接続され、半導体モジュール１００１は、はんだボール１０７０によって図示しないプリント配線基板に接続される。下面側絶縁層１０６０は、例えばフォトソルダーレジストにより形成され、下面側絶縁層１０６０の厚さは、例えば１０～５０μｍである。
　上述の構成を備えた素子搭載用基板１１００に半導体素子１３００が搭載されて、半導体モジュール１００１が形成される。具体的には、半導体素子１３００は、半導体素子１３００に設けられた図示しない素子電極と、素子搭載用基板１１００の電極１０４０の突出部１０４４とがはんだボール１０８０によって接合され、素子搭載用基板１１００にフリップチップ接続されている。
　半導体素子１３００に設けられた素子電極は、電極１０４０のそれぞれに対向しており、素子電極の表面には、例えば金（Ａｕ）から成るスタッドバンプ１３１０が設けられている。半導体素子１３００の具体例としては、集積回路（ＩＣ）、大規模集積回路（ＬＳＩ）などの半導体チップが挙げられる。素子電極には、たとえばアルミニウム（Ａｌ）が用いられる。
　図示は省略するが、半導体素子１３００と素子搭載用基板１１００との隙間には、例えばエポキシ樹脂から成るアンダーフィル材を充填してもよく、アンダーフィル材により、素子電極と電極１０４０との接合部分を保護することができる。また、半導体素子１３００は、トランスファーモールド法などにより、例えばエポキシ樹脂などから成る封止樹脂で封止されてもよい。
　本実施の形態に係る半導体モジュール１００１では、電極１０４０の突出部１０４４にはんだボール１０８０が接合され、はんだボール１０８０を介して、電極１０４０と半導体素子１３００の素子電極とが電気的に接続されている。突出部１０４４は、第１絶縁層１０３０上で水平方向に拡がっており、電極１０４０の上方から見て、突出部１０４４の周縁が埋込部１０４２の周縁よりも外側に位置しているため、はんだボール１０８０を介した素子電極との接続領域を広く確保することができる。そのため、素子搭載用基板１１００と半導体素子１３００との接続信頼性を高めることができる。
（素子搭載用基板および半導体モジュールの製造方法）
　実施の形態１２に係る半導体モジュール１００１の製造方法について図２１～図２３を参照して説明する。図２１（Ａ）～（Ｄ）、図２２（Ａ）～（Ｄ）、図２３（Ａ）～（Ｃ）は、半導体モジュール１００１の製造方法を示す工程断面図である。
　まず、図２１（Ａ）に示すように、一方の主表面に銅箔１０２１が、他方の主表面に銅箔１０５１が貼り付けられた基材１０１０を準備する。
　次に、図２１（Ｂ）に示すように、ドリル加工、レーザ加工などの掘削加工により、基材１０１０および銅箔１０２１、１０５１の所定領域にビアホール１０１１を形成する。
　次に、図２１（Ｃ）に示すように、無電解めっき法および電解めっき法により、ビアホール１０１１に銅を充填してビア導体１０１２を形成するとともに、基材１０１０の主表面に設けられた銅箔１０２１、１０５１を厚膜化する。
　次に、図２１（Ｄ）に示すように、基材１０１０の一方の主表面に、周知のフォトリソグラフィ法およびエッチング法を用いて、電極形成領域１０２２を含む所定パターンの配線層１０２０を形成する。また、基材１０１０の他方の主表面に、周知のフォトリソグラフィ法およびエッチング法を用いて下面側配線層１０５０を形成する。
　次に、図２２（Ａ）に示すように、基材１０１０の一方の主表面にフォトソルダーレジストを積層した後、周知のフォトリソグラフィ法を用いて、配線層１０２０の電極形成領域１０２２が露出するような第１開口部１０３２を有する第１絶縁層１０３０を形成する。また、基材１０１０の他方の主表面には、一方の主表面と同様に、フォトソルダーレジストを積層した後、周知のフォトリソグラフィ法を用いて、所定領域に下面側配線層１０５０のランド領域が露出するような下面側開口部１０６２を有する下面側絶縁層１０６０を形成する。
　次に、図２２（Ｂ）に示すように、下面側絶縁層１０６０の基材１０１０と反対側の主表面に、当該反対側の主表面全体を覆うようにめっきマスク１０９０を積層する。
　次に、図２２（Ｃ）に示すように、電解めっき法により、電極形成領域１０２２の上方に銅を充填する。めっき過程において、まず、第１絶縁層１０３０に設けられた第１開口部１０３２内に徐々に銅が充填され、第１開口部１０３２が銅で埋め尽くされて埋込部１０４２が形成される。その後、銅はさらにめっきアップされ、第１絶縁層１０３０の第１開口部１０３２周囲の上面よりも上方に突出するとともに、第１絶縁層１０３０の上方から見て銅の周縁が第１開口部１０３２の周縁の外側に拡がって、突出部１０４４が形成される。１０４０の断面形状は、Ｔ字状またはきのこ状になっている。なお、突出部１０４４の幅ａ（図１８参照）や突出部１０４４の上面における平坦部の幅ｂ（図１８参照）を含む突出部１０４４の大きさは、めっき処理時間を調整することで、適宜調整することができる。
　次に、図２２（Ｄ）に示すように、めっきマスク１０９０を剥離剤を用いて除去した後、電解めっき法により、突出部１０４４の表面に金めっき層１０４５を形成し、下面側配線層１０５０のランド領域に金めっき層１０５５を形成する。以上の工程により、実施の形態１２に係る素子搭載用基板１１００を製造することができる。
　次に、図２３（Ａ）に示すように、素子電極にスタッドバンプ１３１０が設けられ、スタッドバンプ１３１０上にはんだボール１０８０が搭載された半導体素子１３００を準備する。そして、半導体素子１３００を素子搭載用基板１１００上に搭載する。
　次に、図２３（Ｂ）に示すように、素子搭載用基板１１００に半導体素子１３００が搭載された状態で、リフロー工程により電極１０４０の突出部１０４４にはんだボール１０８０を接合し、電極１０４０と素子電極とを電気的に接続する。
　次に、図２３（Ｃ）に示すように、下面側絶縁層１０６０に設けられた下面側開口部１０６２において、下面側配線層１０５０にはんだボール１０７０を搭載する。
　以上の工程により、実施の形態１２に係る半導体モジュール１００１を製造することができる。なお、図示は省略するが、半導体素子１３００と素子搭載用基板１１００との隙間に、アンダーフィル材を充填することができる。また、トランスファーモールド法を用いて、半導体素子１３００を封止樹脂層により封止することができる。
　図２４は、上述の製造方法によって製造された素子搭載用基板１１００の電極１０４０とその周囲部分のＳＥＭ（走査型電子顕微鏡）写真像である。図２４に示すように、電極１０４０の突出部１０４４は、第１絶縁層１０３０の上面よりも上方に突出し、水平方向に拡がって、断面視Ｔ字状またはきのこ状である。
　以上説明した構成による作用効果を総括すると、実施の形態１２に係る素子搭載用基板１１００において、配線層１０２０の電極形成領域１０２２上に形成された電極１０４０は、第１絶縁層１０３０の第１開口部１０３２内に埋め込まれた埋込部１０４２と、第１絶縁層１０３０の第１開口部１０３２周囲の上面よりも突出した突出部１０４４とを有する。そして、電極１０４０は、突出部１０４４の周縁が埋込部１０４２の周縁よりも外側に位置するような形状となっている。そのため、半導体素子１３００の素子電極との接続に供される電極１０４０上面の平坦部の大きさ（面積）を増やすことができ、これにより素子搭載用基板１１００と半導体素子１３００との接続信頼性を高めることができる。
　また、実施の形態１２に係る素子搭載用基板１１００において、電極１０４０は、突出部１０４４の上面における平坦部の周縁が、埋込部１０４２の周縁よりも外側に位置するような形状となっている。これにより、半導体素子１３００の素子電極との接続に供される電極１０４０上面の平坦部の大きさがより増大するため、素子搭載用基板１１００と半導体素子１３００との接続信頼性をより一層高めることができる。
　さらに、配線層のランド領域と素子電極とをはんだボールで接合する従来の構造では、基材上に設けられた配線層の上面よりも絶縁層の上面が高い位置にあり、基材と半導体素子との間にアンダーフィル材が充填される。一方、実施の形態１２の構成では、第１絶縁層１０３０の上面に突出した突出部１０４４と素子電極とがはんだボール１０８０で接合され、第１絶縁層１０３０の上面と半導体素子１３００との間にアンダーフィル材が充填される。どちらの構造でも、絶縁層の上面と、この面と対向する半導体素子の主表面とで形成される流路を通ってアンダーフィル材が充填される。したがって、はんだボールの径が同一であった場合、実施の形態１２に係る半導体モジュール１００１の方がアンダーフィル材の流路をより大きくすることができるため、アンダーフィル材の流動性が増大する。そのため、より確実にアンダーフィル材を充填することが可能となり、これにより素子搭載用基板１１００と半導体素子１３００との接続信頼性をより高めることができる。
　また、従来の構造と実施の形態１２の構造とで、半導体素子と素子搭載用基板との距離を同じくした場合、実施の形態１２に係る半導体モジュール１００１では、電極１０４０の突出部１０４４が第１絶縁層１０３０の上面よりも上方に突出しているため、電極１０４０と半導体素子１３００の素子電極との間の距離がより短くなる。そのため、はんだボール１０７０の径を小さくすることができ、その結果、電極１０４０間のピッチを縮小することができる。これにより、半導体モジュール１００１のさらなる小型化が可能となる。
　さらに、実施の形態１２に係る素子搭載用基板１１００の製造方法によれば、電極１０４０上面の平坦化のためにエッチング処理などを実施しないため、より簡単な方法で素子搭載用基板１１００と半導体素子１３００との接続信頼性の向上を図ることができる。また、素子搭載用基板１１００および基材１０１０の製造工程数を減らすことができ、製造工程を簡略化することができる。
　（実施の形態１３）
　実施の形態１３に係る半導体モジュールは、素子搭載用基板が第１開口部の周囲に設けられた第２絶縁層を備えた点が実施の形態１２と異なる。以下、本実施の形態について説明する。なお、半導体モジュール１００１のその他の構成および製造工程は実施の形態１２と基本的に同一である。実施の形態１２と同一の構成については同一の符号を付し、その説明は適宜省略する。
　図２５は、実施の形態１３に係る素子搭載用基板１２００および半導体モジュール１００２の構成を示す概略断面図である。素子搭載用基板１２００は、基材１０１０と、基材１０１０の一方の主表面に設けられた配線層１０２０と、第１絶縁層１０３０と、第２絶縁層１２３０と、電極１２４０とを備えている。また、素子搭載用基板１２００は、基材１０１０の他方の主表面に設けられた下面側配線層１０５０と、下面側絶縁層１０６０とを備えている。
　第２絶縁層１２３０は、第１絶縁層１０３０上の第１開口部１０３２の周囲に設けられている。また、第２絶縁層１２３０には電極形成領域１０２２が露出するような第２開口部１２３２が形成されている。第２絶縁層１２３０は、例えばフォトソルダーレジストにより形成され、その厚さは、例えば１０～５０μｍである。
　電極１２４０は、埋込部１２４２と突出部１２４４とを有し、第１開口部１０３２および第２開口部１２３２内において電極形成領域１０２２と電気的に接続されている。突出部１２４４の表面には、金めっき層１２４５が設けられている。以下、図２６を用いて、電極１２４０について詳細に説明する。図２６は、半導体モジュール１００２の電極１２４０とその周囲の構造を示す部分拡大断面図である。
　図２６に示すように、第１開口部１０３２および第２開口部１２３２内に電極１２４０の埋込部１２４２が埋め込まれるとともに、電極形成領域１０２２と電気的に接続されている。また、埋込部１２４２の上方には、突出部１２４４が埋込部１２４２と一体的に形成されており、突出部１２４４は、第２絶縁層１２３０の第２開口部１２３２周囲の上面よりも上方に突出している。また、突出部１２４４は、第２絶縁層１２３０上で水平方向に拡がっており、そのため、電極１２４０の上方（図２６の上方）から見て、突出部１２４４の周縁が、埋込部１２４２の周縁よりも外側に位置している。言い換えれば、電極１２４０の上方から見て、埋込部１２４２は突出部１２４４の周縁の内側に位置しており、電極１２４０の中心軸を通る垂直断面視で、突出部１２４４の幅ａが第２開口部１２３２における埋込部１２４２の幅ｄよりも大きい。
　また、本実施の形態の素子搭載用基板１２００では、電極１２４０の上方から見て、突出部１２４４の上面における平坦部の周縁が、埋込部１２４２の周縁よりも外側に位置している。すなわち、電極１２４０の中心軸を通る垂直断面視で、突出部１２４４の上面における平坦部の幅ｂが第２開口部１２３２における埋込部１２４２の幅ｄよりも大きい。さらに、本実施の形態の素子搭載用基板１２００では、第２絶縁層１２３０の上方から見て、第２開口部１２３２の周縁が、第１開口部１０３２の周縁よりも外側に位置している。すなわち、電極１２４０の中心軸を通る垂直断面視で、第２開口部１２３２の幅ｄが第１絶縁層１０３０の幅ｃよりも大きい。なお、ここでは金めっき層１２４５の厚さを考慮していないが、金めっき層１２４５の厚さを考慮した場合であっても、同様のことが言える。
　上述の構成を備えた素子搭載用基板１２００に半導体素子１３００が搭載されて、半導体モジュール１００２が形成される。具体的には、半導体素子１３００は、素子電極と電極１２４０の突出部１２４４とがはんだボール１０８０によって接合され、素子搭載用基板１１００にフリップチップ接続されている。
（素子搭載用基板および半導体モジュールの製造方法）
　実施の形態１３に係る半導体モジュール１００２の製造方法について図２７および図２８を参照して説明する。図２７（Ａ）～（Ｄ）、図２８（Ａ）～（Ｃ）は、半導体モジュール１００２の製造方法を示す工程断面図である。
　まず、図２７（Ａ）に示すように、図２１（Ａ）～（Ｄ）に示した工程により配線層１０２０などが形成された基材１０１０の一方の主表面にフォトソルダーレジストを積層した後、周知のフォトリソグラフィ法を用いて、配線層１０２０の電極形成領域１０２２が露出するような第１開口部１０３２を有する第１絶縁層１０３０を形成する。また、基材１０１０の他方の主表面には、一方の主表面と同様に、フォトソルダーレジストを積層した後、周知のフォトリソグラフィ法を用いて、所定領域に下面側配線層１０５０のランド領域が露出するような下面側開口部１０６２を有する下面側絶縁層１０６０を形成する。
　次に、図２７（Ｂ）に示すように、第１絶縁層１０３０の基材１０１０と反対側の主表面にフォトソルダーレジストを積層した後、周知のフォトリソグラフィ法を用いて、電極形成領域１０２２が露出するような第２開口部１２３２を有する第２絶縁層１２３０を形成する。また、下面側絶縁層１０６０の基材１０１０と反対側の主表面に、当該反対側の主表面全体を覆うようにめっきマスク１０９０を積層する。
　次に、図２７（Ｃ）に示すように、電解めっき法により、電極形成領域１０２２の上方に銅を充填する。めっき過程において、まず、第１絶縁層１０３０に設けられた第１開口部１０３２内に徐々に銅が充填され、第１開口部１０３２が銅で埋め尽くされる。さらに、銅は第１絶縁層１０３０の上面に拡がり始め、第２絶縁層１２３０により堰き止められる。この後、銅は徐々にめっきアップされ、第２開口部１２３２が銅で埋め尽くされて、埋込部１２４２が形成される。その後、銅はさらにめっきアップされ、第２絶縁層１２３０の第２開口部１２３２周囲の上面よりも上方に突出するとともに、第２絶縁層１２３０の上方から見て銅の周縁が第２開口部１２３２の周縁の外側に拡がって、突出部１２４４が形成される。突出部１２４４の大きさは、めっき処理の時間の調整することで、適宜調整することができる。
　次に、図２７（Ｄ）に示すように、めっきマスク１０９０を剥離剤を用いて除去した後、電解めっき法により、突出部１２４４の表面に金めっき層１２４５を形成し、下面側配線層１０５０のランド領域に金めっき層１０５５を形成する。以上の工程により、実施の形態１３に係る素子搭載用基板１２００を製造することができる。
　次に、図２８（Ａ）に示すように、素子電極にスタッドバンプ１３１０が設けられ、スタッドバンプ１３１０上にはんだボール１０８０が搭載された半導体素子１３００を準備する。そして、半導体素子１３００を素子搭載用基板１２００上に搭載する。
　次に、図２８（Ｂ）に示すように、素子搭載用基板１２００に半導体素子１３００が搭載された状態で、リフロー工程により突出部１２４４にはんだボール１０８０を接合し、電極１２４０と素子電極とを電気的に接続する。
　次に、図２８（Ｃ）に示すように、下面側絶縁層１０６０に設けられた下面側開口部１０６２において、下面側配線層１０５０にはんだボール１０７０を搭載する。
　以上の工程により、実施の形態１３に係る半導体モジュール１００２を製造することができる。なお、図示は省略するが、半導体素子１３００と素子搭載用基板１２００との隙間に、アンダーフィル材を充填することができる。また、トランスファーモールド法を用いて、半導体素子１３００を封止樹脂層により封止することができる。
　以上説明した構成による作用効果を総括すると、実施の形態１３によれば、実施の形態１２の上述の効果に加えて、さらに次のような効果が得られる。すなわち、実施の形態１３に係る素子搭載用基板１２００では、第２絶縁層１２３０の上方から見て、第２開口部１２３２の周縁が第１開口部１０３２の周縁よりも外側に位置している。そのため、突出部１２４４の上面における平坦部の大きさをさらに増やすことができ、これにより素子搭載用基板１２００と半導体素子１３００との接続信頼性をより一層高めることができる。
　また、従来の構造と実施の形態１３の構造とで半導体素子と素子搭載用基板との距離を同じくした場合、実施の形態１３に係る半導体モジュール１００２では、電極１２４０の突出部１２４４が第２絶縁層１２３０の上面よりも上方に突出しているため、電極１２４０と半導体素子１３００の素子電極との間の距離がより一層短くなる。そのため、はんだボール１０７０の径をより小さくすることができ、その結果、電極１２４０間のピッチをより一層縮小することができる。これにより、半導体モジュール１００２のさらなる小型化が可能となる。
　（実施の形態１４）
　次に、本発明の半導体装置を備えた携帯機器について説明する。なお、携帯機器として携帯電話に搭載する例を示すが、たとえば、個人用携帯情報端末（ＰＤＡ）、デジタルビデオカメラ（ＤＶＣ）、及びデジタルスチルカメラ（ＤＳＣ）といった電子機器であってもよい。
　図２９は本発明の実施の形態に係る半導体装置１０または半導体モジュール１００１、１００２を備えた携帯電話の構成を示す図である。携帯電話１１１１は、第１の筐体１１１２と第２の筐体１１１４が可動部１１２０によって連結される構造になっている。第１の筐体１１１２と第２の筐体１１１４は可動部１１２０を軸として回動可能である。第１の筐体１１１２には文字や画像等の情報を表示する表示部１１１８やスピーカ部１１２４が設けられている。第２の筐体１１１４には操作用ボタンなどの操作部１１２２やマイク部１１２６が設けられている。なお、本発明の各実施の形態に係る半導体装置１０、１００１、１００２はこうした携帯電話１１１１の内部に搭載されている。
　図３０は図２９に示した携帯電話（半導体装置１０を搭載）の部分断面図（第１の筐体１１１２の断面図）である。本発明の実施の形態に係る半導体装置１０は、はんだボール１７０を介してプリント基板１１２８に搭載され、こうしたプリント基板１１２８を介して表示部１１１８などと電気的に接続されている。また、半導体装置１０の裏面側（はんだボール１７０とは反対側の面）には金属基板などの放熱基板１１１６が設けられ、たとえば、半導体装置１０から発生する熱を第１の筐体１１１２内部に篭もらせることなく、効率的に第１の筐体１１１２の外部に放熱することができるようになっている。
　本発明の実施の形態に係る半導体装置１０によれば、半導体装置１０の実装面積を低減することができる。そのため、こうした半導体装置１０を搭載した本実施の形態に係る携帯機器について、小型化、薄型化を図ることができる。
　図３１は図２９に示した携帯電話（半導体モジュール１００１を搭載）の部分断面図（第１の筐体１１１２の断面図）である。半導体モジュール１００１は、はんだボール１０７０を介してプリント基板１１２８に搭載され、こうしたプリント基板１１２８を介して表示部１１１８などと電気的に接続されている。また、半導体モジュール１００１の裏面側（はんだボール１０７０とは反対側の面）には金属基板などの放熱基板１１１６が設けられ、たとえば、半導体モジュール１００１から発生する熱を第１の筐体１１１２内部に篭もらせることなく、効率的に第１の筐体１１１２の外部に放熱することができるようになっている。なお、図３１は、実施の形態１２に係る半導体モジュール１００１が搭載された状態を示しているが、実施の形態１３に係る半導体モジュール１００２が搭載されてもよい。
　本発明の各実施の形態に係る半導体モジュール１００１、２によれば、素子搭載用基板１１００、１２００と半導体素子１３００との接続信頼性を高めることができる。そのため、こうした半導体モジュール１００１、１００２を搭載した本実施の形態に係る携帯機器について、信頼性の向上を図ることができる。
　本発明は、上述の各実施の形態に限定されるものではなく、当業者の知識に基づいて各種の設計変更等の変形を加えることも可能であり、そのような変形が加えられた実施の形態も本発明の範囲に含まれうるものである。
　たとえば、実施の形態１では、第２の半導体モジュール２００に１つの半導体素子２２０が搭載されているが、第２の半導体モジュール２００において、第１の半導体モジュール１００と同様に複数の半導体素子を積層し、各半導体素子がワイヤボンディング接続されたスタック型のマルチチップパッケージとしてもよい。これによれば、実施の形態５と同様な効果を得ることができる。
　実施の形態１１の半導体装置では、半導体素子１２０、半導体素子２２０はワイヤボンディング接続されているが、半導体素子１２０、半導体素子２２０のいずれか一方、または両方がフリップチップ接続されていてもよい。
　上述の実施の形態１２、１３における電極１０４０、１２４０は、半導体素子１３００の素子電極とフリップチップ接続されているが、電極１０４０、１２４０は、ワイヤボンディング接続のためのランド領域として用いられてもよい。
　１０　半導体装置、１００　第１の半導体モジュール、１３０　絶縁樹脂層、１４０，１４２　第３の電極部、１５０　第１の絶縁層、１５２　第２の絶縁層、２００　第２の半導体モジュール、１００１、１００２　半導体モジュール、１０１０　基材、１０１１　ビアホール、１０１２　ビア導体、１０２０　配線層、１０２１　銅箔、１０２２　電極形成領域、１０３０　第１絶縁層、１０３２　第１開口部、１０４０、１２４０　電極、１０４２、１０２４２　埋込部、１０４４、１２４４　突出部、１０４５、１０５５、１２４５　金めっき層、１０５０　下面側配線層、１０５１　銅箔、１０６０　下面側絶縁層、１０６２　下面側開口部、１０７０、１０８０　はんだボール、１０９０　めっきマスク、１１００、１２００　素子搭載用基板、１２３０　第２絶縁層、１２３２　第２開口部、１３００　半導体素子、１３１０　スタッドバンプ。
　本発明によれば、パッケージまたは半導体素子搭載に必要なはんだボールおよび電極パッドに必要な面積を低減し、半導体装置のさらなる小型化、高密度化を図ることができる。

Claims (22)

  1. 　半導体素子の搭載に用いられる基板であって、
    　基材と、
    　前記基材の一方の主表面上に形成された配線層と、
    　前記基材の一方の主表面上に設けられ、前記配線層の厚さよりも厚いはんだ接合用の電極部と、
    　を備えることを特徴とする素子搭載用基板。
  2. 　パッケージオンパッケージ構造を有する半導体装置に用いられる請求項１に記載の素子搭載用基板。
  3. 　前記基材の一方の主表面上に設けられ、前記配線層と同層の第１の導体部と、
    　前記第１の導体部が露出するような第１の開口を有する第１の絶縁層と、
    　前記第１の絶縁層の上に設けられ、前記第１の開口の周縁における前記第１の絶縁層の上面が露出するような第２の開口を有する第２の絶縁層と、
    　前記第１の開口の中および前記第２の開口の一部に充填された第２の導体部と、
    　をさらに備え、
    　前記電極部が前記第１の導体部および前記第２の導体部を含むことを特徴とする請求項１または２に記載の素子搭載用基板。
  4. 　請求項１乃至３のいずれか１項に記載の素子搭載用基板と、
    　前記基材の一方の主表面側に搭載された半導体素子と、
    　前記半導体素子を封止する封止樹脂と、
    　を備えることを特徴とする半導体モジュール。
  5. 　請求項２または３に記載の素子搭載用基板と、
    　前記基材の他方の主表面側に搭載された半導体素子と、
    　前記半導体素子を封止する封止樹脂と、
    　を備えることを特徴とする半導体モジュール。
  6. 　基材と、
    　前記基材の一方の主表面側に搭載された第１の半導体素子と、
    　前記第１の半導体素子を封止する封止樹脂と、
    　前記基材の一方の主表面上に形成された配線層と、
    　前記基材の一方の主表面上に設けられ、前記配線層の上面の位置より高いはんだ接合用の上面を有する第１の電極部と、
    　を含む第１の半導体モジュールと、
    　前記封止樹脂の上方に搭載され、下面に第２の電極部を有し、第２の半導体素子がパッケージされた第２の半導体モジュールと、
    　前記第１の電極部と前記第２の電極部とを接続するはんだ部材と、
    　を備えることを特徴とする半導体装置。
  7. 　前記基材の主表面上に設けられ、前記配線層と同層の第１の導体部と、
    　前記第１の導体部が露出するような第１の開口を有する第１の絶縁層と、
    　前記第１の絶縁層の上に設けられ、前記第１の開口の周縁における前記第１の絶縁層の上面が露出するような第２の開口を有する第２の絶縁層と、
    　前記第１の開口の中および前記第２の開口の一部に充填された第２の導体部と、
    　を備え、
    　前記第１の電極部が前記第１の導体部および前記第２の導体部を含むことを特徴とする請求項６に記載の半導体装置。
  8. 　基材と、
    　前記基材の一方の主表面側に搭載された第１の半導体素子と、
    　前記第１の半導体素子を封止する封止樹脂と、
    　前記基材の一方の主表面上に形成された第１の配線層と、
    　前記基材の一方の主表面上に設けられ、はんだ接合用の上面を有する第１の電極部と、
    　を含む第１の半導体モジュールと、
    　前記封止樹脂の上方に搭載された第２の半導体モジュールであって、
    　下面に第２の電極部と第２の配線層と、
    　を有する第２の半導体モジュールと、
    　前記第１の電極部と前記第２の電極部とを接続するはんだ部材と、
    　を備え、
    　前記第２の電極部の厚さが前記第２の配線層の厚さに比べて厚いことを特徴とする半導体装置。
  9. 　前記第２の半導体モジュールの下面側に設けられ、前記第２の配線層と同層の第１の導体部と、
    　前記第１の導体部が露出するような第１の開口を有する第１の絶縁層と、
    　前記第１の絶縁層の上に設けられ、前記第１の開口の周縁における前記第１の絶縁層の上面が露出するような第２の開口を有する第２の絶縁層と、
    　前記第１の開口の中および前記第２の開口の一部に充填された第２の導体部と、
    　を備え、
    　前記第２の電極部が前記第１の導体部および前記第２の導体部を含むことを特徴とする請求項８に記載の半導体装置。
  10. 　基材の一方の主表面上に配線層をパターニングする工程と、
    　前記配線層のうち、パッケージの搭載に用いられるはんだ部材接合用の電極領域が露出するような開口を有する第１の絶縁層を形成する工程と、
    　前記開口の中に導電材料を充填する工程と、
    　を備えること特徴とする素子搭載用基板の製造方法。
  11. 　前記開口の周縁における前記第１の絶縁層の上面が露出するような開口を有する第２の絶縁層を前記第１の絶縁層の上に形成する工程をさらに備え、
    　前記第１の絶縁層に設けられた前記開口の中を埋め尽くした後、前記第２の絶縁層の側壁に接するまで前記導電材料を充填することを特徴とする請求項１０に記載の素子搭載用基板の製造方法。
  12. 　配線層および前記配線層の厚さよりも厚いはんだ接合用の第１の電極部が半導体素子搭載面に形成された第１の基材と、前記第１の基材に搭載された第１の半導体素子とを含む第１の半導体モジュールを準備する工程と、
    　はんだ接合用の第２の電極部が半導体素子搭載面とは反対側に形成された第２の基材と、前記第２の基材に搭載された第２の半導体素子とを含む第２の半導体モジュールを準備する工程と、
    　前記第１の半導体モジュールの上に前記第２の半導体モジュールを配置し、前記第１の電極部と前記第２の電極部とを接合する工程と、
    　を備えることを特徴とする半導体装置の製造方法。
  13. 　はんだ接合用の第１の電極部が半導体素子搭載面に形成された第１の基材と、前記第１の基材に搭載された第１の半導体素子とを含む第１の半導体モジュールを準備する工程と、
    　配線層および前記配線層の厚さよりも厚いはんだ接合用の第２の電極部が半導体素子搭載面とは反対側に形成された第２の基材と、前記第２の基材に搭載された第２の半導体素子とを含む第２の半導体モジュールを準備する工程と、
    　前記第１の半導体モジュールの上に前記第２の半導体モジュールを配置し、前記第１の電極部と前記第２の電極部とを接合する工程と、
    　を備えることを特徴とする半導体装置の製造方法。
  14. 　基材と、
    　前記基材の一方の主表面に設けられ、電極形成領域を有する配線層と、
    　前記電極形成領域の周囲に設けられ、前記電極形成領域が露出するような開口部を有する絶縁層と、
    　前記絶縁層の前記開口部内に埋め込まれた埋込部と、前記絶縁層の前記開口部周囲の上面よりも上方に突出した突出部とを有し、前記電極形成領域に電気的に接続された電極と、
    を備え、
    　前記電極の上方から見て、前記突出部の周縁が前記埋込部の周縁よりも外側にあることを特徴とする素子搭載用基板。
  15. 　前記電極の上方から見て、前記突出部の上面における平坦部の周縁が、前記埋込部の周縁よりも外側にあることを特徴とする請求項１４に記載の素子搭載用基板。
  16. 　前記絶縁層を第１絶縁層とし、前記開口部を第１開口部とし、
    　前記第１絶縁層上の前記第１開口部の周囲に設けられ、前記電極形成領域が露出するような第２開口部を有する第２絶縁層を備え、
    　前記電極は、前記埋込部が前記第１開口部および前記第２開口部内に埋め込まれ、前記突出部が前記第２絶縁層の前記第２開口部周囲の上面よりも上方に突出し、前記電極の上方から見て、前記突出部の周縁が前記埋込部の周縁よりも外側にあることを特徴とする請求項１４または１５に記載の素子搭載用基板。
  17. 　前記電極の上方から見て、前記突出部の上面における平坦部の周縁が、前記埋込部の周縁よりも外側にあることを特徴とする請求項１６に記載の素子搭載用基板。
  18. 　前記第２絶縁層の上方から見て、前記第２開口部の周縁が、前記第１開口部の周縁よりも外側にあることを特徴とする請求項１６に記載の素子搭載用基板。
  19. 　請求項１４乃至１８のいずれか１項に記載の素子搭載用基板と、
    　前記電極に対向する素子電極が設けられた半導体素子と、
    を備え、前記電極と前記素子電極とが電気的に接続されていることを特徴とする半導体モジュール。
  20. 　請求項６乃至９のいずれかに記載の半導体装置または請求項４、５、１９のいずれかに記載の半導体モジュールを搭載したことを特徴とする携帯機器。
  21. 　基材の一方の主表面に、電極形成領域を有する配線層をパターニングする工程と、
    　前記電極形成領域が露出するような開口部を有する絶縁層を形成する工程と、
    　前記開口部に導電材料を充填して前記開口部内を埋め尽くした後、当該導電材料を前記絶縁層の前記開口部周囲の上面よりも上方に突出させるとともに、前記絶縁層の上方から見て導電材料の周縁を前記開口部の周縁の外側にまで拡げる工程と、
    を含むことを特徴とする素子搭載用基板の製造方法。
  22. 　前記絶縁層を第１絶縁層とし、前記開口部を第１開口部とし、
    　前記第１絶縁層上の前記第１開口部の周囲に、前記電極形成領域が露出するような第２開口部を有する第２絶縁層を形成する工程をさらに含み、
    　前記導電材料を充填する工程において、前記導電材料を充填して前記第１絶縁層および前記第２絶縁層内を埋め尽くした後、当該導電材料を前記第２絶縁層の前記第２開口部周囲の上面よりも上方に突出させるとともに、前記第２絶縁層の上方から見て導電材料の周縁を前記第２開口部の周縁の外側にまで拡げることを特徴とする請求項２１に記載の素子搭載用基板の製造方法。
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