JP2011096951A - 素子搭載用基板、半導体モジュールおよび携帯機器 - Google Patents

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Abstract

【課題】はんだなどの接続部材との接続信頼性が向上した素子搭載用基板を提供する。
【解決手段】半導体装置１０は、第１の半導体モジュール１００を構成する第１の素子搭載用基板１１０に設けられた第１の電極部１６０と第２の半導体モジュール２００に設けられた第２の電極部２４２とがはんだボール２７０により接合されたＰｏＰ構造を有する。基材となる絶縁樹脂層１３０の一方の主表面に開口部を有する第１の絶縁層１５０ａが設けられており、この開口部に第１の絶縁層１５０ａの上面より上に凸状の頂部が突き出した第１の電極部１６０が形成されている。また、第１の電極部１６０の頂部から離間して、第１の電極部１６０の頂部の周囲において第１の絶縁層の上に設けられた第２の絶縁層１５２が形成されている。第１の電極部１６０の頂部の形状は曲面により、または曲面および曲面に滑らかに接続された平面により形成されている。
【選択図】図１

Description

本発明は、半導体素子を搭載するための素子搭載用基板、半導体モジュールおよび携帯機器に関する。
近年、電子機器の小型化、高機能化に伴い、電子機器に使用される半導体装置のさらなる小型化、高密度化が求められている。このような要求に応えるべく、パッケージの上にパッケージを搭載したパッケージオンパッケージ（ＰｏＰ）と呼ばれる三次元パッケージング技術などの半導体モジュール積層技術が広く知られている。
半導体モジュールを積層する場合には、下側の半導体モジュールの基板上に設けられた電極パッドと上側の半導体モジュールの裏面に設けられた電極パッドとをはんだボールなどの接合部材を用いて接続する方法が採られる。はんだボールによる接続構造は、たとえば、特許文献１に示されている。特許文献１には、平坦な電極パッド上にはんだボールが接続された構造や、段差を有する電極パッドにはんだボールが接続された構造が記載されている。
特開２００９−９９６３７号公報
平坦な電極パッド（電極部）にはんだボールなどの接合部材を搭載した構造の場合には、横方向にかかる力に対する接合強度が弱いという課題があり、電極パッドに段差を設けた構造の場合には、電極パッドの角部に応力が集中し、はんだボールと電極パッドとの間にクラックが生じやすくなるという課題があった。
本発明はこうした課題に鑑みてなされたものであり、その目的は、素子搭載用基板においてはんだなどの接続部材との接続信頼性を向上させることのできる技術の提供にある。
本発明のある態様は、素子搭載用基板である。当該素子搭載用基板は、基材と、基材の一方の主表面に設けられ、開口部を有する第１の絶縁膜と、開口部に設けられ、第１の絶縁膜の上面より上に凸状の頂部が突き出した電極部と、電極部の頂部から離間して、電極部の頂部の周囲において第１の絶縁膜の上に設けられた第２の絶縁膜と、を備え、電極部の頂部の形状が曲面により、または曲面および当該曲面と滑らかに接続された平面により形成されていることを特徴とする。
この態様によれば、電極部の頂部は応力が集中しやすい角部を有していないため、はんだボールなどの接合部材を電極部に接合した場合に、電極部の頂部に応力が集中しにくくなる。この結果、電極部に接合部材を接合したときに、電極部と接合部材との接続信頼性を向上させることができる。
上記態様の電極部の頂部の形状が半球状であってもよい。また、電極部の頂部の形状が平坦な最上部を有するドーム状であってもよい。電極部の頂部の最上部が第２の絶縁膜の上面より低くてもよい。また、電極部の頂部の最上部が第２の絶縁膜の上面より高くてもよい。上述した態様の素子搭載用基板はパッケージオンパッケージ構造を有する半導体装置に用いられてもよい。
本発明の他の態様は半導体モジュールである。当該半導体モジュールは、上述したいずれかの態様の素子搭載用基板と、基材の一方の主表面側に搭載された半導体素子と、を備えることを特徴とする。
本発明の他の態様は携帯機器である。当該携帯機器は、上述した態様の半導体モジュールが実装されたことを特徴とする。
本発明によれば、素子搭載用基板の電極部にはんだなどの接続部材を接合した場合に、電極部と接合部材との接続信頼性を向上させることができる。
実施の形態１に係る半導体装置の構成を示す概略断面図である。 実施の形態１に係る半導体装置が有する第１の電極部とその周囲の構造を示す部分拡大図である。 図３（Ａ）〜（Ｄ）は、実施の形態１に係る半導体装置の製造方法を示す工程断面図である。 図４（Ａ）〜（Ｄ）は、実施の形態１に係る半導体装置の製造方法を示す工程断面図である。 図５（Ａ）〜（Ｃ）は、実施の形態１に係る半導体装置の製造方法を示す工程断面図である。 実施の形態２に係る半導体装置の構成を示す概略断面図である。 実施の形態３に係る半導体装置の構成を示す概略断面図である。 実施の形態４に係る携帯電話の構成を示す図である。 携帯電話の部分断面図である。
以下、本発明の実施の形態を図面を参照して説明する。なお、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
（実施の形態１）
図１は、実施の形態１に係る半導体装置１０の構成を示す概略断面図である。図２は、半導体装置１０が有する第１の電極部１６０とその周囲の構造を示す部分拡大図である。半導体装置１０は、第１の半導体モジュール１００の上に第２の半導体モジュール２００が積層されたＰｏＰ（Ｐａｃｋａｇｅ Ｏｎ Ｐａｃｋａｇｅ）構造を有する。
第１の半導体モジュール１００は、第１の素子搭載用基板１１０に第１の半導体素子１２０が実装された構成を有する。
第１の素子搭載用基板１１０は、基材となる絶縁樹脂層１３０と、絶縁樹脂層１３０の一方の主表面に形成された配線層１４０と、絶縁樹脂層１３０の他方の主表面に形成された第３の電極部１４２と、絶縁樹脂層１３０の一方の主表面に形成された第１の絶縁層１５０および第２の絶縁層１５２とを含む。
絶縁樹脂層１３０としては、たとえば、ＢＴレジン等のメラミン誘導体、液晶ポリマー、エポキシ樹脂、ＰＰＥ樹脂、ポリイミド樹脂、フッ素樹脂、フェノール樹脂、ポリアミドビスマレイミド等の熱硬化性樹脂で形成することができる。
絶縁樹脂層１３０の一方の主表面（本実施の形態では、半導体素子搭載面）に所定パターンの配線層１４０が設けられている。この配線層１４０のボンディング領域は金めっき層１４１により被覆されている。また、絶縁樹脂層１３０の一方の主表面には、パッケージ搭載用のはんだを接合するための第１の電極部１６０が設けられている。第１の電極部１６０の詳細については後述する。また、絶縁樹脂層１３０の他方の主表面に所定パターンの第３の電極部１４２が設けられている。第３の電極部１４２の表面には、金めっき層１４４が設けられている。配線層１４０および第３の電極部１４２を構成する材料としては銅が挙げられる。配線層１４０および第３の電極部１４２の厚さは、たとえば２０μｍである。なお、特に図示していないが、絶縁樹脂層１３０の他方の主表面には、第３の電極部１４２と同層で、かつ、同じ高さの配線層が設けられている。
絶縁樹脂層１３０の所定位置において絶縁樹脂層１３０を貫通するビア導体（図示せず）が設けられている。ビア導体は、たとえば、銅めっきにより形成される。ビア導体により、第１の電極部１６０と第３の電極部１４２とが電気的に接続されている。
絶縁樹脂層１３０の一方の主表面に第１の絶縁層１５０が設けられている。第１の絶縁層１５０は、第１の電極部１６０の周辺の第１の絶縁層１５０ａと、半導体素子搭載領域の第１の絶縁層１５０ｂとに分類される。
第１の絶縁層１５０ａは、第１の電極部１６０を構成する第１の導体部１６２の周囲および第１の導体部１６２の上面周縁部を被覆している。言い換えると、第１の絶縁層１５０ａには、第１の導体部１６２の中央領域が露出するような開口部が設けられている。
第２の絶縁層１５２は、第１の絶縁層１５０ａに設けられた開口部周縁の第１の絶縁層１５０ａの上面が露出するように、第１の絶縁層１５０ａの上に積層されている。本実施の形態では、第２の絶縁層１５２は、第１の電極部１６０の周囲のみならず、絶縁樹脂層１３０の周縁に沿って堤防状に設けられている。すなわち、第２の絶縁層１５２で囲まれた領域が凹部（キャビティ）となっており、このキャビティに後述する第１の半導体素子１２０が搭載されている。
なお、第１の絶縁層１５０および第２の絶縁層１５２は、たとえば、フォトソルダーレジストにより形成される。なお、第１の絶縁層１５０ａの厚さは、たとえば約２０μｍ〜約３０μｍである。また、第２の絶縁層１５２の厚さは、たとえば約５０μｍである。
図２に示すように、第１の電極部１６０は、第１の導体部１６２、第２の導体部１６４および金めっき層１６６を含む。
第１の導体部１６２は、配線層１４０と同層であり、絶縁樹脂層１３０の一方の主表面に形成されている。さらに、第１の導体部１６２は、配線層１４０と同等の厚さ（たとえば２０μｍ）を有する。第１の導体部１６２の径は、たとえば３５０μｍである。
第２の導体部１６４は、第１の導体部１６２の上面に設けられており、第１の電極部１６０の頂部は、第１の絶縁層の上面より上に凸状に突き出している。第２の導体部１６４の厚さは、たとえば約８０μｍである。さらに、第２の導体部１６４の表面にＮｉ／Ａｕ層などの金めっき層１６６が形成されている。金めっき層１６６により第２の導体部１６４の酸化が抑制される。金めっき層１６６としてＮｉ／Ａｕ層を形成する場合には、Ｎｉ層の厚さは、たとえば約１μｍ〜約１５μｍであり、Ａｕ層の厚さは、たとえば約０．０３〜約１μｍである。なお、第２の絶縁層１５２は、第１の電極部１６０の頂部から離間して、第１の電極部１６０の頂部の周囲において第１の絶縁層１５０ａの上に設けられている。すなわち、第２の絶縁層１５２の開口部において、第１の電極部１６０の頂部と第２の絶縁層１５２の側壁との間に隙間が設けられている。本実施の形態では、第１の電極部１６０の頂部の形状が曲面で形成されており、より具体的には、第１の電極部１６０の頂部の形状が半球状となっている。また、本実施の形態では、第１の電極部１６０の頂部の最上部は第２の絶縁層１５２の上面より低くなっている。
図１に戻り、絶縁樹脂層１３０の他方の主表面に第３の絶縁層１５４が設けられている。第３の絶縁層１５４には、第３の電極部１４２にはんだボール８０を搭載するための開口部が設けられている。はんだボール８０は、第３の絶縁層１５４に設けられた開口内において第３の電極部１４２に接続されている。
以上説明した第１の素子搭載用基板１１０に形成された第１の絶縁層１５０ｂの上に第１の半導体素子１２０が搭載されている。第１の半導体素子１２０に設けられた素子電極（図示せず）と所定領域の配線層１４０上の金めっき層１４１とが金線１２１によりワイヤボンディング接続されている。なお、第１の半導体素子１２０の具体例としては、集積回路（ＩＣ）、大規模集積回路（ＬＳＩ）などの半導体チップが挙げられる。
封止樹脂層１８０は、第１の半導体素子１２０およびこれらに接続された配線層１４０、金めっき層１４１を封止している。封止樹脂層１８０は、たとえばエポキシ樹脂を用いて、トランスファーモールド法により形成される。
第２の半導体モジュール２００は、第２の素子搭載用基板２１０に第２の半導体素子２２０が搭載された構成を有する。
第２の素子搭載用基板２１０は、基材となる絶縁樹脂層２３０と、絶縁樹脂層２３０の一方の主表面に形成された配線層２４０と、絶縁樹脂層２３０の他方の主表面に形成された第２の電極部２４２と、絶縁樹脂層２３０の一方の主表面に形成された第４の絶縁層２５０と、絶縁樹脂層２３０の他方の主表面に形成された第５の絶縁層２５２とを含む。
絶縁樹脂層２３０としては、たとえば、ＢＴレジン等のメラミン誘導体、液晶ポリマー、エポキシ樹脂、ＰＰＥ樹脂、ポリイミド樹脂、フッ素樹脂、フェノール樹脂、ポリアミドビスマレイミド等の熱硬化性樹脂で形成することができる。
絶縁樹脂層２３０の一方の主表面（半導体素子搭載面）に所定パターンの配線層２４０が設けられている。配線層２４０の上に金めっき層２４６が形成されている。また、絶縁樹脂層２３０の他方の主表面に第２の電極部２４２が設けられている。配線層２４０および第２の電極部２４２を構成する材料としては銅が挙げられる。配線層２４０および第２の電極部２４２とは、絶縁樹脂層２３０の所定位置において絶縁樹脂層２３０を貫通するビア導体（図示せず）により電気的に接続されている。なお、特に図示していないが、絶縁樹脂層２３０の他方の主表面には、第２の電極部２４２と同層で、かつ、同じ高さの配線層が設けられている。
絶縁樹脂層２３０の一方の主表面にフォトソルダーレジストなどからなる第４の絶縁層２５０が設けられている。また、絶縁樹脂層２３０の他方の主表面にフォトソルダーレジストなどからなる第５の絶縁層２５２が設けられている。第５の絶縁層２５２には、第２の電極部２４２にはんだボール２７０を搭載するための開口が設けられている。はんだボール２７０は、第５の絶縁層２５２に設けられた開口内において第２の電極部２４２に接続されている。
以上説明した第２の素子搭載用基板２１０に第２の半導体素子２２０が搭載されている。具体的には、第４の絶縁層２５０の半導体素子搭載領域の上に、第２の半導体素子２２０が搭載されている。第２の半導体素子２２０に設けられた素子電極（図示せず）と所定領域の配線層２４０上の金めっき層２４６とが金線２２１によりワイヤボンディング接続されている。なお、第２の半導体素子２２０の具体例としては、集積回路（ＩＣ）、大規模集積回路（ＬＳＩ）などの半導体チップが挙げられる。
封止樹脂２８０は、第２の半導体素子２２０およびこれに接続された配線層２４０を封止している。封止樹脂２８０は、たとえばエポキシ樹脂を用いて、トランスファーモールド法により形成される。
第１の半導体モジュール１００の第１の電極部１６０と、第２の半導体モジュール２００の第２の電極部２４２とが、はんだボール２７０に接合されることにより、第２の半導体モジュール２００が第１の半導体モジュール１００の上方（封止樹脂層１８０の上方）に搭載されたＰｏＰ構造が実現されている。なお、はんだボール２７０は、第２の絶縁層１５２に設けられた開口部に充填されており、第２の絶縁層１５２に設けられた開口部内において、第１の電極部１６０の頂部と第２の絶縁層１５２の側壁との間の隙間ははんだボール２７０を構成するはんだ部材で埋められている。
実施の形態１に係る半導体装置１０によれば少なくとも以下に挙げる効果が得られる。
（１）第１の電極部１６０の頂部は応力が集中しやすい角部を有していないため、第１の電極部１６０の頂部に応力が集中しにくくなる。この結果、第１の電極部１６０にはんだボール２７０を接合したときに、第１の電極部１６０とはんだボール２７０との接続信頼性が向上し、第１の電極部１６０とはんだボール２７０との間にクラックが生じにくくなる。
（２）第１の電極部１６０と第２の絶縁層１５２の開口部分の側壁との間の隙間にはんだ部材が入り込むことにより、はんだボール２７０と第１の電極部１６０との接触面積がより大きくなる。これにより、第１の電極部１６０とはんだボール２７０とのさらなる接続信頼性の向上を図ることができる。
（３）第１の電極部１６０とはんだボール２７０との接合界面が第２の絶縁層１５２の層内に位置するため、第１の電極部１６０とはんだボール２７０との接合界面に応力が生じた場合に、第２の絶縁層１５２が応力緩和層として機能する。これにより、第１の電極部１６０とはんだボール２７０との接続信頼性の向上を図ることができる。
（４）第１の電極部１６０の頂部の最上部が第２の絶縁層１５２の上面より低いため、はんだボールが第２の絶縁層１５２の開口部分にはめやすくなり、はんだボールの位置合わせを容易にすることができる。
（半導体装置の製造方法）
実施の形態１に係る第１の素子搭載用基板１１０および第１の半導体モジュール１００を含む半導体装置１０の製造方法について、図３乃至図５を参照して説明する。図３（Ａ）〜図３（Ｄ）、図４（Ａ）〜図４（Ｄ）および図５（Ａ）〜図５（Ｃ）は、実施の形態１に係る半導体装置１０の製造方法を示す工程断面図である。
まず、図３（Ａ）に示すように、一方の主表面に所定パターンの配線層１４０とこれに接続された第１の電極部１６０の第１の導体部１６２とが形成され、他方の主表面に所定パターンの下面側配線層（図示せず）とこれに接続された第３の電極部１４２とが形成された絶縁樹脂層１３０を用意する。各配線層、および各電極部は、周知のフォトリソグラフィ法およびエッチング法などを用いて形成することができるため、その説明は省略する。
次に、図３（Ｂ）に示すように、絶縁樹脂層１３０の一方の主表面に、配線層１４０および第１の導体部１６２を被覆するようにして第１の絶縁層１５０を積層する。また、絶縁樹脂層１３０の他方の主表面に、下側配線層および第３の電極部１４２を被覆するようにして第３の絶縁層１５４を積層する。
次に、図３（Ｃ）に示すように、フォトリソグラフィ法により、第１の絶縁層１５０の主表面に、配線層１４０の所定領域および第１の導体部１６２の存在領域に対応したパターンのマスク５００を選択的に形成する。そして、マスク５００をマスクとして第１の絶縁層１５０を露光する（図３（Ｃ）における矢印は露光光を示している）。第１の絶縁層１５０は、ネガ型のフォトソルダーレジストからなる。そのため、当該露光によって感光した部分が溶媒に対して不溶性となる。したがって、第１の絶縁層１５０を露光した後、現像することにより、図３（Ｄ）に示すように、露光された部分の第１の絶縁層１５０が溶け残る。その結果、第１の絶縁層１５０ａに開口部１５１が形成されて、第１の導体部１６２が露出する。また、配線層１４０が露出する。また、素子搭載領域に対応して第１の絶縁層１５０ｂが形成される。同様に、第３の絶縁層１５４にも開口部１４３が形成される。
次に、図４（Ａ）に示すように、第１の絶縁層１５０の上に、配線層１４０、第１の導体部１６２を被覆するようにして第２の絶縁層１５２を積層する。
次に、図４（Ｂ）に示すように、フォトリソグラフィ法により、第２の絶縁層１５２の主表面に、開口部１５１の周囲が開口となるようなパターンのマスク５１０を選択的に形成する。そして、マスク５１０をマスクとして第２の絶縁層１５２を露光する（図４（Ｂ）における矢印は露光光を示している）。第２の絶縁層１５２は、ネガ型のフォトソルダーレジストからなる。そのため、当該露光によって感光した部分が溶媒に対して不溶性となる。したがって、第２の絶縁層１５２を露光した後、現像することにより、図４（Ｃ）に示すように、露光された部分の第２の絶縁層１５２が溶け残る。第２の絶縁層１５２が第１の絶縁層１５０ａの上に選択的に形成され、第２の絶縁層１５２に開口部１５１より大きい開口部１５３が設けられ、開口部１５１および開口部１５３を通して第１の導体部１６２が露出する。また、第１の半導体素子１２０の搭載予定領域にある第１の絶縁層１５０ｂと配線層１４０とが露出する。
次に、図４（Ｄ）に示すように、フォトリソグラフィ法により、絶縁樹脂層１３０の一方の主表面側に、第１の導体部１６２が露出し、配線層１４０が被覆されるようにレジスト５２０を選択的に形成する。また、絶縁樹脂層１３０の他方の主表面側に、第３の電極部１４２が被覆されるようにレジスト５３０を形成する。この状態で、図４（Ｄ）に示すように、第１の絶縁層１５０ａに設けられた開口部１５１において、電界めっきにより第１の導体部１６２の上に銅を堆積する。めっき過程において、まず、第１の導体部１６２の表面から、第１の絶縁層１５０ａに設けられた開口部１５１内に徐々に銅が充填され、開口部１５１が銅で埋め尽くされる。さらにめっきアップを続けることにより、銅は上方に成長して第２の絶縁層１５２の開口部１５３に盛り上がる。これにより、第１の導体部１６２の上に第２の導体部１６４が形成される。第１の絶縁層１５０ａの上面より高い第２の導体部１６４の頂部の形状は、曲面からなる半球状である。また、第２の導体部１６４の頂部の最上部は、第２の絶縁層１５２の上面より低くなっている。また、第２の導体部１６４の頂部と、開口部１５３内の第２の絶縁層１５２の側壁との間には隙間が生じている。このような形状の第２の導体部１６４は、第２の絶縁層１５２の厚さ、開口部１５３の大きさ等の設計条件に合わせて、めっきアップの時間を調節することにより実現可能である。
次に、図５（Ａ）に示すように、レジスト５２０およびレジスト５３０を除去した後、たとえば電解めっき法により、配線層１４０の表面、第２の導体部１６４の表面および第３の電極部１４２の表面に、それぞれ金めっき層１４１、金めっき層１６６および金めっき層１４４を形成する。以上の工程により、第１の導体部１６２、第２の導体部１６４、金めっき層１６６からなる第１の電極部１６０が形成されるとともに、本実施形態に係る第１の素子搭載用基板１１０が形成される。
次に、図５（Ｂ）に示すように、絶縁樹脂層１３０の中央領域上に設けられた第１の絶縁層１５０ｂの上に第１の半導体素子１２０を搭載する。そして、ワイヤボンディング法を用いて、第１の半導体素子１２０の上面周縁に設けられた素子電極（図示せず）と配線層１４０の所定領域の金めっき層１４１とを金線１２１により接続する。続いて、トランスファーモールド法を用いて、第１の半導体素子１２０を封止樹脂層１８０により封止する。また、はんだボール２７０を設ける位置に開口部が形成されたマスクを、開口部１５３が形成された第２の絶縁層１５２上に設け、マスクの開口部に球状のはんだボールを配置して（載せて）、第１の電極部１６０にはんだボール２７０を搭載する。その後、マスクを除去する。また、同様にして、第３の絶縁層１５４の開口部１４３において第３の電極部１４２にはんだボール８０を搭載する。また、例えばスクリーン印刷法により、第２の絶縁層１５２の開口部１５３内の第１の電極部１６０に対応してはんだボール２７０を搭載する。具体的には、樹脂とはんだ材をペースト状にしたはんだペーストをスクリーンマスクにより所望の箇所に印刷してはんだボール２７０を形成する。また、同様にして、第３の絶縁層１５４の開口部１４３内の第３の電極部１４２に対応してはんだボール８０を搭載する。以上の工程により、本実施形態に係る第１の半導体モジュール１００が形成される。
次に、図５（Ｃ）に示すように、図１に示した構成の第２の半導体モジュール２００を準備する。そして、第１の半導体モジュール１００の上に第２の半導体モジュール２００を搭載した状態で、リフロー工程によりはんだボール２７０を溶融して、第１の電極部１６０と第２の電極部２４２とを接合する。これにより、はんだボール２７０を介して第１の半導体モジュール１００と第２の半導体モジュール２００とが電気的に接続される。以上の工程により、実施の形態１に係る半導体装置１０が形成される。
（実施の形態２）
図６は、実施の形態２に係る半導体装置の構成を示す概略断面図である。実施の形態２に係る半導体装置の基本的な構成は、第１の電極部１６０の構造を除き、実施の形態１と同様である。以下、実施の形態２に係る半導体装置について、実施の形態１と同様な構成については説明を適宜省略し、実施の形態１と異なる構成を中心に説明する。
本実施の形態に係る半導体装置１０では、第１の電極部１６０の頂部の形状は、曲面および当該曲面と滑らかに接続された平面で構成されている。より具体的には、第１の電極部１６０の頂部の形状は、平坦な最上部を有するドーム状となっている。このような第１の電極部１６０の頂部の形状は、図４（Ｄ）に示すめっきアップ工程において、第２の導体部１６４のめっきアップの量を調節することにより実現可能である。
本実施の形態に係る半導体装置１０においても、実施の形態１に係る半導体装置１０と同様に、上述した効果（１）乃至（４）が得られる。
（実施の形態３）
図７は、実施の形態３に係る半導体装置の構成を示す概略断面図である。実施の形態２に係る半導体装置の基本的な構成は、第１の電極部１６０の構造を除き、実施の形態１と同様である。以下、実施の形態３に係る半導体装置について、実施の形態１と同様な構成については説明を適宜省略し、実施の形態１と異なる構成を中心に説明する。
本実施の形態に係る半導体装置１０では、第１の電極部１６０の頂部の最上部が、第２の絶縁層１５２の上面より高くなっている。
本実施の形態に係る半導体装置１０によれば、上述した効果（１）および（２）に加えて、少なくとも以下の効果が得られる。
（５）第１の電極部１６０とはんだボール２７０との接触面積が増大するため、第１の電極部１６０とはんだボール２７０との接続信頼性が向上する。
（実施の形態４）
次に、上述の実施の形態１乃至３に係る半導体装置１０を備えた携帯機器について説明する。なお、携帯機器として携帯電話に搭載する例を示すが、たとえば、個人用携帯情報端末（ＰＤＡ）、デジタルビデオカメラ（ＤＶＣ）、及びデジタルスチルカメラ（ＤＳＣ）といった電子機器であってもよい。
図８は実施の形態４に係る携帯電話の構成を示す図である。携帯電話１１１１は、第１の筐体１１１２と第２の筐体１１１４が可動部１１２０によって連結される構造になっている。第１の筐体１１１２と第２の筐体１１１４は可動部１１２０を軸として回動可能である。第１の筐体１１１２には文字や画像等の情報を表示する表示部１１１８やスピーカ部１１２４が設けられている。第２の筐体１１１４には操作用ボタンなどの操作部１１２２やマイク部１１２６が設けられている。実施形態１乃至３に係る半導体装置１０はこうした携帯電話１１１１の内部に搭載されている。
図９は図８に示した携帯電話の部分断面図（第１の筐体１１１２の断面図）である。上述の実施形態１乃至３に係る半導体装置１０は、はんだボール８０を介してプリント基板１１２８に搭載され、こうしたプリント基板１１２８を介して表示部１１１８などと電気的に接続されている。また、半導体装置１０の裏面側（はんだボール８０とは反対側の面）には金属基板などの放熱基板１１１６が設けられ、たとえば、半導体装置１０から発生する熱を第１の筐体１１１２内部に篭もらせることなく、効率的に第１の筐体１１１２の外部に放熱することができるようになっている。
実施形態１乃至３に係る半導体装置１０によれば、第１の素子搭載用基板１１０の接続信頼性を高めることができ、したがって半導体装置１０の実装信頼性を高めることができる。そのため、こうした半導体装置１０を搭載した本実施の形態に係る携帯機器について、動作信頼性の向上を図ることができる。
本発明は、上述の各実施の形態に限定されるものではなく、当業者の知識に基づいて各種の設計変更等の変形を加えることも可能であり、そのような変形が加えられた実施の形態も本発明の範囲に含まれうるものである。
１０ 半導体装置、１００ 第１の半導体モジュール、１１０ 第１の素子搭載用基板、１２０ 第１の半導体素子、１３０ 絶縁樹脂層、１４０ 配線層、１５０ 第１の絶縁層、１５２ 第２の絶縁層、１６０ 第１の電極部、２００ 第２の半導体モジュール、２１０ 第２の素子搭載用基板、２２０ 第２の半導体素子、２３０ 絶縁樹脂層、２５０ 第４の絶縁層、２５２ 第５の絶縁層

Claims (8)

  1. 基材と、
    前記基材の一方の主表面に設けられ、開口部を有する第１の絶縁層と、
    前記開口部に設けられ、第１の絶縁層の上面より上に凸状の頂部が突き出した電極部と、
    前記電極部の頂部から離間して、前記電極部の頂部の周囲において前記第１の絶縁層の上に設けられた第２の絶縁層と、
    を備え、
    前記電極部の頂部の形状が曲面により、または曲面および当該曲面と滑らかに接続された平面により形成されていることを特徴とする素子搭載用基板。
  2. 前記電極部の頂部の形状が半球状である請求項１に記載の素子搭載用基板。
  3. 前記電極部の頂部の形状が平坦な最上部を有するドーム状である請求項１に記載の素子搭載用基板。
  4. 前記電極部の頂部の最上部が前記第２の絶縁層の上面より低い請求項１乃至３のいずれか１項の素子搭載用基板。
  5. 前記電極部の頂部の最上部が前記第２の絶縁層の上面より高い請求項１乃至３のいずれか１項の素子搭載用基板。
  6. パッケージオンパッケージ構造を有する半導体装置に用いられる請求項１乃至５のいずれか１項に記載の素子搭載用基板。
  7. 請求項１乃至６のいずれか１項に記載の素子搭載用基板と、
    前記基材の一方の主表面側に搭載された半導体素子と、
    を備えることを特徴とする半導体モジュール。
  8. 請求項７に記載の半導体モジュールが実装されたことを特徴とする携帯機器。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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