JP5135828B2 - 基板およびその製造方法、半導体パッケージおよびその製造方法、並びに半導体装置およびその製造方法 - Google Patents
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Description
(1)半導体パッケージ142に形成する外部接続端子間が狭ピッチとなった場合、これに伴い、下側の半導体パッケージ142の基板148上に形成するソルダーボール144の外径も小さくしなければならず、スタンドオフ(ソルダーボールの高さ)が低下し、半導体パッケージ同士の間隔も狭くなる。これにより、下側の半導体パッケージ142の半導体チップ146が、上側のトップ半導体パッケージ148に当接してしまうおそれがあり、リフロー工程時のはんだ付けを安定した状態で行うことが困難となる。
(2)下側の半導体パッケージ142に複数の半導体チップ146を搭載する場合、これに伴い、半導体チップ146自身の厚み(またはこれを封止する封止部材の厚み)が増すため、半導体パッケージ間の距離を長くする必要がある。このときには、ソルダーボール150の外径を大きくすることでソルダーボール150のスタンドオフを確保できるが、逆に配置できるソルダーボール150が減少し、ソルダーボール150の狭ピッチ化に対応できないという問題がある。ソルダーボール150の外径を上記大きさに維持してソルダーボール150数を増加させるためには、半導体パッケージ142,148の基板サイズを大きくして配置面積を増やさなければならない。この場合には、半導体パッケージサイズが大型化してしまうという問題がある。
以下、本発明の実施の形態について図面を参照して説明する。
図1は、本発明の一実施形態に係る半導体装置100の構成を示す断面図である。
半導体装置100は、図1に示すように、回路基板(基板)10が半導体パッケージ30上に積層された3次元構造(POP構造)である。なお、本例では、回路基板10の下面と半導体パッケージ30の上面の対向する面を接続面側とする。
回路基板10は、図2に示すように、基板本体12と、この基板本体12上面に形成された回路や配線を封止する封止部材20と、基板本体12下面の周縁部に形成された電極パッド14と、基板本体12上に形成されたソルダーレジスト層(絶縁層)16と、ソルダーレジスト層16上に形成されたポスト部形成層26と、ソルダーレジスト層16およびポスト部形成層26に形成されたポスト部28と、ポスト部28に電気的に接続されたはんだボール18とを有する。
次に、上述した半導体装置100の製造方法について説明する。本例では、回路基板1
0の製造方法について説明し、半導体パッケージ30の製造方法は公知であるため説明を
省略する。
図5に示すように、ポリイミド樹脂からなる矩形状の基板本体12を用意し、この基板本体12上面の周縁部にめっき法やスパッタ法により複数の電極パッド14形成する。次に、露光、現像処理により、電極パッド14表面を露出させるような開口部60を有するソルダーレジスト層16を電極パッド14が形成された基板本体12上面に形成する。そして、その反対側の基板本体12下面に封止部材20を樹脂形成し、基板本体12に形成された回路や配線を封止部材20によって封止する。樹脂形成は、基板本体12に電極パッド14を形成する前に行っても良い。
次に、上述した回路基板10の製造方法の変形例について説明する。なお、上述した図10からのスクリーン印刷工程以降は第1の実施の形態の製造方法と同一であるため、説明を省略する。
図14に示すように、ポリイミド樹脂からなる矩形状の基板本体12を用意し、この基板本体12上面の周縁部にめっき法やスパッタ法により複数の電極パッド14を形成する。次に、露光、現像処理により、電極パッド14表面を露出させるような開口部60を有するソルダーレジスト層16を基板本体12上面に形成する。
本実施の形態では、回路基板10のはんだボール18は、ポスト部28の先端部に形成されるため、ポスト部28の高さ分だけ嵩上げされた位置に設けられ、この状態で回路基板10および半導体パッケージ30が貼り合わされる。そのため、回路基板10および半導体パッケージ30間の距離は、はんだボール18およびポスト部28の高さの両方によって規定される。従って、ポスト部28の高さを調節することで、回路基板10および半導体パッケージ30間の距離も調節できる。
以下、本発明の実施形態につき、図面を参照して説明する。本実施の形態は、半導体パッケージ30側にポスト部70が形成されている点において上述した第1の実施の形態と異なる。なお、その他の半導体装置100の構成は、上述した第1の実施の形態と同一であるため、共通の構成要素には同一の符号を付し、詳細な説明は省略する。
まず、回路基板10の構成について説明する。
回路基板10は、図20および図21に示すように、基板本体12と、この基板本体12上面に形成された回路や配線を封止する封止部材20と、基板本体12の周縁部に形成された電極パッド14と、基板本体12上に電極パッド14を露出させるように形成されたソルダーレジスト層16と、ソルダーレジスト層16を介して電極パッド14に電気的に接続されたはんだボール18とを有する。
半導体パッケージ30は、図20および図22に示すように、半導体チップ42がマウントされた基板32と、半導体チップ42を封止する封止部材46と、基板32の上面および下面に形成された電極パッド34,35と、電極パッド34,35を露出させるようにして基板32に形成されたソルダーレジスト層36と、ソルダーレジスト層36上に形成されたポスト部形成層38と、ソルダーレジスト層36およびポスト形成部38に形成されたポスト部70と、基板32下面の電極パッド34と電気的に接続されたはんだボール40とを有する。
次に、上述した半導体装置100の製造方法について説明する。
本例では、半導体パッケージ30の製造方法について説明し、回路基板10の製造方法
は上述した第1の実施の形態と略同一であるため説明を省略する。
図24に示すように、ポリイミド樹脂からなる矩形状の基板32を用意し、この基板32の両面にめっき法やスパッタ法により複数の電極パッド34,35を形成する。次に、露光、現像処理により、電極パッド34表面を露出させるような開口部74を有するソルダーレジスト層36を基板32の下面に形成する。
次に、上述した半導体パッケージ30の製造方法の変形例について説明する。なお、上述した図28までのポスト部形成層38のレーザー焼き切り工程までは、上記製造方法と同一工程であるため説明を省略する。
まず、図33に示すように、電極パッド34,35、ソルダーレジスト層36およびポスト部形成層38が形成された基板32上面の略中央部に半導体チップ42をマウントし、ワイヤーボンディングにより半導体チップ42に形成された電極パッドと基板32の電極パッド35とをワイヤー44を介して電気的に接続する。そして、半導体チップ42およびワイヤー44の全面を封止部材46によって封止する。
以下、本発明の実施形態につき、図面を参照して説明する。本実施の形態は、回路基板10および半導体パッケージ30の両方のそれぞれにポスト部28,70が形成されている点において上述した第1および第2の実施の形態と異なる。なお、その他の半導体装置100の構成は、上述した第1および第2の実施の形態と同一であるため、共通の構成要素には同一の符号を付し、詳細な説明は省略する。
Claims (18)
- 半導体チップが実装された半導体パッケージに対し外部接続端子を介して積層される基板であって、
前記半導体パッケージに前記基板を重ねるときに前記半導体チップが接近する一方の面に、前記外部接続端子と電気的に接続される電極パッドが形成された基板本体と、
前記電極パッドが形成された前記基板本体を前記一方の面の側から覆い、前記電極パッド上で開口する絶縁層と、
前記半導体チップが臨むこととなる前記絶縁層の領域を避けて、前記電極パッドが形成された箇所の周囲を含む前記絶縁層の他の領域に形成され、前記電極パッド上で開口する開口部を有するポスト部形成層と、
前記ポスト部形成層の前記開口部の内部に導電材料が充填されて形成され、前記電極パッドと電気的に接続されたポスト部と、
を備えた、
基板。 - 前記電極パッドと接続された面と反対側の前記ポスト部の面に、半導体パッケージの端子と電気的に接続される前記外部接続端子が形成されている、
請求項1に記載の基板。 - 前記ポスト部形成層は、半導体パッケージの端子と接続するための外部接続端子が形成される面を、前記電極パッドの面から前記ポスト部の面に嵩上げすることで、前記半導体チップと前記絶縁層の離間距離を所定以上確保する所定厚で形成されている、
請求項1または2に記載の基板。 - 一方の面に半導体チップが実装された基板と、
前記基板に実装された前記半導体チップを封止する封止部材と、
前記基板の前記一方の面の側に形成された電極パッドと、
前記基板の前記一方の面の、前記封止部材で覆われていない領域のうち、前記電極パッドの形成箇所を除く領域を少なくとも覆い、前記電極パッド上で開口する絶縁層と、
前記電極パッドが形成された箇所の周囲で前記絶縁層上に形成され、前記電極パッド上で開口する開口部を有するポスト部形成層と、
前記ポスト部形成層の前記開口部の内部に導電材料が充填されて形成され、前記電極パッドと電気的に接続されたポスト部と、
を備えた、
半導体パッケージ。 - 前記電極パッドと接続された面と反対側の前記ポスト部の面に、他の基板または他の半導体パッケージの端子と電気的に接続される外部接続端子が形成されている、
請求項4に記載の半導体パッケージ。 - 前記ポスト部形成層は、他の基板または他の半導体パッケージの端子と接続するための外部接続端子が形成される面を、前記電極パッドの面から前記ポスト部の面に嵩上げすることで、前記他の基板または他の半導体パッケージと前記封止部材の離間距離を所定以上確保する所定厚で形成されている、
請求項4または5に記載の半導体パッケージ。 - 半導体パッケージと、外部接続端子と、当該外部接続端子を介して前記半導体パッケージ上に積層された回路基板とを備える半導体装置であって、
前記回路基板は、
前記半導体パッケージの側の一方の面に第1の電極パッドが形成された基板本体と、
前記第1の電極パッドが形成された前記基板本体を前記一方の面の側から覆い、前記第1の電極パッド上で開口する第1の絶縁層と、
を備え、
前記半導体パッケージは、
前記回路基板に面する接続面の側に半導体チップが実装された基板と、
前記基板に実装された前記半導体チップを封止する封止部材と、
前記基板の前記接続面に形成された第2の電極パッドと、
前記接続面の、前記封止部材で覆われていない領域のうち、前記第2の電極パッドの形成箇所を除く領域を少なくとも覆い、前記第2の電極パッド上で開口する第2の絶縁層と、
を備え、
前記第1の絶縁層と、前記第2の絶縁層の少なくとも一方の絶縁層上には、
前記第1または第2の電極パッドが形成された箇所の周囲に形成され、当該第1または第2の電極パッド上で開口する開口部を有するポスト部形成層と、
前記ポスト部形成層の前記開口部の内部に導電材料が充填されて形成されたポスト部と、
が設けられ、
前記第1の電極パッドと前記第2の電極パッドとが、前記回路基板と前記半導体パッケージとの離間距離を所定以上確保する所定厚の前記ポスト部形成層で厚さが規定された前記ポスト部と、前記外部接続端子とを介して電気的に接続されている、
半導体装置。 - 前記回路基板の前記ポスト部形成層の高さをH1、前記半導体パッケージの前記封止部材の高さをH2、前記回路基板および前記半導体パッケージとのリフロー時の前記回路基板および前記半導体パッケージの沈み込み量および/または反り量をH3、リフロー前の前記回路基板の前記外部接続端子の高さをH4としたとき、
前記回路基板の前記ポスト部形成層の高さH1は、H1≧(H2+H3−H4)に設定されている、
請求項7に記載の半導体装置。 - 前記半導体パッケージの前記ポスト部形成層の高さをH5、前記半導体パッケージの前記封止部材の高さをH2、リフロー時の前記回路基板および前記半導体パッケージの沈み込み量および/または反り量をH3、リフロー前の前記回路基板の前記外部接続端子の高さをH4としたとき、
前記半導体パッケージの前記ポスト部形成層の高さH5は、H5≧(H2+H3−H4)に設定されている、
請求項7に記載の半導体装置。 - 前記回路基板の前記ポスト部形成層の高さをH1、前記半導体パッケージの前記ポスト部形成層の高さをH5、前記半導体パッケージの前記封止部材の高さをH2、リフロー時の前記回路基板および前記半導体パッケージの沈み込み量および/または反り量をH3、リフロー前の前記回路基板の前記外部接続端子の高さをH4としたとき、
前記回路基板の前記ポスト部形成層の高さH1および前記半導体パッケージの前記ポスト部形成層の高さH5は、H1+H5≧(H2+H3−H4)に設定されている、
請求項7に記載の半導体装置。 - 前記第1及び第2の絶縁層はソルダーレジストであり、
前記ポスト部形成層は、前記第1及び第2の絶縁層と同一材料からなる、
請求項7に記載の半導体装置。 - 半導体チップが実装された半導体パッケージに対し外部接続端子を介して積層される基板を形成する際に、前記半導体パッケージに前記基板を重ねるときに前記半導体チップが接近する基板本体の一方の面に、前記外部接続端子と電気的に接続される電極パッドを形成する工程と、
前記電極パッドが形成された前記基板本体を前記一方の面の側から覆い、前記電極パッド上で開口する絶縁層を形成する工程と、
前記半導体チップが臨む前記絶縁層の領域を避けて、前記電極パッドが形成された箇所の周囲を含む前記絶縁層の他の領域に、前記電極パッド上で開口する開口部を有するポスト部形成層を形成する工程と、
前記ポスト部形成層の前記開口部の内部に、前記電極パッドと電気的に接続するように導電材料を埋め込んでポスト部を形成する工程と、
を有する、
基板の製造方法。 - 前記ポスト部を形成する工程の後に、前記ポスト部と電気的に接続するようにして前記外部接続端子を形成する工程をさらに有する、
請求項12に記載の基板の製造方法。 - 前記ポスト部形成層を形成する工程において、複数の前記ポスト部形成層を積層することで、前記ポスト部の高さを伸張させる、
請求項12に記載の基板の製造方法。 - 他の基板または他の半導体パッケージが外部接続端子を介して積層される半導体パッケージの製造方法であって、
前記他の基板または他の半導体パッケージが重ねられる、前記基板の一方の面の側に電極パッドを形成する工程と、
前記電極パッドが形成された前記基板の一方の面に半導体チップを実装する工程と、
前記基板に実装された前記半導体チップを封止部材によって封止する工程と、
前記基板の前記一方の面の、前記封止部材で覆われていない領域のうち、前記電極パッドの形成箇所を除く領域を少なくとも覆い、前記電極パッド上で開口する絶縁層を形成する工程と、
前記電極パッドが形成された箇所の周囲で前記絶縁層上に、前記電極パッド上で開口する開口部を有するポスト部形成層を形成する工程と、
前記ポスト部形成層の前記開口部の内部に、前記電極パッドと電気的に接続するようにして導電材料を埋め込んでポスト部を形成する工程と、
を有する、
半導体パッケージの製造方法。 - 前記ポスト部を形成する工程の後に、前記ポスト部と電気的に接続するようにして前記外部接続端子を形成する工程をさらに有する、
請求項15に記載の半導体パッケージの製造方法。 - 前記ポスト部形成層を形成する工程において、複数の前記ポスト部形成層を積層することで、前記ポスト部の高さを伸張させる、
請求項15に記載の半導体パッケージの製造方法。 - 第1の電極パッドが一方の面の側に形成された基板本体と、前記第1の電極パッドが形成された前記基板本体を前記一方の面の側から覆い、前記第1の電極パッド上で開口する第1の絶縁層とを備える回路基板が、外部接続端子を介して半導体パッケージ上に積層され、当該半導体パッケージは、前記回路基板に面する接続面の側に半導体チップが実装された基板と、前記基板に実装された前記半導体チップを封止する封止部材と、前記基板の前記接続面に形成された第2の電極パッドと、前記接続面の、前記封止部材で覆われていない領域のうち、前記第2の電極パッドの形成箇所を除く領域を少なくとも覆い、前記第2の電極パッド上で開口する第2の絶縁層とを備える、半導体装置の製造方法であって、
前記第1の絶縁層と、前記第2の絶縁層の少なくとも一方の絶縁層上に、前記第1または第2の電極パッドが形成された箇所の周囲に形成され、当該第1または第2の電極パッド上で開口する開口部を有するポスト部形成層を形成し、該ポスト部形成層の前記開口部の内部に導電材料を埋め込んでポスト部を形成する工程と、
前記ポスト部上に外部接続端子を形成する工程と、
前記回路基板を前記半導体パッケージに重ねて、前記第1の電極パッドと前記第2の電極パッドとを、前記回路基板と前記半導体パッケージとの間の離間距離を所定以上確保する所定厚の前記ポスト部形成層で厚さが規定された前記ポスト部と、前記外部接続端子とを介してリフロー処理により電気的に接続する工程と、
を有する、
半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007050210A JP5135828B2 (ja) | 2007-02-28 | 2007-02-28 | 基板およびその製造方法、半導体パッケージおよびその製造方法、並びに半導体装置およびその製造方法 |
Applications Claiming Priority (1)
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---|---|---|---|
JP2007050210A JP5135828B2 (ja) | 2007-02-28 | 2007-02-28 | 基板およびその製造方法、半導体パッケージおよびその製造方法、並びに半導体装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008218505A JP2008218505A (ja) | 2008-09-18 |
JP5135828B2 true JP5135828B2 (ja) | 2013-02-06 |
Family
ID=39838241
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007050210A Expired - Fee Related JP5135828B2 (ja) | 2007-02-28 | 2007-02-28 | 基板およびその製造方法、半導体パッケージおよびその製造方法、並びに半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5135828B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9385109B2 (en) | 2013-11-07 | 2016-07-05 | Samsung Electronics Co., Ltd. | Semiconductor packages having trench-shaped opening and methods for fabricating the same |
US11495578B2 (en) | 2019-11-15 | 2022-11-08 | Samsung Electronics Co., Ltd. | Semiconductor package and PoP type package |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010135347A (ja) * | 2008-10-28 | 2010-06-17 | Kyocer Slc Technologies Corp | 配線基板およびその製造方法 |
JP2010287710A (ja) * | 2009-06-11 | 2010-12-24 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
JP2012204631A (ja) | 2011-03-25 | 2012-10-22 | Fujitsu Semiconductor Ltd | 半導体装置、半導体装置の製造方法及び電子装置 |
KR101852601B1 (ko) | 2011-05-31 | 2018-04-27 | 삼성전자주식회사 | 반도체 패키지 장치 |
JP2013030593A (ja) | 2011-07-28 | 2013-02-07 | J Devices:Kk | 半導体装置、該半導体装置を垂直に積層した半導体モジュール構造及びその製造方法 |
JP5912616B2 (ja) | 2012-02-08 | 2016-04-27 | 株式会社ジェイデバイス | 半導体装置及びその製造方法 |
JP6184061B2 (ja) * | 2012-05-29 | 2017-08-23 | キヤノン株式会社 | 積層型半導体装置及び電子機器 |
JP6230794B2 (ja) * | 2013-01-31 | 2017-11-15 | 新光電気工業株式会社 | 電子部品内蔵基板及びその製造方法 |
DE112014001116T5 (de) * | 2013-03-04 | 2015-12-24 | Ps4 Luxco S.A.R.L. | Halbleitervorrichtung |
US20160064301A1 (en) * | 2013-04-17 | 2016-03-03 | Ps4 Luxco S.A.R.L. | Semiconductor device |
EP2903021A1 (en) | 2014-01-29 | 2015-08-05 | J-Devices Corporation | Semiconductor device, semiconductor stacked module structure, stacked module structure and method of manufacturing same |
US9147671B2 (en) | 2014-02-26 | 2015-09-29 | J-Devices Corporation | Semiconductor device, semiconductor stacked module structure, stacked module structure and method of manufacturing same |
JP7133329B2 (ja) * | 2018-03-23 | 2022-09-08 | 京セラ株式会社 | 配線基板 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04180231A (ja) * | 1990-11-15 | 1992-06-26 | Fuji Electric Co Ltd | 微細バンプ電極を有する半導体装置の製造方法 |
JP2001345399A (ja) * | 2000-05-31 | 2001-12-14 | Fujitsu Ltd | 半導体装置及びその製造方法 |
JP4022405B2 (ja) * | 2002-01-23 | 2007-12-19 | イビデン株式会社 | 半導体チップ実装用回路基板 |
JP2004165316A (ja) * | 2002-11-12 | 2004-06-10 | Ibiden Co Ltd | 多層プリント配線板 |
JP3908266B2 (ja) * | 2003-01-30 | 2007-04-25 | 株式会社フジクラ | 半導体圧力センサ及びその製造方法 |
JP4539364B2 (ja) * | 2004-02-20 | 2010-09-08 | Jsr株式会社 | バンプ形成用樹脂組成物、バンプ形成用二層積層膜、およびバンプ形成方法 |
JP4444088B2 (ja) * | 2004-12-10 | 2010-03-31 | 新光電気工業株式会社 | 半導体装置 |
JP2006245289A (ja) * | 2005-03-03 | 2006-09-14 | Casio Micronics Co Ltd | 半導体装置及び実装構造体 |
-
2007
- 2007-02-28 JP JP2007050210A patent/JP5135828B2/ja not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9385109B2 (en) | 2013-11-07 | 2016-07-05 | Samsung Electronics Co., Ltd. | Semiconductor packages having trench-shaped opening and methods for fabricating the same |
US11495578B2 (en) | 2019-11-15 | 2022-11-08 | Samsung Electronics Co., Ltd. | Semiconductor package and PoP type package |
Also Published As
Publication number | Publication date |
---|---|
JP2008218505A (ja) | 2008-09-18 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20090904 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20091109 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100218 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20111220 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120213 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120410 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120604 |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20121016 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20121029 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20151122 Year of fee payment: 3 |
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LAPS | Cancellation because of no payment of annual fees |