JP2008218505A - 基板およびその製造方法、半導体パッケージおよびその製造方法、並びに半導体装置およびその製造方法 - Google Patents

基板およびその製造方法、半導体パッケージおよびその製造方法、並びに半導体装置およびその製造方法 Download PDF

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  • Electric Connection Of Electric Components To Printed Circuits (AREA)
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Abstract

【課題】半導体パッケージの端子の狭ピッチ化を可能とすると共に、半導体パッケージ間の距離を確保することで高実装化を図った半導体装置等を提供する。
【解決手段】回路基板１０は、ソルダーレジスト層１６上に形成された開口部６２を有するポスト部形成層２８と、開口部６０，６２の連通した孔内部に形成されたポスト部２８と、ポスト部２８の先端部に形成されたはんだボール１８とを備える。半導体パッケージ３０は、半導体チップ４２と電極パッド３４とを備える。半導体装置１００は、回路基板１０のはんだボール１８と半導体パッケージ３０の電極パッド３４とがリフローにより電気的に接続されて構成される。回路基板１０のポスト部２８の高さを調節することによって回路基板１０および半導体パッケージ３０間の距離を調整できる。
【選択図】図１

Description

本発明は、基板およびその製造方法、半導体パッケージおよびその製造方法、並びに半導体装置およびその製造方法に関する。詳細には、回路基板および半導体パッケージの少なくとも一方の接続面側に所定の高さを有するポスト部を設けて、回路基板と半導体パッケージ間の距離を調整することで、電極の狭ピッチ化や高機能化が図られた半導体装置等に関する。
近年、電子機器の多機能化、小型化に伴って、半導体装置には高性能化や小型軽量化が要求されている。さらに、近年の傾向では、（i）半導体パッケージサイズの小型化（ii）半導体パッケージの外部接続端子数の増加（iii）半導体チップの搭載数の増加が要求されている。これらの要求に対応するため、半導体パッケージ上に他の半導体パッケージや回路基板を積層した３次元構造（ＰＯＰ（Package on Package）構造）の半導体装置が提案、開発されている。
図４２は、従来の３次元構造の半導体装置１２０を示す。図４２に示すように、半導体装置１２０は、半導体パッケージ１２４上に回路基板１２２が積層されて構成されている。下側の半導体パッケージ１２４の基板１２６上には半導体チップ１２８がマウントされ、半導体チップ１２８の周縁部に形成された電極パッド（図示省略）と基板１２６上の電極パッド１３０とがワイヤー１３２を介して電気的に接続されている。半導体チップ１２８は、その全面が封止部材１３４によって封止されている。そして、回路基板１２２と半導体パッケージ１２４とは、半導体パッケージ１２２の下面に形成された外部接続端子１３６（はんだボール）を介してリフローにより互いに電気的に接続される（特許文献１参照）。
しかしながら、上述した従来の半導体装置１２０において基板サイズそのままで外部接続端子１３６の数を増加すると、外部接続端子１３６，１３６間が狭ピッチとなり、隣接間のショートを防止するため外部接続端子１３６を一定の外径以上に大きくすることができない。そのため、外部接続端子１３６を狭ピッチとする場合には、ピッチに応じた小さな外部接続端子１３６を使用しなければならず、外部接続端子１３６の高さ（スタンドオフ）が低下してしまう。
一方で、複数の半導体チップ１２８を搭載する場合、半導体チップ１２８を封止する封止部材１３４（凸部）の高さが増加するため、下側の半導体パッケージ１２４と上側の回路基板１２２との間隔、つまり、外部接続端子１３６の高さ（スタンドオフ）を高くしなければならない。
このように、従来の半導体装置において上述した（i）〜（iii）の全ての条件をクリアさせようとすると、外部接続端子のスタンドオフの低下と、封止部材の高さの増加とで相反するものとなってしまう。
そこで、図４３に示す特許文献２には、下側の半導体パッケージ１４２の基板１４８周縁部にソルダーボール１４４を形成し、このソルダーボール１４４を半導体チップ１４６と共にグラインドした半導体パッケージ１４２が記載されている。そして、この半導体パッケージ１４２上に、下面にソルダーボール１５０が形成された半導体パッケージ１４８が積層されて半導体装置１４０が構成されている。この構成によれば、下側の半導体パッケージ１４２に形成されたソルダーボール１４４の高さ分だけ、上側と下側の半導体パッケージ１４２，１４８間の距離（スタンドオフ）を調整することができる。
特開２００５−２２３３３０号公報 特開２００５−４５１２５１号公報
しかしながら、上記特許文献２に記載される半導体装置１４０では以下に示す問題がある。
（１）半導体パッケージ１４２に形成する外部接続端子間が狭ピッチとなった場合、これに伴い、下側の半導体パッケージ１４２の基板１４８上に形成するソルダーボール１４４の外径も小さくしなければならず、スタンドオフ（ソルダーボールの高さ）が低下し、半導体パッケージ同士の間隔も狭くなる。これにより、下側の半導体パッケージ１４２の半導体チップ１４６が、上側のトップ半導体パッケージ１４８に当接してしまうおそれがあり、リフロー工程時のはんだ付けを安定した状態で行うことが困難となる。
（２）下側の半導体パッケージ１４２に複数の半導体チップ１４６を搭載する場合、これに伴い、半導体チップ１４６自身の厚み（またはこれを封止する封止部材の厚み）が増すため、半導体パッケージ間の距離を長くする必要がある。このときには、ソルダーボール１５０の外径を大きくすることでソルダーボール１５０のスタンドオフを確保できるが、逆に配置できるソルダーボール１５０が減少し、ソルダーボール１５０の狭ピッチ化に対応できないという問題がある。ソルダーボール１５０の外径を上記大きさに維持してソルダーボール１５０数を増加させるためには、半導体パッケージ１４２，１４８の基板サイズを大きくして配置面積を増やさなければならない。この場合には、半導体パッケージサイズが大型化してしまうという問題がある。
本願発明は、上記課題に鑑みてなされたものであり、その目的は、半導体パッケージの端子（電極）の狭ピッチ化を可能とすると共に、半導体パッケージ間の必要となる距離を確保することで半導体装置の高実装化を可能とする基板およびその製造方法、半導体パッケージおよびその製造方法、並びに半導体装置およびその製造方法を提供することにある。
本願発明の基板は、上記課題を解決するものであり、半導体パッケージと電気的に接続するための電極パッドが前記半導体パッケージとの接続面側に形成された基板本体と、前記基板本体の前記接続面側に形成され、前記電極パッドを露出させるための開口部を有する絶縁層と、前記絶縁層上に形成され、前記電極パッドを露出させるための開口部を有するポスト部形成層と、前記ポスト部形成層の前記開口部の内部に設けられ、前記電極パッドと電気的に接続されたポスト部とを備えることを特徴とするものでる。
また本願発明の半導体パッケージは、他の基板または他の半導体パッケージと電気的に接続される半導体パッケージであって、一方の面に半導体チップが実装された基板と、前記基板に実装された前記半導体チップを封止する封止部材と、前記基板の前記他の基板または前記他の半導体パッケージとの接続面側に形成された電極パッドと、前記基板の接続面側に形成され、前記電極パッドを露出させるための開口部を有する絶縁層と、前記絶縁層上に形成され、前記電極パッドを露出させるための開口部を有するポスト部形成層と、前記ポスト部形成層の前記開口部の内部に設けられ、前記電極パッドと電気的に接続されたポスト部とを備えることを特徴とするものである。
また本願発明の半導体装置は、上述した半導体パッケージ上に基板（回路基板）が積層されてなるものであり、前記回路基板および前記半導体パッケージの前記接続面側の前記絶縁層上の少なくとも一方には、前記電極パッドを露出させるための開口部を有するポスト部形成層と、前記ポスト部形成層の前記開口部の内部に形成され、前記電極パッドと電気的に接続されたポスト部とが設けられ、前記ポスト部上および前記電極パッド上の少なくとも一方には外部接続端子が設けられ、前記回路基板の前記電極パッドと前記半導体パッケージの前記電極パッドとが、前記回路基板と前記半導体パッケージとの間の距離を調整する前記ポスト部および前記外部接続端子を介して電気的に接続されていることを特徴とするものである。
また本願発明の上述した基板の製造方法は、他の半導体パッケージと電気的に接続するための電極パッドを基板本体の前記半導体パッケージとの接続面側に形成する工程と、前記基板本体の接続面に、前記電極パッドを露出させるための開口部を有する絶縁層を形成する工程と、前記絶縁層上に、前記電極パッドを露出させるための開口部を有するポスト部形成層を形成する工程と、前記ポスト部形成層の前記開口部の内部に、前記電極パッドと電気的に接続するようにしてポスト部を形成する工程とを有することを特徴とするものである。
また本願発明の半導体パッケージの製造方法は、他の基板または他の半導体パッケージと電気的に接続される半導体パッケージの製造方法であって、基板の一方の面に半導体チップを実装する工程と、前記基板に実装された前記半導体チップを封止部材によって封止する工程と、前記基板の前記他の基板または前記他の半導体パッケージとの接続面側に電極パッドを形成する工程と、前記基板の接続面側に、前記電極パッドを露出させるための開口部を有する絶縁層を形成する工程と、前記他の基板または前記他の半導体パッケージとの接続面側の前記絶縁層上に、前記電極パッドを露出させるための開口部を有するポスト部形成層を形成する工程と、前記ポスト部形成層の前記開口部の内部に、前記電極パッドと電気的に接続するようにしてポスト部を形成する工程とを有することを特徴とするものである。
また本願発明の半導体装置の製造方法は、上述した基板（回路基板）および半導体パッケージの接続面側の前記絶縁層上の少なくとも一方に、前記電極パッドを露出させるための開口部を有するポスト部形成層を形成し、該ポスト部形成層の前記開口部の内部に、前記電極パッドと電気的に接続するようにしてポスト部を形成する工程と、前記ポスト部上および前記電極パッド上の少なくとも一方に外部接続端子を形成する工程と、前記回路基板の前記電極パッドと前記半導体パッケージの前記電極パッドとを、前記回路基板と前記半導体パッケージとの間の距離を調整する前記ポスト部および前記外部接続端子を介してリフロー処理により電気的に接続する工程とを有することを特徴とするものである。
本発明の半導体装置では、ポスト部形成層およびポスト部は、回路基板の接続面側に形成しても良いし、半導体パッケージの接続面側に形成しても良いし、回路基板と半導体パッケージの両方の接続面側に形成しても良い。また、回路基板に代えて別の半導体パッケージを上述した半導体パッケージ上に積層して半導体装置を構成しても良い。
本発明では外部接続端子は、半導体パッケージおよび／または回路基板の接続面側に形成されたポスト部の先端部に設けられるため、ポスト部の高さ分だけ嵩上げされた位置に設けられる。この外部接続端子の嵩上げにより、外部接続端子が形成された半導体パッケージとこれが積層される回路基板との間の距離は、外部接続端子の高さとポスト部の高さの両方によって規定されることになり、外部接続端子単体の場合と比べてポスト部の厚み分だけ距離を確保できる。すなわち、本発明においてポスト部は、回路基板と半導体パッケージとの間の距離を調節する部材として機能する。そのため、電極の狭ピッチ化に伴って外部接続端子の外径が一定の外径に制限されたとしても、回路基板と半導体パッケージとの間の距離を調節するポスト部を用いることで、狭ピッチに対応した外部接続端子の外径を維持した状態で、封止部材と接触しないような半導体パッケージ間の距離を確保できる。
本発明によれば、回路基板と半導体パッケージとの間の距離を調節するポスト部を回路基板および／または半導体パッケージの接続面側に設けることで、半導体パッケージの外部接続端子（電極）の狭ピッチ化や半導体パッケージの小型化の要求に対応した半導体装置を提供できる。
［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して説明する。
（半導体装置の構成）
図１は、本発明の一実施形態に係る半導体装置１００の構成を示す断面図である。
半導体装置１００は、図１に示すように、回路基板（基板）１０が半導体パッケージ３０上に積層された３次元構造（ＰＯＰ構造）である。なお、本例では、回路基板１０の下面と半導体パッケージ３０の上面の対向する面を接続面側とする。
まず、回路基板１０の構成について説明する。図２は、回路基板１０の構成を示す断面図である。
回路基板１０は、図２に示すように、基板本体１２と、この基板本体１２上面に形成された回路や配線を封止する封止部材２０と、基板本体１２下面の周縁部に形成された電極パッド１４と、基板本体１２上に形成されたソルダーレジスト層（絶縁層）１６と、ソルダーレジスト層１６上に形成されたポスト部形成層２６と、ソルダーレジスト層１６およびポスト部形成層２６に形成されたポスト部２８と、ポスト部２８に電気的に接続されたはんだボール１８とを有する。
基板本体１２はポリイミド樹脂などの樹脂材料からなり、矩形状をなす基板本体１２の少なくとも一方の面や内部に図示しない回路や配線が形成されている。
封止部材２０は、基板本体１２上面に形成された回路や配線等を熱や衝撃から保護するためのものであり、本例では、基板本体１２上面に形成された回路等の全面が封止部材２０によって封止（モールド）されている。封止部材２０の材料として、例えばエポキシ等の樹脂材料などが用いられる。
電極パッド１４は、アルミニウムや銅等の導電材料からなり、基板本体１２下面の周縁部に配列形成されている。本例では、電極パッド１４は、基板本体１２上面の周縁部まで引き回された配線と図示しないコンタクトホールを介して電気的に接続されている。
ソルダーレジスト層１６は、基板本体１２下面に成膜形成されている。このソルダーレジスト層１６は、後述するはんだ付けの際に必要な箇所以外にはんだを付着させないためのマスクであり、本例では、電極パッド１４と対向したソルダーレジスト層１６の位置に開口部６０が形成され、開口部６０を電極パッド１４上に位置させることではんだ付けが必要な電極表面を露出させている。
ポスト部形成層２６は、ソルダーレジスト層１６に形成された開口部６０と略同一径をなす開口部６２を有し、この開口部６２がソルダーレジスト層１６の開口部６０と平面視で重なるようにソルダーレジスト層１６上に成膜形成されている。ポスト部形成層２６は、耐熱性に優れた樹脂材料からなり、上述したソルダーレジスト層１６で用いられる材料と同一材料で構成される。なお、ソルダーレジストと同様の物理的特性や信頼性を有するものであれば他の材料を用いても良い。このように、開口部６０と開口部６２とで連通した開口穴が形成され、この開口穴は後述するポスト部２８を形成するための成型部として機能する。そのため、ポスト部形成層２６の膜厚を調節することで、これに応じてポスト部２８の高さも調節することができる。膜厚の調整は、複数の層を積層することによって膜厚を厚くすることで行っても良い。
ポスト部２８は、ソルダーレジスト層１６の開口部６０およびポスト部形成層２６の開口部６２の内部に導電材料が充填されることで形成される。ポスト部２８の基端部は電極パッド１４と電気的に接続されている。本例では、ポスト部２８をスクリーン印刷法により形成するためポスト部２８の材料としてクリームはんだを用いているが、ポスト部を電解めっき法や無電解めっき法により形成する場合には銅、金などの導電材料を用いても良い。
はんだボール１８は、半導体パッケージ３０と電気的に接続するための突起（球）状をなす外部接続端子（電極）として機能し、ポスト部２８の先端部にリフローにより融着されている。外部接続端子の材料としてはんだを用いたが、その他に鉛フリーはんだ等の導電材料を用いても良い。
次に、半導体パッケージ３０の構成について説明する。なお、回路基板１０と共通する構成については説明を省略する。図３は、ＢＧＡ(Ball Grid Array)の半導体パッケージ３０の構成を示す断面図である。
半導体パッケージ３０は、図３に示すように、半導体チップ４２がマウントされた基板３２と、基板３２上の半導体チップ４２を封止する封止部材４６と、基板３２の上面および下面に形成された電極パッド３４，３５と、基板３２の上面および下面に形成されたソルダーレジスト層３６と、基板３２下面の電極パッド３４と電気的に接続されたはんだボール４０とを有する。
基板３２は、ポリイミド樹脂などの樹脂材料からなり、回路基板１０の基板本体１２と略同一の外径からなる基板であって、この基板３２の上面および下面のそれぞれには電極パッド３４，３５が配列形成されている。基板３２上面では、半導体チップ４２と電気的に接続するための電極パッド３５が半導体チップ４２の外周部に形成され、さらにその外周部には回路基板１０のはんだボール１８と電気的に接続するための電極パッド３４が形成されている。これらの電極パッド３４，３５同士は、図示しない引き回し配線を介して互いに接続されている。基板３２下面にも、複数の電極パッド３４が形成されており、基板３２上面に形成された電極パッド３４と例えば図示しないコンタクトホールを介して電気的に接続されている。
半導体チップ４２は、例えば複数の集積回路が配置されて構成されたものであり、基板３２上面の略中央部に接着層５０を介してマウントされる。接着層５０としては、樹脂やエネルギー硬化性（熱硬化性又は紫外線硬化性など）のものが好適に用いられる。半導体チップ４２は、フェースアップで基板３２上にマウントされ、半導体チップ４２の周縁部に形成された電極パッド（図示省略）と基板３２上面の電極パッド３５とがワイヤー４４を介して電気的に接続されている（ワイヤーボンディング）。半導体チップ４２は、フェースダウンで基板３２上にマウントして良い。この場合には、半導体チップ４２の下面に複数のバンプを形成し、この複数のバンプと基板３２上に形成された電極パッドとを異方性導電材料等からなる接着層５０を介して電気的に接続することが好ましい。
封止部材４６は、基板３２上にマウントされた半導体チップ４２、ワイヤー４４および電極パッド３５の全面を覆うようにして基板３２上面に扁平状に樹脂（モールド）形成されている。
ソルダーレジスト層３６は、基板３２の上面および下面のそれぞれに成膜形成されている。ソルダーレジスト層３６には、電極パッド３４と対向した位置に開口部７４が形成され、開口部７４を電極パッド３４上に位置させることではんだ付けが必要な電極パッド３４表面を露出させている。
はんだボール４０は、基板３２の下面に形成された電極パッド３４のそれぞれにリフローにより融着されている。
このようにして、図１に示すように、回路基板１０のはんだボール１８が半導体パッケージ３０の電極パッド３４上に積層され、これらがリフローにより電気的に接続されることで半導体装置１００が構成されている。
ここで、回路基板１０に形成するポスト部形成層２６（ポスト部２８）の高さの設定方法の一例について説明する。図４は、図１に示す半導体装置１００のリフロー前の半導体パッケージ３０上に回路基板１０を積層した状態を示す。
回路基板１０のポスト部形成層２６の高さをＨ１、半導体パッケージ３０の封止部材４６の高さをＨ２、回路基板１０および半導体パッケージ３０のリフロー時の回路基板１０および半導体パッケージ３０の沈み込み量および／または反り量をＨ３、リフロー前の回路基板１０のはんだボール１８の高さをＨ４としたとき、回路基板１０のポスト部形成層２６の高さＨ１は、Ｈ１≧（Ｈ２＋Ｈ３−Ｈ４）の条件を満たす値に設定する。
上記算出式では、リフロー時の加熱による回路基板１０および半導体パッケージ３０の沈み込み量および／または反り量Ｈ３を考慮したマージンが確保されており、沈み込み量／反り量としては例えば０．１ｍｍである。封止部材４６の高さは、基板３２の上面から封止部材４６の上面までの距離である。なお、本例では、基板３２の上面に形成される電極パッド３４の厚みは便宜上考慮していない。そのため、最終的に得られたポスト部形成層２６の高さＨ１に対して半導体パッケージ３０の電極パッド３４の厚みを引くことで、より正確なポスト部形成層２６の高さＨ１を算出できる。
このように、ポスト部形成層２６の高さを上記式（１）から算出される高さＨ１以上に設定することで、電極の狭ピッチ化を図りつつ、回路基板１０が半導体パッケージ３０の封止部材４６に接触しないような距離を確保できる。
（半導体装置の製造方法）
次に、上述した半導体装置１００の製造方法について説明する。本例では、回路基板１
０の製造方法について説明し、半導体パッケージ３０の製造方法は公知であるため説明を
省略する。
図５〜図１３は、回路基板１０の製造工程を示す断面図である。
図５に示すように、ポリイミド樹脂からなる矩形状の基板本体１２を用意し、この基板本体１２上面の周縁部にめっき法やスパッタ法により複数の電極パッド１４形成する。次に、露光、現像処理により、電極パッド１４表面を露出させるような開口部６０を有するソルダーレジスト層１６を電極パッド１４が形成された基板本体１２上面に形成する。そして、その反対側の基板本体１２下面に封止部材２０を樹脂形成し、基板本体１２に形成された回路や配線を封止部材２０によって封止する。樹脂形成は、基板本体１２に電極パッド１４を形成する前に行っても良い。
次に、図６に示すように、電極パッド１４およびソルダーレジスト層１６を含む基板本体１２上面にさらにポスト部形成層２６を成膜する。
次に、図７に示すように、電極パッド１４の周縁部に対応した位置のみが開口されたソルダーマスク２４を介して、ポスト部形成層２６に露光光を照射する。そして、現像処理を行い、図８（ａ）に示すように、ポスト部形成層２６に開口部６２を形成する。このとき、１層目のポスト部形成層２６の膜厚が上記式によって算出した膜厚以上得られない場合には、さらにポスト部形成層２６を積層する。このようにして、ポスト部形成層２６を複数層成膜することで、所望の膜厚を有するポスト部形成層２６を得る。本例では、成膜工程を２回行い、２層のポスト部形成層２６をソルダーレジスト層１６上に積層する。そして、図８（ａ）に示すように、積層した２層目のポスト部形成層２６を露光、現像処理をすることで、ポスト部形成層２６に開口部６２を形成し、電極パッド１４表面を露出させる。
ここで、複数のポスト部形成層２６を積層する場合、露光時に各層ごとに設置するソルダーマスク２４の設置（貼り合わせ）ずれにより、現像パターンのずれ（略±５０μｍ程度）が生じてしまう場合がある。これにより、例えば、図８（ｂ）に示すように、開口部６２の孔壁面に段差が生じる。そのため、ソルダーマスク２４に形成する開口部径を最終開口サイズＳ２に対して予め１００μｍ小さく（狙い値開口サイズＳ１）設定している。１００μｍ小さく設定しておけば、±５０μｍずれたとしても最終開口サイズＳ２の外径よりも露光、現像により形成される開口部６２の径がはみ出す（大きくなる）ことがないためである。
次に、図９（ａ）および図９（ｂ）に示すように、各ポスト部形成層２６の最終開口サイズＳ２から内側にはみ出した断差部分をレーザー光により焼き切る。これにより、孔壁面の段差が平坦化され、設計に基づいたマスクパターンからなるポスト部形成層２６が形成される。
次に、図１０に示すように、スクリーン印刷法によりクリームはんだ２８ａを開口部６０，６２の内部に充填する。まず、ポスト部形成層２６の開口部６２に対向した位置のみが開口されたスクリーン８２をポスト部形成層２６上に配置する。そして、クリームはんだ２８ａをスクリーン８２上に印刷して、ポスト部形成層２６の開口部６２の内部にクリームはんだ２８ａを充填する。スクリーン印刷は、ポスト部形成層２６の開口部６２の内部頂面まで満たされるまで複数回行う。
スクリーン８２は、ポスト部形成層２６およびソルダーレジスト層１６に形成された開口部６０，６２の孔の高さと略同じ厚みを有するものを用いる。これは、一般的なはんだボール１８とクリームはんだ２８ａのリフロー時の体積比である「はんだ：フラックス＝１：１」を考慮したためであり、これにより、はんだボール１８とクリームはんだ２８ａとの接続を確保しつつ、開口部６０，６２の内部にクリームはんだ２８ａを充分に充填できる。
なお、上述したスクリーン印刷法の他にも、電解、無電解めっき法により、開口部６０および開口部６２の内部にポスト部２８を構成する銅などの導電材料を析出させることも好ましい。
次に、図１１に示すように、スクリーン８２を基板本体１２のポスト部形成層２６から取り外す。これにより、クリームはんだ２８ａがポスト部形成層２６上面からレジスト層１６，２６の厚み分だけ突出した状態となる。
次に、図１２に示すように、ポスト部形成層２６上面から突出したクリームはんだ２８ａ上にはんだボール１８をマウントする。そして、図１３に示すように、はんだボール１８およびクリームはんだ２８ａをリフロー処理することで、はんだボール１８をクリームはんだ２８ａと融着させる。ポスト部形成層２６の開口部６２およびソルダーレジスト層１６の開口部６０のそれぞれの内部に充填されたクリームはんだ２８ａは、はんだボール１８を嵩上げるためのポスト部２８を構成する。
最後に、図１に戻り、公知の方法により形成された半導体パッケージ３０と、上述した方法により形成された回路基板１０とを対向配置して、貼り合わせた後、リフローにより回路基板１０と半導体パッケージ３０とを電気的に接続する。このような方法により、ポスト部２８によって回路基板１０と半導体パッケージ３０との間の距離が調整された半導体装置１００を製造する。
（半導体装置の製造方法の変形例）
次に、上述した回路基板１０の製造方法の変形例について説明する。なお、上述した図１０からのスクリーン印刷工程以降は第１の実施の形態の製造方法と同一であるため、説明を省略する。
図１４〜図１９は、第１の実施の形態に係る回路基板１０の製造工程の変形例を示す断面図である。
図１４に示すように、ポリイミド樹脂からなる矩形状の基板本体１２を用意し、この基板本体１２上面の周縁部にめっき法やスパッタ法により複数の電極パッド１４を形成する。次に、露光、現像処理により、電極パッド１４表面を露出させるような開口部６０を有するソルダーレジスト層１６を基板本体１２上面に形成する。
次に、図１５に示すように、電極パッド１４およびソルダーレジスト層１６を含む基板本体１２上面にさらにポスト部形成層２６を成膜する。
次に、図１６に示すように、電極パッド１４と対向する部分以外が開口されたソルダーマスク２４を用いて、露光光をポスト部形成層２６に照射して、露光、現像処理する。本例では、さらに２層目のポスト部形成層２６を積層して、露光、現像処理を行い、図１７に示すように、ポスト部形成層２６に開口部６２を形成し、電極パッド１４表面を露出させる。
次に、図１８に示すように、最終開口サイズＳ２（図９（ｂ）参照）よりも各ポスト部形成層２６の内側にはみ出した部分をレーザーにより焼き切る。これにより、孔壁面の段差部が平坦化された開口部６２が形成される。
次に、図１９に示すように、基板本体１２下面に封止部材２０を樹脂形成し、基板本体１２に形成された回路や配線を封止部材２０によって封止する。
そして、上述した図１０〜図１３の工程を実施することで、回路基板１０を製造する。
本実施の形態では、回路基板１０のはんだボール１８は、ポスト部２８の先端部に形成されるため、ポスト部２８の高さ分だけ嵩上げされた位置に設けられ、この状態で回路基板１０および半導体パッケージ３０が貼り合わされる。そのため、回路基板１０および半導体パッケージ３０間の距離は、はんだボール１８およびポスト部２８の高さの両方によって規定される。従って、ポスト部２８の高さを調節することで、回路基板１０および半導体パッケージ３０間の距離も調節できる。
これにより、電極の狭ピッチ化に伴ってはんだボール１８が一定の外径に制限されたとしても（はんだボール１８の高さが低くなったとしても）、半導体パッケージ３０の封止部材４６が回路基板１０と接触しないような高さを有する嵩上げ用のポスト部２８を設けることで、狭ピッチに対応したはんだボール１８の外径を維持した半導体装置１００を提供できる。
さらには、電極の狭ピッチに対応したはんだボールの外径を維持した状態で、回路基板１０および半導体パッケージ３０間の必要な距離（スタンドオフ）も確保できるため、基板本体１２や基板３２サイズを拡大することもなく、半導体装置１００の高実装、高密度化を図った場合でも、小型化を確保できる。
また、例えば、所定の厚みを有する中間基板を回路基板１０と半導体パッケージ３０との間に挿入しなくても、回路基板１０と半導体パッケージ３０間の距離を調整することができる。そのため、中間基板の製造コストの削減、半導体装置の組み立て工程の削減、長期信頼性の確保が可能になる。
また、リフロー時の回路基板１０および半導体パッケージ３０の基板本体１２や基板３２等の沈み込み量や反り量を考慮してポスト部２８の高さを算出するため、リフロー時に半導体パッケージ３０の封止部材４６が回路基板１０に接触することもなく、安定したはんだ付けが行える。
さらに、本実施の形態では、先に、はんだボール１８，１８（端子）間のピッチによってはんだボール１８の外径が確定しても、上記式から算出した高さを有するポスト部形成層２６（ポスト部２８）を用いることで、はんだボール１８の外径に依存することなく、回路基板１０および半導体パッケージ３０の封止部材４６の高さを調節（広く）できる。逆に、封止部材４６の高さが先に決定していても、ポスト部２８を設けることで、封止部材４６の高さに依存することなく端子間のピッチを選択できる。これにより、設計の幅が広がる。
［第２の実施の形態］
以下、本発明の実施形態につき、図面を参照して説明する。本実施の形態は、半導体パッケージ３０側にポスト部７０が形成されている点において上述した第１の実施の形態と異なる。なお、その他の半導体装置１００の構成は、上述した第１の実施の形態と同一であるため、共通の構成要素には同一の符号を付し、詳細な説明は省略する。
図２０は、本発明の他の一実施形態に係る半導体装置の構成を示す断面図である。図２１は、回路基板１０の構成を示す断面図である。図２２は、半導体パッケージ３０の構成を示す断面図である。
（半導体装置の構成）
まず、回路基板１０の構成について説明する。
回路基板１０は、図２０および図２１に示すように、基板本体１２と、この基板本体１２上面に形成された回路や配線を封止する封止部材２０と、基板本体１２の周縁部に形成された電極パッド１４と、基板本体１２上に電極パッド１４を露出させるように形成されたソルダーレジスト層１６と、ソルダーレジスト層１６を介して電極パッド１４に電気的に接続されたはんだボール１８とを有する。
次に、半導体パッケージ３０の構成について説明する。
半導体パッケージ３０は、図２０および図２２に示すように、半導体チップ４２がマウントされた基板３２と、半導体チップ４２を封止する封止部材４６と、基板３２の上面および下面に形成された電極パッド３４，３５と、電極パッド３４，３５を露出させるようにして基板３２に形成されたソルダーレジスト層３６と、ソルダーレジスト層３６上に形成されたポスト部形成層３８と、ソルダーレジスト層３６およびポスト形成部３８に形成されたポスト部７０と、基板３２下面の電極パッド３４と電気的に接続されたはんだボール４０とを有する。
ポスト部形成層３８は、図２２に示すように、ソルダーレジスト層３６に形成された開口部７４と略同一径をなす開口部７６を有し、この開口部７６がソルダーレジスト層３６の開口部７４と平面視で重なるようにソルダーレジスト層３６上に成膜形成されている。これにより、開口部７４と開口部７６とで連通した開口穴が形成され、この開口穴は後述するポスト部７０を形成するための成型部として機能する。
ポスト部７０は、ソルダーレジスト層３６の開口部７４およびポスト部形成層３８の開口部７６の内部に導電材料が充填されることで形成され、回路基板１０および半導体パッケージ３０間の距離を調節する部材または回路基板１０のはんだボール４０を嵩上げするための部材として機能する。
はんだボール４０は、外部接続端子として機能し、基板３２の下面に形成された電極パッド３４とはんだリフローにより融着されている。
このようにして構成された回路基板１０のはんだボール１８が半導体パッケージ３０のポスト部７０上に積層され、これらがリフローにより電気的に接続されることで、本実施の形態の半導体装置１００が構成される。
ここで、半導体パッケージ３０に形成するポスト部形成層３８（ポスト部７０）の高さの設定方法の一例について説明する。図２３は、図２０に示す半導体装置１００のリフロー前の半導体パッケージ３０上に回路基板１０を積層した状態を示す。
半導体パッケージ３０のポスト部形成層３８の高さをＨ５、半導体パッケージ３０の封止部材４６の高さをＨ２、リフロー時の回路基板１０および半導体パッケージ３０の沈み込み量および／または反り量をＨ３、リフロー前の回路基板１０のはんだボール１８の高さをＨ４としたとき、半導体パッケージ３０のポスト部形成層３８の高さＨ５は、Ｈ５≧（Ｈ２＋Ｈ３−Ｈ４）の条件を満たすように設定する。
このように、ポスト部形成層３８の高さを上記式から算出される高さＨ５以上に設定することで、電極の狭ピッチ化を図りつつ、回路基板１０が半導体パッケージ３０の封止部材４６に接触しないような距離を確保できる。
（半導体装置の製造方法）
次に、上述した半導体装置１００の製造方法について説明する。
本例では、半導体パッケージ３０の製造方法について説明し、回路基板１０の製造方法
は上述した第１の実施の形態と略同一であるため説明を省略する。
図２４〜図３２は、半導体パッケージ３０の製造工程を示す断面図である。
図２４に示すように、ポリイミド樹脂からなる矩形状の基板３２を用意し、この基板３２の両面にめっき法やスパッタ法により複数の電極パッド３４，３５を形成する。次に、露光、現像処理により、電極パッド３４表面を露出させるような開口部７４を有するソルダーレジスト層３６を基板３２の下面に形成する。
次に、図２５に示すように、電極パッド３４，３５を含む基板３２上面に、ソルダーレジスト層３６およびポスト部形成層３８を成膜する。
次に、図２６に示すように、電極パッド３４と対向する部分以外が開口されたソルダーマスク８０を用いて、ソルダーレジスト層３６およびポスト部形成層３８に露光光を照射する。
次に、図２７に示すように、ソルダーレジスト層３６およびポスト部形成層３８を露光処理した後、現像処理を行い、ソルダーレジスト層３６に開口部７４、ポスト部形成層３８に開口部７６を形成し、電極パッド３４表面を露出させる。本例では、ソルダーレジスト層３６の開口部７４と、ポスト部形成層３８の開口部７６とを一括露光、現像処理により形成したが、上述した第１の実施の形態のように別々の工程により形成しても良い。
次に、図２８に示すように、最終開口サイズＳ２（図９（ｂ）参照）よりも各ポスト部形成層３８の内側にはみ出した部分をレーザーにより焼き切る。これにより、孔壁面の段差が平坦化され、設計（最終開口サイズＳ２（図９（ｂ）参照））に基づいたマスクパターンからなるポスト部形成層３８が形成される。
次に、図２９に示すように、スクリーン印刷法によりクリームはんだ７０ａをスクリーン８２上に印刷する。スクリーン８２は、ポスト部形成層３８に形成された開口部７６に対向した位置のみが開口されており、このスクリーン８２の開口した部分からクリームはんだ７０ａが開口部７４，７６の内部に充填される。
次に、図３０に示すように、スクリーン８２を基板３２のポスト部形成層３８から取り外す。このとき、クリームはんだ７０ａがポスト部形成層３８上面よりも突出した状態となる。この突出したクリームはんだ７０ａを、図３１に示すように、リフローにより溶解して開口部７４，７６の内部に確実に充填させる。開口部７４，７６の内部に充填されたクリームはんだ７０ａは、上述したポスト部７０を構成する。
次に、図３２に示すように、基板３２上面の略中央部に半導体チップ４２をマウントし、ワイヤーボンディングにより半導体チップ４２の周縁部に形成された電極パッド（図示省略）と基板３２上面の電極パッド３５とをワイヤー４４を介して電気的に接続する。そして、半導体チップ４２およびワイヤー４４の全面を封止部材４６によって封止すると共に、基板３２の下面に形成された電極パッド３４にはんだボール４０をリフローにより融着する。このような工程により、半導体パッケージ３０を得る。
なお、ソルダーレジスト層３６およびポスト部形成層３８と基板３２とによって形成される断差部Ｄ（図３１参照）は、フェースダウンボンディングにより半導体チップ４２をマウントする場合には、半導体チップ４２と基板３２との間に挿入するアンダーフィルや液体樹脂のモールドダム（堰き止め部）として使用することができる。
本実施の形態では、半導体パッケージ３０側に形成されたポスト部７０の高さを調節することによって、回路基板１０と半導体パッケージ３０との間隔も同時に調節できる。これにより、上述した第１の実施の形態と同様の作用効果を奏することができる。
（半導体パッケージ３０の製造方法の変形例）
次に、上述した半導体パッケージ３０の製造方法の変形例について説明する。なお、上述した図２８までのポスト部形成層３８のレーザー焼き切り工程までは、上記製造方法と同一工程であるため説明を省略する。
図３３〜図３７は、第２の実施の形態に係る半導体パッケージ３０の製造工程の変形例を示す断面図である。
まず、図３３に示すように、電極パッド３４，３５、ソルダーレジスト層３６およびポスト部形成層３８が形成された基板３２上面の略中央部に半導体チップ４２をマウントし、ワイヤーボンディングにより半導体チップ４２に形成された電極パッドと基板３２の電極パッド３５とをワイヤー４４を介して電気的に接続する。そして、半導体チップ４２およびワイヤー４４の全面を封止部材４６によって封止する。
次に、図３４に示すように、スクリーン印刷法によりクリームはんだ７０ａを開口部７４，７６の内部に充填する。まず、ポスト部形成層３８の開口部７６に対向した位置のみが開口されたスクリーン８２をポスト部形成層３８上に配置する。そして、クリームはんだ７０ａをスクリーン８２上に印刷して、ポスト部形成層３８の開口部７６の内部にクリームはんだ７０ａを充填する。
次に、図３５に示すように、スクリーン８２を基板３２のポスト部形成層３８から取り外す。このとき、クリームはんだ７０ａがポスト部形成層３８上面よりも突出した状態となる。この突出したクリームはんだ７０ａを、図３６に示すように、リフローにより溶解して開口部７４，７６の内部に確実に充填させる。開口部７４，７６の内部に充填されたクリームはんだ７０ａは、上述したポスト部７０を構成する。
次に、図３７に示すように、基板３２の下面に形成された電極パッド３４にはんだボール４０をリフローにより融着する。このような工程によっても、上述した半導体パッケージ３０と同一構造の半導体パッケージ３０が得られる。
［第３の実施の形態］
以下、本発明の実施形態につき、図面を参照して説明する。本実施の形態は、回路基板１０および半導体パッケージ３０の両方のそれぞれにポスト部２８，７０が形成されている点において上述した第１および第２の実施の形態と異なる。なお、その他の半導体装置１００の構成は、上述した第１および第２の実施の形態と同一であるため、共通の構成要素には同一の符号を付し、詳細な説明は省略する。
図３８は、本発明の他の一実施形態に係る半導体装置の構成を示す断面図である。図３９は、回路基板１０の構成を示す断面図である。図４０は、半導体パッケージ３０の構成を示す断面図である。
図３８および図３９に示すように、回路基板１０の基板本体１２下面のソルダーレジスト層１６上には開口部６２を有するポスト部形成層２６が成膜形成されている。開口部６０，６２の連通した開口穴には、クリームはんだからなるポスト部２８が形成され、その先端部にははんだボール１８が電気的に接続されている。
一方、半導体パッケージ３０の基板３２上面のソルダーレジスト層３６上には、図３８および図４０に示すように、開口部７６を有するポスト部形成層３８が成膜形成されている。開口部７４，７６の連通した開口穴には、クリームはんだからなるポスト部７０が形成されている。
半導体パッケージ３０の基板３２上面には、半導体チップ４２ａが接着層５０ａを介してマウントされ、さらにその半導体チップ４２ａ上には接着層５０ｂを介して他の半導体チップ４２ｂがマウントされている。これらの半導体チップ４２ａ，４２ｂのそれぞれは、フェースアップでワイヤーボンディングにより基板３２上にマウントされ、半導体チップ４２ａ，４２ｂおよびワイヤー４４ａ，４４ｂの全面が封止部材４６によって封止されている。
ここで、回路基板１０のポスト部形成層２６（ポスト部２８）および半導体パッケージ３０のポスト部形成層３８（ポスト部７０）の高さの設定方法の一例について説明する。図４１は、リフロー前の半導体パッケージ３０上に回路基板１０を積層した状態を示す。
回路基板１０のポスト部形成層２６の高さをＨ１、半導体パッケージ３０のポスト部形成層３８の高さをＨ５、半導体パッケージ３０の封止部材４６の高さをＨ２、リフロー時の回路基板１０および半導体パッケージ３０の沈み込み量および／または反り量をＨ３、リフロー前の回路基板１０のはんだボール１８の高さをＨ４としたとき、回路基板１０のポスト部形成層２６の高さＨ１および半導体パッケージ３０のポスト部形成層３８の高さＨ５は、Ｈ１＋Ｈ５≧（Ｈ２＋Ｈ３−Ｈ４）の条件を満たすように設定する。各ポスト部形成層２６，３８のそれぞれの高さは、合計された（Ｈ１＋Ｈ５）を半分に分割した値（（Ｈ１＋Ｈ５）／２）でも良いし、（Ｈ１＋Ｈ５）を所定の比率で分割した値でも良い。
このように、ポスト部形成層２６，３８の高さを上記式から算出される高さＨ１，Ｈ５以上に設定することで、電極の狭ピッチ化を図りつつ、回路基板１０が半導体パッケージ３０の封止部材４６に接触しないような一定の距離を確保できる。
本実施の形態では、上述した第１の実施の形態と同様の作用効果を奏することができる。また、本実施の形態では、半導体パッケージ３０の基板３２上に複数の半導体チップ４２ａ，４２ｂが積層されており、これらを封止する封止部材４６の高さが増加する。しかし、回路基板１０および半導体パッケージ３０の両方にポスト部２８，７０を設ける（高さを調節する）ため、半導体パッケージ３０のはんだボール１８の外径を大きくして回路基板１０および半導体パッケージ３０間の距離（高さ）を確保することなく、半導体パッケージ３０上に積層した半導体チップ４２ａ，４２ｂを封止する封止部材４６が回路基板１０に接触しないような充分な距離を確保することができる。これにより、複数の半導体チップ４２ａ，４２ｂ・・・を実装（高実装化）することができ、半導体装置１００の高（多）機能化および小型化に対応した半導体装置１００を提供できる。
なお、本発明の技術範囲は、上述した実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において、上述した実施形態に種々の変更を加えたものを含む。
例えば、上述した実施の形態では、半導体装置１００を回路基板１０と半導体パッケージ３０とを積層することで構成したが、回路基板１０に代えて公知の半導体パッケージを上述した半導体パッケージ３０上に積層しても良いし、上述したポスト部７０が設けられた半導体パッケージ３０を積層することで半導体装置１００を構成しても良い。
また、半導体パッケージ３０の基板３２の下面側の電極パッド３４上にはんだボール４０を形成したが、さらに基板３２の上面（接続面）側の電極パッド３４上にはんだボールを形成し、このはんだボールと回路基板１０のはんだボール１８と電気的に接続しても良い。半導体パッケージ３０の接続面側にはんだボールを形成した場合には、回路基板１０の接続面側にはんだボール１８を形成せずに、回路基板１０の電極パッド１４と半導体パッケージ３０のはんだボールとを電気的に接続しても良い。
本発明の一実施形態に係る半導体装置の構成を示す断面図である。 回路基板の構成を示す断面図である。 半導体パッケージの構成を示す断面図である。 回路基板および半導体パッケージの接続部の構成を示す拡大断面図である。 回路基板の製造工程を示す断面図である（その１）。 回路基板の製造工程を示す断面図である（その２）。 回路基板の製造工程を示す断面図である（その３）。 回路基板の製造工程を示す断面図である（その４）。 回路基板の製造工程を示す断面図である（その５）。 回路基板の製造工程を示す断面図である（その６）。 回路基板の製造工程を示す断面図である（その７）。 回路基板の製造工程を示す断面図である（その８）。 回路基板の製造工程を示す断面図である（その９）。 本実施の形態に係る回路基板の製造工程の変形例を示す断面図である（その１）。 回路基板の製造工程を示す断面図である（その２）。 回路基板の製造工程を示す断面図である（その３）。 回路基板の製造工程を示す断面図である（その４）。 回路基板の製造工程を示す断面図である（その５）。 回路基板の製造工程を示す断面図である（その６）。 本発明の他の一実施形態に係る半導体装置の構成を示す断面図である。 回路基板の構成を示す断面図である。 半導体パッケージの構成を示す断面図である。 回路基板および半導体パッケージの接続部の構成を示す拡大断面図である。 半導体パッケージの製造工程を示す断面図である（その１）。 半導体パッケージの製造工程を示す断面図である（その２）。 半導体パッケージの製造工程を示す断面図である（その３）。 半導体パッケージの製造工程を示す断面図である（その４）。 半導体パッケージの製造工程を示す断面図である（その５）。 半導体パッケージの製造工程を示す断面図である（その６）。 半導体パッケージの製造工程を示す断面図である（その７）。 半導体パッケージの製造工程を示す断面図である（その８）。 半導体パッケージの製造工程を示す断面図である（その９）。 本実施の形態の変形例に係る半導体パッケージの製造工程の変形例を示す断面図である（その１）。 半導体パッケージの製造工程を示す断面図である（その２）。 半導体パッケージの製造工程を示す断面図である（その３）。 半導体パッケージの製造工程を示す断面図である（その４）。 半導体パッケージの製造工程を示す断面図である（その５）。 本発明の他の一実施形態に係る半導体装置の構成を示す断面図である。 回路基板の構成を示す断面図である。 半導体パッケージの構成を示す断面図である。 回路基板および半導体パッケージの接続部の構成を示す拡大断面図である。 従来の半導体装置の構成を示す断面図である（その１）。 従来の半導体装置の構成を示す断面図である（その２）。
符号の説明
１０…回路基板（第１の半導体パッケージ）、 １２…基板本体、 １４…電極パッド、 １６…ソルダーレジスト層、 １８…はんだボール、 ２０…封止部材、 ２４…ソルダーマスク、 ２６…ポスト部形成層、 ２８…ポスト部、 ３０…半導体パッケージ、 ３２…基板、 ３４，３５…電極パッド、 ３６…ソルダーレジスト層、 ３８…ポスト部形成層、 ４０…はんだボール、 ４２…半導体チップ、 ４６…封止部材、 ６０，６２，７４，７６…開口部、 １００…半導体装置

Claims (18)

  1. 半導体パッケージと電気的に接続するための電極パッドが前記半導体パッケージとの接続面側に形成された基板本体と、
    前記基板本体の前記接続面側に形成され、前記電極パッドを露出させるための開口部を有する絶縁層と、
    前記絶縁層上に形成され、前記電極パッドを露出させるための開口部を有するポスト部形成層と、
    前記ポスト部形成層の前記開口部の内部に設けられ、前記電極パッドと電気的に接続されたポスト部と
    を備えていることを特徴とする基板。
  2. 前記ポスト部上に外部接続端子が設けられていることを特徴とする請求項１に記載の基板。
  3. 前記ポスト部形成層の厚みを調整することで、前記ポスト部を所定の高さに設定することを特徴とする請求項１に記載の基板。
  4. 他の基板または他の半導体パッケージと電気的に接続される半導体パッケージであって、
    一方の面に半導体チップが実装された基板と、
    前記基板に実装された前記半導体チップを封止する封止部材と、
    前記基板の前記他の基板または前記他の半導体パッケージとの接続面側に形成された電極パッドと、
    前記基板の接続面側に形成され、前記電極パッドを露出させるための開口部を有する絶縁層と、
    前記絶縁層上に形成され、前記電極パッドを露出させるための開口部を有するポスト部形成層と、
    前記ポスト部形成層の前記開口部の内部に設けられ、前記電極パッドと電気的に接続されたポスト部と
    を備えていることを特徴とする半導体パッケージ。
  5. 前記ポスト部と電気的に接続される外部接続端子をさらに有することを特徴とする請求項４に記載の半導体パッケージ。
  6. 前記ポスト部形成層の厚みを調整することで、前記ポスト部を所定の高さに設定する
    ことを特徴とする請求項４に記載の半導体パッケージ。
  7. 回路基板が半導体パッケージ上に積層されてなる半導体装置であって、
    前記回路基板は、
    前記半導体パッケージとの接続面側に電極パッドが形成された基板本体と、
    前記基板本体の接続面側に形成され、前記電極パッドを露出させるための開口部を有する絶縁層とを備え、
    前記半導体パッケージは、
    前記回路基板との接続面側に半導体チップが実装された基板と、
    前記基板に実装された前記半導体チップを封止する封止部材と、
    前記基板の接続面側に形成された電極パッドと、
    前記基板の接続面側に形成され、前記電極パッドを露出させるための開口部を有する絶縁層とを備え、
    前記回路基板および前記半導体パッケージの前記接続面側の前記絶縁層上の少なくとも一方には、
    前記電極パッドを露出させるための開口部を有するポスト部形成層と、
    前記ポスト部形成層の前記開口部の内部に形成され、前記電極パッドと電気的に接続されたポスト部とが設けられ、
    前記ポスト部上および前記電極パッド上の少なくとも一方には外部接続端子が設けられ、
    前記回路基板の前記電極パッドと前記半導体パッケージの前記電極パッドとが、前記回路基板と前記半導体パッケージとの間の距離を調整する前記ポスト部および前記外部接続端子を介して電気的に接続されている
    ことを特徴とする半導体装置。
  8. 前記回路基板の前記ポスト部形成層の高さをＨ１、前記半導体パッケージの前記封止部材の高さをＨ２、前記回路基板および前記半導体パッケージとのリフロー時の前記回路基板および前記半導体パッケージの沈み込み量および／または反り量をＨ３、リフロー前の前記回路基板の前記外部接続端子の高さをＨ４としたとき、
    前記回路基板の前記ポスト部形成層の高さＨ１は、Ｈ１≧（Ｈ２＋Ｈ３−Ｈ４）に設定する
    ことを特徴とする請求項７に記載の半導体装置。
  9. 前記半導体パッケージの前記ポスト部形成層の高さをＨ５、前記半導体パッケージの前記封止部材の高さをＨ２、リフロー時の前記回路基板および前記半導体パッケージの沈み込み量および／または反り量をＨ３、リフロー前の前記回路基板の前記外部接続端子の高さをＨ４としたとき、
    前記半導体パッケージの前記ポスト部形成層の高さＨ５は、Ｈ５≧（Ｈ２＋Ｈ３−Ｈ４）に設定する
    ことを特徴とする請求項７に記載の半導体装置。
  10. 前記回路基板の前記ポスト部形成層の高さをＨ１、前記半導体パッケージの前記ポスト部形成層の高さをＨ５、前記半導体パッケージの前記封止部材の高さをＨ２、リフロー時の前記回路基板および前記半導体パッケージの沈み込み量および／または反り量をＨ３、リフロー前の前記回路基板の前記外部接続端子の高さをＨ４としたとき、
    前記回路基板の前記ポスト部形成層の高さＨ１および前記半導体パッケージの前記ポスト部形成層の高さＨ５は、Ｈ１＋Ｈ５≧（Ｈ２＋Ｈ３−Ｈ４）に設定する
    ことを特徴とする請求項７に記載の半導体装置。
  11. 前記絶縁層はソルダーレジストであり、
    前記ポスト部形成層は、前記絶縁層と同一材料からなる
    ことを特徴とする請求項７に記載の半導体装置。
  12. 他の半導体パッケージと電気的に接続するための電極パッドを基板本体の前記半導体パッケージとの接続面側に形成する工程と、
    前記基板本体の接続面に、前記電極パッドを露出させるための開口部を有する絶縁層を形成する工程と、
    前記絶縁層上に、前記電極パッドを露出させるための開口部を有するポスト部形成層を形成する工程と、
    前記ポスト部形成層の前記開口部の内部に、前記電極パッドと電気的に接続するようにしてポスト部を形成する工程と
    を有することを特徴とする基板の製造方法。
  13. 前記ポスト部形成工程の後に、前記ポスト部と電気的に接続するようにして外部接続端子を形成する工程をさらに有することを特徴とする請求項１２に記載の基板の製造方法。
  14. 前記ポスト部形成層形成工程において、複数の前記ポスト部形成層を積層することで、前記ポスト部の高さを伸張させること
    ことを特徴とする請求項１２に記載の基板の製造方法。
  15. 他の基板または他の半導体パッケージと電気的に接続される半導体パッケージの製造方法であって、
    基板の一方の面に半導体チップを実装する工程と、
    前記基板に実装された前記半導体チップを封止部材によって封止する工程と、
    前記基板の前記他の基板または前記他の半導体パッケージとの接続面側に電極パッドを形成する工程と、
    前記基板の接続面側に、前記電極パッドを露出させるための開口部を有する絶縁層を形成する工程と、
    前記他の基板または前記他の半導体パッケージとの接続面側の前記絶縁層上に、前記電極パッドを露出させるための開口部を有するポスト部形成層を形成する工程と、
    前記ポスト部形成層の前記開口部の内部に、前記電極パッドと電気的に接続するようにしてポスト部を形成する工程と
    を有することを特徴とする半導体パッケージの製造方法。
  16. 前記ポスト部形成工程の後に、前記ポスト部と電気的に接続するようにして外部接続端子を形成する工程をさらに有することを特徴とする請求項１５に記載の半導体パッケージの製造方法。
  17. 前記ポスト部形成層形成工程において、複数の前記ポスト部形成層を積層することで、前記ポスト部の高さを伸張させること
    ことを特徴とする請求項１５に記載の半導体パッケージの製造方法。
  18. 回路基板が半導体パッケージ上に積層されてなる半導体装置の製造方法であって、
    前記回路基板は、
    半導体パッケージと電気的に接続するための電極パッドが前記半導体パッケージとの接続面側に形成された基板本体と、
    前記基板本体の前記接続面側に形成され、前記電極パッドを露出させるための開口部を有する絶縁層とを備え、
    前記半導体パッケージは、
    一方の面に半導体チップが実装された基板と、
    前記基板に実装された前記半導体チップを封止する封止部材と、
    前記基板の前記他の基板または前記他の半導体パッケージとの接続面側に形成された電極パッドと、
    前記基板の接続面側に形成され、前記電極パッドを露出させるための開口部を有する絶縁層とを備え、
    前記回路基板および前記半導体パッケージの接続面側の前記絶縁層上の少なくとも一方に、前記電極パッドを露出させるための開口部を有するポスト部形成層を形成し、該ポスト部形成層の前記開口部の内部に、前記電極パッドと電気的に接続するようにしてポスト部を形成する工程と、
    前記ポスト部上および前記電極パッド上の少なくとも一方に外部接続端子を形成する工程と、
    前記回路基板の前記電極パッドと前記半導体パッケージの前記電極パッドとを、前記回路基板と前記半導体パッケージとの間の距離を調整する前記ポスト部および前記外部接続端子を介してリフロー処理により電気的に接続する工程と
    を有することを特徴とする半導体装置の製造方法。
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Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010135347A (ja) * 2008-10-28 2010-06-17 Kyocer Slc Technologies Corp 配線基板およびその製造方法
CN101924047A (zh) * 2009-06-11 2010-12-22 瑞萨电子株式会社 半导体器件及其制造方法
EP2551904A1 (en) 2011-07-28 2013-01-30 J-Devices Corporation Semiconductor device, semiconductor module structure configured by vertically stacking semiconductor devices, and manufacturing method thereof
KR20130091624A (ko) 2012-02-08 2013-08-19 가부시키가이샤 제이디바이스 반도체 장치 및 그 제조방법
JP2013247344A (ja) * 2012-05-29 2013-12-09 Canon Inc 積層型半導体装置
US8653640B2 (en) 2011-05-31 2014-02-18 Samsung Electronics Co., Ltd. Semiconductor package apparatus
US8710642B2 (en) 2011-03-25 2014-04-29 Fujitsu Semiconductor Limited Semiconductor device, method of manufacturing semiconductor device, and electronic apparatus
KR20140098694A (ko) * 2013-01-31 2014-08-08 신꼬오덴기 고교 가부시키가이샤 전자 부품 내장 기판 및 그 제조 방법
WO2014136735A1 (ja) * 2013-03-04 2014-09-12 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
EP2903021A1 (en) 2014-01-29 2015-08-05 J-Devices Corporation Semiconductor device, semiconductor stacked module structure, stacked module structure and method of manufacturing same
US9147671B2 (en) 2014-02-26 2015-09-29 J-Devices Corporation Semiconductor device, semiconductor stacked module structure, stacked module structure and method of manufacturing same
US20160064301A1 (en) * 2013-04-17 2016-03-03 Ps4 Luxco S.A.R.L. Semiconductor device
JP2019169596A (ja) * 2018-03-23 2019-10-03 京セラ株式会社 配線基板

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102229202B1 (ko) 2013-11-07 2021-03-17 삼성전자주식회사 트렌치 형태의 오프닝을 갖는 반도체 패키지 및 그 제조방법
KR20210059470A (ko) 2019-11-15 2021-05-25 삼성전자주식회사 반도체 패키지 및 PoP 타입 패키지

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04180231A (ja) * 1990-11-15 1992-06-26 Fuji Electric Co Ltd 微細バンプ電極を有する半導体装置の製造方法
JP2001345399A (ja) * 2000-05-31 2001-12-14 Fujitsu Ltd 半導体装置及びその製造方法
JP2003218273A (ja) * 2002-01-23 2003-07-31 Ibiden Co Ltd 半導体チップ実装用回路基板とその製造方法および半導体モジュール
JP2004165316A (ja) * 2002-11-12 2004-06-10 Ibiden Co Ltd 多層プリント配線板
JP2005266795A (ja) * 2004-02-20 2005-09-29 Jsr Corp バンプ形成用樹脂組成物、バンプ形成用二層積層膜、およびバンプ形成方法
JP2006165466A (ja) * 2004-12-10 2006-06-22 Shinko Electric Ind Co Ltd 半導体装置
JP2006245289A (ja) * 2005-03-03 2006-09-14 Casio Micronics Co Ltd 半導体装置及び実装構造体
JP2006337378A (ja) * 2003-01-30 2006-12-14 Fujikura Ltd 半導体圧力センサ及びその製造方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04180231A (ja) * 1990-11-15 1992-06-26 Fuji Electric Co Ltd 微細バンプ電極を有する半導体装置の製造方法
JP2001345399A (ja) * 2000-05-31 2001-12-14 Fujitsu Ltd 半導体装置及びその製造方法
JP2003218273A (ja) * 2002-01-23 2003-07-31 Ibiden Co Ltd 半導体チップ実装用回路基板とその製造方法および半導体モジュール
JP2004165316A (ja) * 2002-11-12 2004-06-10 Ibiden Co Ltd 多層プリント配線板
JP2006337378A (ja) * 2003-01-30 2006-12-14 Fujikura Ltd 半導体圧力センサ及びその製造方法
JP2005266795A (ja) * 2004-02-20 2005-09-29 Jsr Corp バンプ形成用樹脂組成物、バンプ形成用二層積層膜、およびバンプ形成方法
JP2006165466A (ja) * 2004-12-10 2006-06-22 Shinko Electric Ind Co Ltd 半導体装置
JP2006245289A (ja) * 2005-03-03 2006-09-14 Casio Micronics Co Ltd 半導体装置及び実装構造体

Cited By (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010135347A (ja) * 2008-10-28 2010-06-17 Kyocer Slc Technologies Corp 配線基板およびその製造方法
CN101924047A (zh) * 2009-06-11 2010-12-22 瑞萨电子株式会社 半导体器件及其制造方法
US8710642B2 (en) 2011-03-25 2014-04-29 Fujitsu Semiconductor Limited Semiconductor device, method of manufacturing semiconductor device, and electronic apparatus
US8653640B2 (en) 2011-05-31 2014-02-18 Samsung Electronics Co., Ltd. Semiconductor package apparatus
EP2551904A1 (en) 2011-07-28 2013-01-30 J-Devices Corporation Semiconductor device, semiconductor module structure configured by vertically stacking semiconductor devices, and manufacturing method thereof
KR20130091624A (ko) 2012-02-08 2013-08-19 가부시키가이샤 제이디바이스 반도체 장치 및 그 제조방법
EP2634796A2 (en) 2012-02-08 2013-09-04 J-Devices Corporation Semiconductor device and manufacturing method thereof
US8872350B2 (en) 2012-02-08 2014-10-28 J-Devices Corporation Semiconductor device and manufacturing method thereof
JP2013247344A (ja) * 2012-05-29 2013-12-09 Canon Inc 積層型半導体装置
KR102032844B1 (ko) * 2013-01-31 2019-10-16 신꼬오덴기 고교 가부시키가이샤 전자 부품 내장 기판 및 그 제조 방법
KR20140098694A (ko) * 2013-01-31 2014-08-08 신꼬오덴기 고교 가부시키가이샤 전자 부품 내장 기판 및 그 제조 방법
JP2014150154A (ja) * 2013-01-31 2014-08-21 Shinko Electric Ind Co Ltd 電子部品内蔵基板及びその製造方法
WO2014136735A1 (ja) * 2013-03-04 2014-09-12 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
US20160029491A1 (en) * 2013-03-04 2016-01-28 Atsushi Tomohiro Semiconductor device
US9907175B2 (en) * 2013-03-04 2018-02-27 Longitude Semiconductors S.A.R.L. Semiconductor device
US20160064301A1 (en) * 2013-04-17 2016-03-03 Ps4 Luxco S.A.R.L. Semiconductor device
EP2903021A1 (en) 2014-01-29 2015-08-05 J-Devices Corporation Semiconductor device, semiconductor stacked module structure, stacked module structure and method of manufacturing same
US9147671B2 (en) 2014-02-26 2015-09-29 J-Devices Corporation Semiconductor device, semiconductor stacked module structure, stacked module structure and method of manufacturing same
US9196507B1 (en) 2014-02-26 2015-11-24 J-Devices Corporation Semiconductor device, semiconductor stacked module structure, stacked module structure and method of manufacturing same
JP2019169596A (ja) * 2018-03-23 2019-10-03 京セラ株式会社 配線基板
JP7133329B2 (ja) 2018-03-23 2022-09-08 京セラ株式会社 配線基板

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