KR101185857B1 - Ｂｇａ 타입 스택 패키지 및 이를 이용한 멀티 패키지 - Google Patents

Ｂｇａ 타입 스택 패키지 및 이를 이용한 멀티 패키지 Download PDF

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Abstract

본 발명은 반도체 칩과 기판 사이를 전기적으로 연결시키는 본딩 와이어 형성 공정을 생략시켜 공정을 단순화할 수 있는 BGA 타입 스택 패키지 및 이를 이용한 멀티 패키지를 개시한다. 개시된 본 발명의 BGA 타입 스택 패키지를 이용한 멀티 패키지는 중심부에 배치되는 제1전도성 비아 패턴 및 가장자리에 배치되는 제2전도성 비아 패턴을 구비한 기판; 상기 기판의 하면에 상기 제1전도성 비아 패턴과 전기적으로 연결되며 플립 칩 본딩되는 센터 패드형 제1반도체 칩; 상기 기판의 상면에 상기 제1전도성 비아 패턴과 전기적으로 연결되며 플립 칩 본딩되는 센터 패드형 제2반도체 칩; 상기 제1반도체 칩을 밀봉하도록 형성된 제1몰딩체; 상기 제2반도체 칩을 밀봉하도록 형성된 제2몰딩체로 구성된 적어도 둘 이상의 BGA 타입 스택패키지; 상기 각 스택 패키지의 대응되는 제2전도성 비아 패턴들 사이에 개재되어 상호 간을 전기적으로 연결시키는 도전핀; 및 상기 스택 패키지들 중에서 최하부에 배치된 스택 패키지의 기판 하면의 제2전도성 비아 패턴에 형성된 솔더볼을 제공한다.

Description

ＢＧＡ 타입 스택 패키지 및 이를 이용한 멀티 패키지{BALL GRID ARRAY TYPE STACK PACKAGE AND MULTI PACKAGE USING OF THE SAME}
도 1은 종래 기술에 따른 BGA 타입 스택 패키지를 도시한 단면도.
도 2는 본 발명의 실시예에 따른 BGA 타입 스택 패키지를 도시한 단면도.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 BGA 타입 스택 패키지의 제조 방법을 설명하기 위해 도시한 단면도.
도 4는 본 발명의 다른 실시예에 따른 BGA 타입 스택 패키지를 이용한 멀티 패키지를 도시한 단면도.
*도면의 주요 부분에 대한 부호의 설명*
101 : 수지 기판 102, 103 : 솔더 마스크
104 : 회로 패턴 105, 105a : 비아 홀
106 : 도금층 107 : 솔더 범프
108 : 몰딩체 110, 120 : 반도체 칩
112 : 솔더댐 116 : 도전핀
본 발명은 반도체 패키지에 관한 것으로, 보다 상세하게는, 반도체 칩과 기판 사이를 전기적으로 연결시키는 본딩 와이어 형성공정을 생략시켜 공정을 단순화할 수 있는 비지에이(Ball Grid Array : 이하 BGA 라 칭함) 타입 스택 패키지 및 이를 이용한 멀티 패키지에 관한 것이다.
반도체 산업에서 집적회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위한 방식으로 발전되어 왔다. 예컨데, 소형화에 대한 요구는 칩 크기에 근접한 패키지에 대한 기술 개발을 가속화시켰으며, 실장 신뢰성에 대한 요구는 실장 작업의 효율성 및 실장 후의 기계적?전기적 신뢰성을 향상시킬 수 있는 패키징 기술에 대한 중요성을 부각시켰다.
패키지의 소형화를 이룬 한 예로서, BGA 패키지를 들 수 있다.
BGA 패키지는 외부와의 전기적 접속 수단으로 인쇄회로 기판(Printed Circuit Board)을 이용함으로써, 전체적인 전기 회로의 길이를 단축시킬 수 있을 뿐만 아니라 파워나 그라운드 본딩 영역을 용이하게 도입할 수 있기 때문에 탁월한 전기적 성능을 발현시킬 수 있고, 또한 입출력핀 수의 설계시에 보다 여유있는 간격으로 보다 많은 입출력핀수를 만들 수 있으며, 전체적인 패키지의 크기가 반도체 칩의 크기와 동일하거나 거의 유사하고 실장 면적을 최소화시킬 수 있다는 잇점을 갖는다.
도 1은 종래기술에 따른 BGA 타입 스택 패키지를 도시한 단면도이다.
도시된 바와 같이, 다수의 제1 및 제2센터 패드(Center Pad : 11, 21)들이 구비된 제1 및 제2반도체 칩들(10, 20)이 인쇄회로 기판(30)에 부착되어 있다. 그 리고, 상기 제1 및 제2반도체 칩(10, 20)과 인쇄회로 기판(30)은 제1 및 제2본딩 와이어(12, 22)를 통하여 전기적으로 연결되어 있고, 제1반도체 칩(10)과 제2반도체 칩(20) 사이에는 긴 본딩 와이어를 보호하기 위하여 절연 물질(1)이 형성되어 있다. 또한, 상기 인쇄회로 기판(30)의 상부면에는 에폭시 몰딩 컴파운드(Epoxy Molding Compound)로 몰딩체(2)가 형성되어 있고, 상기 인쇄회로 기판(30)의 볼랜드(미도시) 상에 솔더볼(34)이 부착되어 종래 기술에 따른 BGA 타입 스택 패키지가 구성된다.
이와 같은, 종래 기술에 따른 BGA 타입 스택 패키지의 제조 방법은, 다수의 센터 패드(Center pad : 11, 21)들이 구비된 반도체 칩들(10, 20)과, 반도체 칩들(10, 20)이 실장되는 일면에 회로 패턴(31, 32)이 구비되어 있고, 그 이면에는 도전 패턴(33)을 통해 회로 패턴(31, 32)과 연결되는 솔더볼(34)이 부착될 볼랜드(미도시)를 구비한 인쇄회로 기판(30)을 준비한다.
그런 다음, 상기 인쇄회로 기판(30) 상에 제1반도체 칩(10)을 부착시키고, 상기 제1반도체 칩(10)의 제1센터 패드(11)와 인쇄회로 기판(30)의 회로 패턴(31) 사이를 제1본딩 와이어(12)를 통해 전기적으로 연결시킨다.
이어서, 상기 제1본딩 와이어(12)를 포함한 제1반도체 칩(10) 상에 절연 물질(1)을 도포하여 제 1본딩 와이어(12)가 움직이지 못하도록 고정시킨다.
이후, 절연 물질(1) 상에 제2반도체 칩(20)을 부착시키고 나서, 상기 제2반도체 칩(20)의 제2센터 패드(21)와 상기 인쇄회로 기판(30)의 회로 패턴(32) 사이를 제2본딩 와이어(22)를 통해 전기적으로 연결시킨다.
이어서, 에폭시 몰딩 컴파운드(Epoxy Molding Compound)를 이용하여 상기 인쇄회로 기판(30) 상부 전체를 덮는 몰딩체(2)를 형성시키고, 상기 인쇄회로 기판(30)의 하부면에 도전 패턴(31, 32)과 연결되도록 볼랜드(미도시) 상에 솔더볼(34)을 부착시켜 패키지 제작을 완료한다.
이때, 상기 기판(30)과 제1반도체 칩(10), 제1반도체 칩(10)과 제2반도체 칩(20) 사이에는 폴리이미드(Polyimide) 테이프(미도시)를 개재시켜 이들 간의 접착력을 강화시킨다.
그러나, 종래의 BGA 패키지에서는 제1 및 제2본딩 와이어 형성 공정으로 인해 공정이 복잡해지고, 길이가 긴 본딩와이어로 인해 전기적인 쇼트(short)가 발생될 우려가 있으며, 기타 품질 문제로 적층이 어렵다는 문제점이 있다.
또한, 열방출을 위한 히터 스프레더(Heat Spreader) 장착이 어려운 문제점이 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 반도체 칩과 기판 사이를 전기적으로 연결시키는 본딩 와이어 형성공정을 생략하여 공정을 단순화시키고 전기적인 특성이 우수한 BGA 타입 스택 패키지 및 이를 이용한 멀티 패키지를 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명에 따른 BGA 타입 스택 패키지를 이용한 멀티 패키지는, 중심부에 배치되는 제1전도성 비아 패턴 및 가장자리에 배치되는 제2전도성 비아 패턴을 구비한 기판; 상기 기판의 하면에 상기 제1전도성 비아 패턴과 전기적으로 연결되며 플립 칩 본딩되는 센터 패드형 제1반도체 칩; 상기 기판의 상면에 상기 제1전도성 비아 패턴과 전기적으로 연결되며 플립 칩 본딩되는 센터 패드형 제2반도체 칩; 상기 제1반도체 칩을 밀봉하도록 형성된 제1몰딩체; 상기 제2반도체 칩을 밀봉하도록 형성된 제2몰딩체로 구성된 적어도 둘 이상의 BGA 타입 스택 패키지; 상기 각 스택 패키지의 대응되는 제2전도성 비아 패턴들 사이에 개재되어 상호 간을 전기적으로 연결시키는 도전핀; 및 상기 스택 패키지들 중에서 최하부에 배치된 스택 패키지의 기판 하면의 제2전도성 비아 패턴에 형성된 솔더볼을 제공한다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 2는 본 발명의 실시예에 따른 BGA 타입 스택 패키지를 도시한 단면도이다.
도시된 바와 같이, 기판은 중심부가 PTH(Plated-Through Hole) 형태를 가지는 비아 홀(105a)이 형성되어 있고 그 내부에 솔더 범프(107)가 매립되어 있으며, 그 외측에는 다수의 비아홀(Via Hole : 105)이 형성되어 있고 그 내부에 솔더댐(112) 및 솔더볼(114)로 사용되는 솔더가 매립되어 있는 다수의 전도성 비아 패턴을 구비하고 있다. 그리고, 상기 기판의 중심부에 위치한 전도성 비아 패턴을 매립하고 있는 솔더 범프(107)의 상하면에 상기 전도성 비아 패턴과 전기적으로 연결 되며 플립 칩 본딩되는 센터 패드형 반도체 칩들(110, 120)이 각각 부착되어 있다. 또한, 상기 반도체 칩들(110, 120)은 몰딩체(108)로 밀봉되어 있고, 외측에 구비된 다수의 전도성 비아 패턴의 하면에는 솔더볼(114) 내에 도전핀(116)이 포함되어 본 발명의 실시예에 따른 BGA 타입 스택 패키지(200)가 구성된다.
여기서, 다수의 전도성 비아 패턴을 구비한 기판의 구조는 내부에 다수의 비아 홀(105, 105a)이 형성되어 있는 코어층으로 이루어진 수지 기판(101)과, 그 하면에는 소정 부위에 구리(Cu) 박막으로 회로 패턴(104)이 형성되어 있고, 상기 비아 홀(105, 105a) 내부에 코어층으로 이루어진 수지 기판(101) 및 그와 접착되어 있는 회로 패턴(104) 중 외부로 노출되어 있는 부분에 구리(Cu)로 이루어진 도금층(106)이 형성되어 전도성 비아 패턴을 이루고 있다. 그리고, 상기 코어층으로 이루어진 수지 기판(101)의 상부와 회로 패턴(104)의 하부에는 전도성 비아 패턴을 제외한 나머지 부분을 열이나 화학 용액 등으로부터 보호하도록 솔더 마스크(102, 103)가 각각 형성되어 있다.
그리고, 상기 도전핀(116)은 솔더볼(114)을 포함한 기판과 외부와의 원활한 전기 신호의 교환 및 솔더볼(114)의 고정을 강화시키는 역할을 한다.
본 발명에 따르면, BGA 타입 스택 패키지에서 본딩 와이어를 사용하지 않음으로써 공정을 단순화시킬 수 있고, 기존에 발생하였던 긴 본딩 와이어로 인한 쇼트 현상을 방지할 수 있다.
이하에서는 본 발명의 실시예에 따른 BGA 타입 스택 패키지의 제조 방법을 도 3a 내지 도 3d를 참조하여 설명하도록 한다.
우선, 도 3a에 도시된 바와 같이, 패드의 중앙부 및 그 외측에 다수의 비아 홀을 가지는 BGA 패키지용 PTH(Plated-Through Hole) 형태의 기판(100)을 제공한다.
여기서, 상기 기판의 제작 방법은, 다수의 비아 홀(105, 105a)이 형성되어 있는 코어층으로 이루어진 수지 기판(101)을 준비하고, 수지 기판(101)의 하면에는 상기 수지 기판(100)에 접착되고, 비아 홀(105, 105a)을 포함한 소정부위에 구리(Cu) 박막으로 다수의 회로 패턴(104)을 형성한다.
그런 다음, 상기 비아 홀(105) 내부에는 코어층으로 이루어진 수지 기판(101)과 상기 회로 패턴(104)을 포함하는 도금층(106)을 형성시켜 전도성 비아 패턴을 제조한다. 이후, 비아 홀(105)들 중 중앙부위에 해당되는 비아 홀(105a)에 솔더링 공정으로 솔더 범프(Solder Bump : 107)를 형성한다.
여기서, 도금층(106)은 무전해 도금 공정을 진행한 후 전해 도금공정을 진행하여 형성하고, 도금층 물질은 구리(Cu) 등이 사용될 수 있다.
이어서, 수지 기판(101)의 양측을 각각 덮되, 전도성 비아 패턴과 솔더 범프(107)를 노출시키는 제1솔더마스크(102) 및 제2솔더마스크(103)를 각각 형성하고, 소정의 기판(100)을 구성한다. 여기서, 상기 제1 및 제2솔더마스크(102, 103)에 의해 기판(100)의 표면이 열이나 화학 용액 등으로부터 보호된다.
이후, 도 3b에 도시된 바와 같이, 상기 기판(100)에 형성되어 있는 솔더 범프(107)의 양쪽 부위에 각각 제1반도체 칩(110) 및 제2반도체 칩(120)을 부착시킨다. 이때, 제1반도체 칩(110) 및 제2반도체 칩(120)은 센터 패드(미도시)가 형성된 면이 솔더 범프(107)에 부착되며, 그 중, 특히, 센터 패드(미도시)가 솔더 범프(107)에 부착된다.
또한, 상기 제1반도체 칩(110) 및 제2반도체 칩(120)의 부착 공정은 제1반도체 칩(110)을 부착시키고 나서, 제2반도체 칩(120)을 부착시킬 수도 있고, 또는 제1반도체 칩(110) 및 제2반도체 칩(120)을 동시에 부착시킬 수도 있다.
그런 다음, 도 3c에 도시된 바와 같이, 제1반도체 칩(110) 및 제2반도체 칩(120)을 에폭시 몰딩 컴파운드를 이용하여 몰딩 공정을 진행시켜 몰딩체(108)를 형성한다. 이때, 상기 몰딩체(108)는 제1반도체 칩(110) 및 제2반도체 칩(120)의 전체를 감싸도록 형성한다.
여기서, 상기 몰딩체(108)는 제1 및 제2반도체 칩의 상부면을 외부로 노출시키도록 형성시켜, 노출된 면에 히트 스프레더(Heat Spreader)를 형성시킬 수도 있다.
이어서, 도 3c에 도시된 바와 같이, 상기 제2솔더마스크(103) 상에 스텐실(Stencil) 공정을 이용하여 전도성 비아 홀(105)들의 상부에 일정량의 솔더를 매립하여 솔더댐(112)을 형성시킨다.
그런 다음, 도 3d에 도시된 바와 같이, 상기 제1솔더마스크(102) 상에 스텐실 공정을 이용하여 전도성 비아 홀(105)들의 하부에 솔더볼(114)을 형성시킬 솔더를 매립한다. 이후, 도전 핀(116)을 삽입하고 리플로우(Reflow) 공정을 진행하여 상기 제2 및 제1솔더마스크에 매립된 솔더 페이스트를 경화시켜 2개의 반도체 칩이 적층된 BGA 타입 스택 패키지의 제조를 완료한다.
여기서, 상기 제1솔더마스크 상의 전도성 비아 홀(105)의 하부를 매립하고 있는 솔더는 리플로우 공정 후 솔더볼(114)을 형성할 수 있을 정도로 많은 양을 도포한다.
도 4는 본 발명의 다른 실시예에 따른 BGA 타입 스택 패키지를 이용한 멀티 패키지를 도시한 단면도이다.
본 발명의 다른 실시예에 따른 BGA 타입 스택 패키지를 이용한 멀티 패키지는, 4개의 반도체 칩이 적층된 BGA 타입 스택 패키지를 이용한 멀티 패키지로서, 도시된 바와 같이, 상기 본 발명의 실시예에 따라 제조된 2개의 BGA 타입 스택 패키지(200, 300)를 적층하고, 2개의 BGA 타입 스택 패키지(200, 300)를 도전핀(116a)을 이용하여 전기적으로 연결한 구조이다.
여기서, 멀티 패키지를 구성하기 위하여 BGA 타입 스택 패키지를 2개 이상 적층할 수 있고, 스택 패키지들 중 상부에 형성된 BGA 타입 스택 패키지(300) 기판 하면의 전도성 비아 패턴에는 솔더볼이 형성되어 있지 않고, 최하부에 배치된 BGA 타입 스택 패키지(200) 기판 하면의 전도성 비아 패턴에는 외부와 전기적인 신호를 교환하는 솔더볼(116)이 형성되어 있다.
본 발명의 다른 실시예에 따른 BGA 타입 스택 패키지를 이용한 멀티 패키지의 제조 방법은, 우선, 상기 본 발명의 실시예에 따라 제조된 BGA 타입 스택 패키지에서 도전 핀을 삽입하지 않은 상태의 BGA 타입 스택 패키지를 바텀(Bottom) 패키지(200)로 제조한다.
그런 다음, 본 발명의 실시예에 따라 제조된 BGA 타입 스택 패키지에서 제1 솔더마스크 상에 스텐실 공정으로 솔더를 도포하지 않은 BGA 타입 스택 패키지를 탑(Top) 패키지(300)로 제조한다.
이어서, 상기 탑 패키지(300)와 바텀 패키지(200)를 정렬시키고(Align) 도전 핀(116a)을 삽입한 후, 리플로우(Reflow) 공정을 진행하여 솔더댐(112) 및 솔더볼으로 사용되는 솔더(114)들을 경화시켜 4개의 반도체 칩이 적층된 BGA 타입 스택 패키지를 이용한 멀티 패키지를 완성한다.
여기서, 상기 멀티 패키지를 구성하는 반도체 칩에 히트 스프레더가 더 추가적으로 부착하여 열 방출 효과를 높일 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 기판으로서 PTH 형태의 인쇄회로기판의 비아홀에 솔더 범프를 형성하고 나서, 상기 솔더 범프의 양측에 각각 반도체 칩을 부착시킴으로써, 본딩 와이어 공정을 생략시켜 공정을 단순화할 수 있으며, 또한 기존의 긴 본딩 와이어로 인한 전기적인 쇼트 현상을 방지하여 전기적으로 우수한 BGA 타입 스택 패키지를 이용한 멀티 패키지를 제공할 수 있다.

Claims (11)

  1. 중심부 및 가장자리에 각각 제1 및 제2 비아홀이 형성되고, 상기 제1 비아홀에 배치되는 제1전도성 비아 패턴 및 상기 제2 비아홀에 배치되는 제2전도성 비아 패턴을 구비한 기판;
    상기 기판의 하면에 상기 제1전도성 비아 패턴과 전기적으로 연결되며 플립 칩 본딩되는 센터 패드형 제1반도체 칩;
    상기 기판의 상면에 상기 제1전도성 비아 패턴과 전기적으로 연결되며 플립 칩 본딩되는 센터 패드형 제2반도체 칩;
    상기 제1반도체 칩을 밀봉하도록 형성된 제1몰딩체;
    상기 제2반도체 칩을 밀봉하도록 형성된 제2몰딩체;
    상기 기판 하면의 제2전도성 비아 패턴에 형성된 솔더볼과 제2전도성 비아 패턴을 전기적으로 연결하는 도전핀;
    상기 도전핀의 상부를 밀봉하도록 상기 제2 비아홀에 매립되는 솔더댐;을 포함하는 것을 특징으로 하는 BGA 타입 스택 패키지.
  2. 삭제
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 기판은
    중심부 및 가장자리 각각에 제1 및 제2비아홀이 형성된 코어층;
    상기 코어층의 하면 및 상면 각각에 제1 및 제2전도성 비아 패턴을 제외한 나머지 부분을 가리도록 형성된 솔더 마스크;
    를 포함하는 것을 특징으로 하는 BGA 타입 스택 패키지.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제 3 항에 있어서,
    상기 금속 도금막은 구리(Cu)막인 것을 특징으로 하는 BGA 타입 스택 패키지.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제 3 항에 있어서,
    상기 도전 물질은 솔더(Solder)인 것을 특징으로 하는 BGA 타입 스택 패키지.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 제1 및 제2반도체 칩 각각에 부착된 히트 스프레더를 더 포함하는 것을 특징으로 하는 BGA 타입 스택 패키지.
  7. 청구항 1의 구성을 갖는 적어도 둘 이상의 BGA 타입 스택 패키지;
    상기 각 스택 패키지의 대응되는 제2전도성 비아 패턴들 사이에 개재되어 상 호 간을 전기적으로 연결시키는 도전핀; 및
    상기 스택 패키지들 중에서 최하부에 배치된 스택 패키지의 기판 하면의 제2전도성 비아 패턴에 형성된 솔더볼;
    을 포함하는 것을 특징으로 하는 멀티 패키지.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제 7 항에 있어서,
    상기 스택 패키지의 기판은,
    중심부 및 가장자리 각각에 제1 및 제2비아홀이 형성된 코어층;
    상기 제1 및 제2비아홀 표면에 형성된 금속 도금막과 상기 제1 및 제2비아홀 내에 충진된 도전 물질로 구성된 제1 및 제2전도성 비아 패턴; 및
    상기 코어층의 하면 및 상면 각각에 제1 및 제2전도성 비아 패턴을 제외한 나머지 부분을 가리도록 형성된 솔더 마스크;
    를 포함하는 것을 특징으로 하는 멀티 패키지.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제 8 항에 있어서,
    상기 금속 도금막은 구리(Cu)막인 것을 특징으로 하는 멀티 패키지.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제 8 항에 있어서,
    상기 도전 물질은 솔더(Solder)인 것을 특징으로 하는 멀티 패키지.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    상기 스택 패키지를 구성하는 반도체 칩에 부착된 히트 스프레더를 더 포함하는 것을 특징으로 하는 멀티 패키지.
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