JP2009135233A - 半導体パッケージ及びその実装構造 - Google Patents

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Abstract

【課題】半導体パッケージの反りによる電気接続不良を防いで信頼性に優れる半導体パッケージ及びその実装構造を提供する。
【解決手段】この半導体パッケージの実装構造は、プリント配線基板１０と第１の半導体パッケージ２０とをはんだで電気的に接続するとともに、第１の半導体パッケージ２０の基板２１とプリント配線基板１０との電気接続性が損なわれないように、基板２１とプリント配線基板１０の間隔が反りのない状態に比べて大になる基板外周部分のはんだ量を基板中心部分よりも多くしている。また、第１の半導体パッケージ２０と第２の半導体パッケージ３０とを同様にはんだで電気的に接続するとともに、第１の半導体パッケージ２０の基板２１と第２の半導体パッケージ３０の基板３１との電気接続性が損なわれないように、基板２１と基板３１の間隔が反りのない状態に比べて大になる基板中心側のはんだ量を基板外周部分よりも多くしている。
【選択図】図１

Description

本発明は、半導体パッケージ及びその実装構造に関する。
近年、電子機器の小型高密度化に伴い、複数の半導体チップでシステムを構成する半導体パッケージを積層化したＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）が提案されている。このようなＰｏＰとして、２個以上の半導体パッケージ同士を重ね合わせ、はんだボールによって上下の半導体パッケージを電気的に接続したものがある。
半導体パッケージの接合は、はんだリフロー工程ではんだボールを溶融させることにより行われるが、加熱により半導体パッケージの線膨張係数の違いによる反りを生じることがあり、そのことによるはんだ接続部分の剥がれ等の接続不良が生じると電気接続性が失われる。
特開２００４−２８９００２号公報
本発明の目的は、半導体パッケージの反りによる電気接続不良を防いで信頼性に優れる半導体パッケージ及びその実装構造を提供することにある。
本発明の一態様は、上記目的を達成するため、以下の半導体パッケージを提供する。
（１）半導体パッケージを外部回路に電気的に接続する第１の接続端子と、前記半導体パッケージを他の半導体パッケージと電気的に接続する第２の接続端子とを有する第１の半導体パッケージと、
前記第２の接続端子と電気的に接続される第３の接続端子を有し、前記第１の半導体パッケージに積層される第２の半導体パッケージと、
前記第２の接続端子と前記第３の接続端子の間隔に応じた体積で設けられて前記第２の接続端子と前記第３の接続端子とを電気的に接続する接続部材とを備え、
前記第２の接続端子及び前記第３の接続端子は、前記第１の半導体パッケージ及び前記第２の半導体パッケージの少なくとも一方の反りに基づいて、前記間隔が反りのない状態に比べて大である部分の少なくとも一方の端子面積が他方の端子面積よりも大である半導体パッケージ。
（２）前記第２の接続端子及び前記第３の接続端子は、前記接続部材であるはんだによって電気的に接続される前記（１）に記載の半導体パッケージ。
（３）前記はんだは、前記第２の接続端子と前記第３の接続端子の前記間隔が反りのない状態に比べて大である部分でその体積が大である前記（２）に記載の半導体パッケージ。
また、本発明の一態様は、上記目的を達成するため、以下の半導体パッケージの実装構造を提供する。
（４）半導体パッケージを外部回路に電気的に接続する第１の接続端子と、前記半導体パッケージを他の半導体パッケージと電気的に接続する第２の接続端子とを有する第１の半導体パッケージと、前記第２の接続端子と電気的に接続される第３の接続端子を有し、前記第１の半導体パッケージに積層される第２の半導体パッケージと、前記第２の接続端子と前記第３の接続端子の間隔に応じた体積で設けられて前記第２の接続端子と前記第３の接続端子とを電気的に接続する接続部材とを含む積層型半導体パッケージと、
前記第１の半導体パッケージの前記第１の接続端子と電気的に接続される第４の接続端子を有し、前記接続部材を介して電気的に接続される配線基板とを有する半導体パッケージの実装構造。
（５）前記第１の接続端子及び前記第４の接続端子は、前記第１の半導体パッケージ及び前記配線基板の少なくとも一方の反りに基づいて、前記間隔が反りのない状態に比べて大である部分の少なくとも一方の端子面積が他方の端子面積よりも大である前記（４）に記載の半導体パッケージの実装構造。
請求項１に記載の半導体パッケージによれば、半導体パッケージの反りによる電気接続不良を防いで信頼性に優れるものとできる。
請求項２に記載の半導体パッケージによれば、熱処理に基づいて接続部材と接続端子の良好な接続性が得られる。
請求項３に記載の半導体パッケージによれば、電気接続性を確保するうえで必要な量のはんだを確保することができる。
請求項４に記載の半導体パッケージの実装構造によれば、半導体パッケージの反りによる電気接続不良を防いで信頼性に優れるものとできる。
請求項５に記載の半導体パッケージの実装構造によれば、接続部材と接続端子の良好な接続性が得られる。
[第１の実施の形態]
図１は、本発明の第１の実施の形態に係る半導体パッケージの実装構造を示す断面図である。
この半導体パッケージの実装構造は、プリント配線基板１０上に実装されるＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）型の第１の半導体パッケージ２０と、第１の半導体パッケージ２０上に積層されたＢＧＡ型の第２の半導体パッケージ３０によって形成されている。なお、本実施の形態では、プリント配線基板１０上に２つの半導体パッケージが積層される構成としているが、積層される半導体パッケージは２つに限定されない。
この半導体パッケージの実装構造では、プリント配線基板１０と第１の半導体パッケージ２０とを接続部材としてのはんだ４０で電気的に接続するとともに、第１の半導体パッケージ２０の基板２１とプリント配線基板１０との電気接続性が損なわれないように、基板２１とプリント配線基板１０の間隔が反りのない状態に比べて大になる基板外周部分のはんだ量を基板中心部分よりも多くしている。
また、第１の半導体パッケージ２０と第２の半導体パッケージ３０とを同様に接続部材としてのはんだ４０で電気的に接続するとともに、第１の半導体パッケージ２０の基板２１と第２の半導体パッケージ３０の基板３１との電気接続性が損なわれないように、基板２１と基板３１の間隔が反りのない状態に比べて大になる基板中心側のはんだ量を基板外周部分よりも多くしている。
プリント配線基板１０は、ガラスエポキシ樹脂等の絶縁性材料から形成されており、図示しない配線パターンと、配線パターン表面を保護するレジスト層を有する。また、表面に銅等の導電性材料から形成されて配線パターンと接続される第４の接続端子としての複数のランド１１を有する。複数のランド１１は、はんだ４０を介して対向する基板２１の複数のランド２５と電気的に接続されている。
図２は、本発明の第１の実施の形態に係る第１の半導体パッケージを示し、（ａ）は上面側の斜視図、（ｂ）は下面側の斜視図である。
第１の半導体パッケージ２０は、図２（ａ）に示すように、基板２１と、基板２１の一方の面に実装される半導体素子２２及び回路部品２３と、第２の接続端子としての複数のランド２４、及び第１の接続端子としての複数の２５とを有する。複数のランド２４は、サイズの異なるランド２４Ａ，２４Ｂからなり、半導体素子２２及び回路部品２３の搭載側に設けられている。なお、半導体素子２２及び回路部品２３は、基板２１の両方の面に実装されていても良い。両面に実装される場合、図２（ｂ）示すランド２５は下面側に実装される部品を避けて配置される。
基板２１は、ガラスエポキシ樹脂等の絶縁性材料からなる。
半導体素子２２は、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等のデバイスであり、基板２１上に表面実装されている。なお、半導体素子２２の実装は表面実装に限定されず、基板２１上に接着剤によって固定された半導体素子の接続端子をワイヤで基板２１上に設けられる配線パターンと電気的に接続するものであっても良い。
回路部品２３は、例えば、コンデンサ、抵抗器等のチップ状回路部品であり、基板２１上の図示しない配線パターンにはんだリフローによって電気的に接続されている。図２（ａ）においては回路部品２３が実装されたものとしたが、この回路部品２３を実装しないものであっても良い。
ランド２４、２５は、基板２１の表面に銅等の導電性材料によって形成されている。ランド２４は、はんだリフローによって第１の半導体パッケージ２０と第２の半導体パッケージ３０とが接合される際、基板２１と基板３１の間隔が大になる部分に通常のサイズのランド２４Ａよりもサイズが大なるランド２４Ｂを有している。また、図２（ｂ）に示すように、ランド２５にははんだボール４０Ａが設けられている。
また、図示しないが、半導体素子２２及びランド２４、２５は、銅等の導電性材料によって基板２１に設けられる図示しない配線パターンに電気的に接続されている。
図３は、本発明の第１の実施の形態に係る第２の半導体パッケージを示し、（ａ）は上面側の斜視図、（ｂ）は下面側の斜視図である。
第２の半導体パッケージ３０は、図３（ａ）に示すように、基板３１と、基板３１の一方の面に実装される半導体素子３２と、半導体素子３２を封止する封止樹脂３３と、基板３１の素子搭載側とは反対側の下面側に第３の接続端子として設けられる複数のランド３４とを有する。また、図３（ｂ）に示すように、複数のランド３４にははんだボール４０Ａが設けられている。ランド３４及びはんだボール４０Ａは、第１の半導体パッケージ２０の基板２１に設けられる複数のランド２４Ａ，２４Ｂの配置に応じて設けられ、第１の半導体パッケージ２０上に積層したときに半導体素子２２及び回路部品２３と干渉しないようになっている。なお、半導体素子３２は、基板３１の両方の面に実装されていても良い。
基板３１は、ガラスエポキシ樹脂等の絶縁性材料から形成されている。
半導体素子３２は、例えば、不揮発性の半導体メモリであり、第１の半導体パッケージ２０に搭載されるＣＰＵとの間でデータ伝送を行う。
封止樹脂３３は、エポキシ樹脂等の熱硬化性成形材料から形成され、半導体素子３２を光・熱や湿度などの環境から保護する。なお、封止樹脂３３は、主成分をエポキシ樹脂にしてシリカ等の充填材を加えて形成しても良い。また、半導体素子３２が封止樹脂３３で封止されていない構成であっても良い。
ランド３４は、基板３１の表面に銅等の導電性材料によって形成されている。
また、図示しないが、半導体素子３２及びランド３４は、銅等の導電性材料によって基板３１に設けられる図示しない配線パターンに電気的に接続されている。
図４は、本発明の第１の実施の形態に係るプリント配線基板の上面図である。
プリント配線基板１０は、第１の半導体パッケージ２０に設けられるはんだボールの位置に応じた複数のランド１１を実装面１０ａに有する。このランド１１は、第１の半導体パッケージ２０がはんだリフローの温度に基づいて反りを生じた状態でも、基板２１に設けられるランド２５との安定したはんだ接合が行われるように、基板中央部分と基板外側部分とでサイズの異なるランドを設けている。なお、同図においては、プリント配線基板１０に対向する第１の半導体パッケージ２０の基板２１が下反りし、第２の半導体パッケージ３０の基板３１が上反りして、基板２１の基板外周部分とプリント配線基板１０との間隔が反りのない状態に比べて大になる場合のランド１１の配置となっている。
ランド１１Ｂは、通常のサイズのランド１１Ａよりも大なるサイズで形成されている。これは、はんだペーストを印刷する工程でランド１１Ａ上に印刷されるはんだペーストの量よりも多くの量のはんだペーストを印刷するためである。
図５（ａ）〜（ｃ）は、第１の半導体パッケージと第２の半導体パッケージとを予め積層する工程を示す図である。以下、図１から図４の図面と合わせて半導体パッケージの積層工程について説明する。
まず、図５（ａ）に示すように、第１の半導体パッケージ２０上に第２の半導体パッケージ３０を位置決めする。第２の半導体パッケージ３０のランド３４には、予めはんだボール４０Ａが固定されている。
第１の半導体パッケージ２０は、別工程によって、ランド２５に予めはんだボール４０Ａが固定されている。また、ランド２４Ａ，２４Ｂには、スクリーン印刷によって予めはんだペースト４０Ｂが塗布されている。このランド２４Ａ，２４Ｂのはんだペースト４０Ｂ上にはんだボール４０Ａが配置されるように、第２の半導体パッケージ３０を位置決めする。
次に、図５（ｂ）に示すように、リフロー炉にて約２４０℃で２０〜４０秒加熱する。なお、リフローの時間についてはこの時間に限定されない。このはんだリフローの進行に伴ってはんだボール４０Ａ及びはんだペースト４０Ｂが軟化するとともに、第１の半導体パッケージ２０及び第２の半導体パッケージ３０に反りが生じることがある。ここで、同図に示すように、基板２１が下反り、基板３１が上反りを生じると、基板２１のランド２４Ｂの部分では基板間の間隔がランド２４Ａの部分に比べて大になる。
次に、図５（ｃ）に示すように、はんだリフローの進行に伴ってはんだボール４０Ａ及びはんだペースト４０Ｂが溶融すると、ランド２４Ｂの部分ではランド２４Ａの部分に比べて溶融したはんだ４０の量が大になる。そのことによってランド２４Ｂとランド３４の距離が大になってもはんだの括れが生じることなく、電気的な接続が確保される。
また、リフロー後に半導体パッケージの温度が低下しても、基板２１、３１に反りが解消せずに残る場合がある。本実施の形態では、このような場合でも電気接続性が損なわれることはない。このようにして積層型の半導体パッケージが得られる。
次に、上記製造工程にて形成された積層型の半導体パッケージをプリント配線基板１０上に実装する。ここで、第１の半導体パッケージ２０の基板２１は先の積層化において下反りを生じている。このような反りを生じた積層型の半導体パッケージを実装することを前提として、プリント配線基板１０は、図１に示すように、基板中心部分のランド１１Ａよりも基板外側部分のランド１１Ｂを大に形成している。これにより、ランド１１Ｂ上に塗布されるはんだペーストとはんだボールがはんだリフロー時に溶融することによって、十分な量のはんだが確保されることにより、はんだの括れが生じることなく良好な電気接続性が得られる。
予めはんだ接合された積層型の半導体パッケージをプリント配線基板１０上に搭載し、はんだリフローによって接合する際に、第１の半導体パッケージ２０と第２の半導体パッケージ３０とを接合するはんだが再び溶融するが、これを防ぐものとして、融点変化型はんだを用いて第１の半導体パッケージ２０と第２の半導体パッケージ３０とを接合するようにしても良い。
融点変化型はんだは、第１の融点で溶融した後、再び溶融するときの融点が第１の融点よりも高い第２の融点となる特性を有する。このような融点変化型はんだとして、例えば旭化成エレクトロニクス株式会社製「Ａ−ＦＡＰペースト」を用いることができる。
この融点変化型はんだを用いて、第１の半導体パッケージ２０と第２の半導体パッケージ３０とをはんだ接合し、積層化された半導体パッケージとプリント配線基板とをはんだ接合する場合に、前述の第２の融点よりも低く、第１の融点よりも高い融点で溶融する通常のはんだを用いるものとする。まず、第１の半導体パッケージ２０と第２の半導体パッケージ３０は、はんだリフローによる第１の融点で溶融した融点変化型はんだによって接合される。
このとき、積層型の半導体パッケージで第１の半導体パッケージ２０と第２の半導体パッケージ３０を接合している融点変化型はんだは、はんだリフローによって第１の融点よりも高い第２の融点で溶融するように変化している。次に、積層型の半導体パッケージとプリント配線基板１０を通常のはんだで接合する。この状況では、第１の半導体パッケージ２０と第２の半導体パッケージ３０とを接合する融点変化型はんだは溶融せず、はんだ接合性が保たれた状態で積層型の半導体パッケージがプリント配線基板１０に接合される。
図６（ａ）及び（ｂ）は、本発明の第１の実施の形態に係るはんだ量の調整に関する図である。
はんだ量の調整は、図６（ａ）に示すように、対向する基板に設けられるランドとの間隔が狭まるランド２４Ａの部分にはんだペーストを設けず、間隔が広がるランド２４Ｂの部分にのみはんだペースト４０Ｂを塗布するようにしても良い。
また、図６（ｂ）に示すように、対向する基板に設けられるランドとの間隔が狭まるランド２４Ａについてもはんだペースト４０Ｂを少量塗布しても良い。この場合、スクリーン印刷におけるメタルスクリーンの開口径をランド２４Ａの径よりも小にすることで、図示したランド２４Ａよりも小なる量のはんだペースト４０Ｂを塗布することができる。なお、ランド２４Ａに対してはんだペースト４０Ｂを塗布する代わりに、フラックスを塗布しても良い。フラックスは、ランド２４Ａに配置されるはんだボールに付着させて塗布することもできる。
図７（ａ）〜（ｃ）は、第１の半導体パッケージと第２の半導体パッケージとをプリント配線基板１０への実装と同時に積層化する工程を示す図である。
本実施の形態の半導体パッケージの実装構造は、１回のはんだリフローで第１の半導体パッケージ２０と第２の半導体パッケージ３０とを積層化するとともにプリント配線基板１０へ実装することも可能である。以下に、その工程について説明する。
まず、図７（ａ）に示すように、第１の半導体パッケージ２０上に第２の半導体パッケージ３０を位置決めする。第２の半導体パッケージ３０のランド３４には、予めはんだボール４０Ａが固定されている。
第１の半導体パッケージ２０は、別工程によって、ランド２５に予めはんだボール４０Ａが固定されている。また、ランド２４Ａ，２４Ｂには、スクリーン印刷によって予めはんだペースト４０Ｂが塗布されている。
次に、図７（ｂ）に示すように、プリント配線基板１０上に上記した第１の半導体パッケージ２０及び第２の半導体パッケージ３０を搭載する。このとき、第１の半導体パッケージ２０のランド２５に付着しているはんだボール４０Ａが、予めはんだペースト４０Ｂが塗布されたランド１１Ａ、１１Ｂに配置されるように搭載する。
次に、図７（ｃ）に示すように、リフロー炉にて約２４０℃で２０〜４０秒加熱することにより、はんだボール４０Ａ及びはんだペースト４０Ｂが溶融してランド同士が電気的に接続される。このような方法でも、対向する基板間の間隔が反りのない状態に比べて大になる部分のランド１１Ｂ、２４Ｂが、通常サイズのランド１１Ａ、２４Ａに比べて大に形成されているので、電気接続性を得るための十分な量のはんだを確保することができる。
上記した半導体パッケージの実装構造においては、第１の半導体パッケージ２０が下反り、第２の半導体パッケージ３０が上反りを生じる場合について説明したが、積層される半導体パッケージのサイズや、半導体素子の封止状況等によって反りの方向が異なる場合がある。
[第２の実施の形態]
図８は、本発明の第２の実施の形態に係る半導体パッケージの実装構造の概略構成を示す断面図である。以下の説明において、第１の実施の形態と同様の構成及び機能を有する部分については同様の符号を付しているので、重複する説明を省略する。
この半導体パッケージの実装構造は、第１の半導体パッケージ２０が上反りを生じており、非樹脂封止型の第２の半導体パッケージ３０が下反りを生じている積層型の半導体パッケージがプリント配線基板１０上に実装されている。
図９は、本発明の第２の実施の形態に係る第１の半導体パッケージを示し、（ａ）は上面側の斜視図、（ｂ）は下面側の斜視図である。
第１の半導体パッケージ２０は、図９（ａ）に示すように、第１の実施の形態で説明したものと同様に、基板２１と、基板２１の一方の面に実装される半導体素子２２及び回路部品２３と、外部接続端子としての複数のランド２４，２５とを有する。複数のランド２４はサイズの異なるランド２４Ａ，２４Ｂからなり、半導体素子２２及び回路部品２３の搭載側に設けられている。また、図９（ｂ）に示すように、ランド２５にははんだボール４０Ａが設けられている。なお、半導体素子２２及び回路部品２３は、基板２１の両方の面に実装されていても良い。両面に実装される場合、図９（ｂ）示すランド２５は下面側に実装される部品を避けて配置される。
第２の実施の形態における第１の半導体パッケージ２０のランド２４Ａ，２４Ｂは、基板中央部分に通常のサイズのランド２４Ａが設けられ、基板外側部分に通常のサイズのランド２４Ａよりもサイズが大なるランド２４Ｂを有している点で第１の実施の形態と異なっている。
図１０は、本発明の第２の実施の形態に係る第２の半導体パッケージを示し、（ａ）は上面側の斜視図、（ｂ）は下面側の斜視図である。
第２の半導体パッケージ３０は、図１０（ａ）に示すように、基板３１と、基板３１の一方の面に実装される半導体素子３２と、基板３１の素子搭載側とは反対側の下面側に外部接続端子として設けられる複数のランド３４とを有し、半導体素子３２が樹脂封止されていない点で第１の実施の形態と異なる。また、図１０（ｂ）に示すように複数のランド３４にははんだボール４０Ａが設けられている。なお、半導体素子３２は、基板３１の両方の面に実装されていても良い。
図１１は、本発明の第２の実施の形態に係るプリント配線基板の上面図である。
プリント配線基板１０は、第１の半導体パッケージ２０に設けられるはんだボールの位置に応じた複数のランド１１を実装面１０ａに有する。ランド１１は、基板中央部分と基板外側部分とでサイズの異なるランドを設けている。なお、同図においては、プリント配線基板１０に対向する第１の半導体パッケージ２０の基板２１が上反りし、第２の半導体パッケージ３０の基板３１が下反りして、基板外周部分とプリント配線基板１０との間隔が反りのない状態に比べて小になる場合のランド１１の配置となっている。
第２の実施の形態のように、積層型の半導体パッケージの反りによって、基板外側部分で基板２１と基板３１の間隔が大になる場合でも、ランド間を電気的に接続する十分な量のはんだを確保できるので、はんだの括れが生じることなく安定した電気接続性を得ることができる。
[他の実施の形態]
なお、本発明は、上記した各実施の形態に限定されず、その発明の趣旨を逸脱しない範囲内で種々変形実施が可能である。また、本発明の趣旨を逸脱しない範囲内で各実施の形態の構成要素を任意に組み合わせることが可能である。
例えば、第２の半導体パッケージ３０では、基板３１に設けられる複数のランド３４を全て同一のサイズとしたが、例えば図１のランド２４Ｂに対向するランド３４をランド２４Ｂと同等のサイズで形成しても良い。ランドのサイズは、半導体パッケージの設計時に把握される反りの方向及び大きさに基づいて、対向するランド間に適量のはんだが確保されるように設けることが望ましい。
また、第１及び第２の半導体パッケージについては、ガラスエポキシ樹脂等の基板を有する構成について説明したが、例えば、テープキャリアパッケージ等の他の半導体パッケージであってもよく、ランドの配列についても、上記した実施の形態で説明した配列に限定されない。
また、はんだペースト４０Ｂの塗布についてもスクリーン印刷に限定されず、例えば、ディスペンサでランド上に塗布するようにしても良い。
図１は、本発明の第１の実施の形態に係る半導体パッケージの実装構造を示す断面図である。 図２は、本発明の第１の実施の形態に係る第１の半導体パッケージを示し、（ａ）は上面側の斜視図、（ｂ）は下面側の斜視図である。 図３は、本発明の第１の実施の形態に係る第２の半導体パッケージを示し、（ａ）は上面側の斜視図、（ｂ）は下面側の斜視図である。 図４は、本発明の第１の実施の形態に係るプリント配線基板の上面図である。 図５（ａ）〜（ｃ）は、第１の半導体パッケージと第２の半導体パッケージとを予め積層する工程を示す図である。 図６（ａ）及び（ｂ）は、本発明の第１の実施の形態に係るはんだ量の調整に関する図である。 図７（ａ）〜（ｃ）は、第１の半導体パッケージと第２の半導体パッケージとをプリント配線基板１０への実装と同時に積層化する工程を示す図である。 図８は、本発明の第２の実施の形態に係る半導体パッケージの実装構造を示す断面図である。 図９は、本発明の第２の実施の形態に係る第１の半導体パッケージを示し、（ａ）は上面側の斜視図、（ｂ）は下面側の斜視図である。 図１０は、本発明の第２の実施の形態に係る第２の半導体パッケージを示し、（ａ）は上面側の斜視図、（ｂ）は下面側の斜視図である。 図１１は、本発明の第２の実施の形態に係るプリント配線基板の上面図である。
符号の説明
１０…プリント配線基板
１１，１１Ａ，１１Ｂ…ランド
２０…第１の半導体パッケージ
２１…基板
２２…半導体素子
２３…回路部品
２４，２４Ａ，２４Ｂ…ランド
２５…ランド
３０…第２の半導体パッケージ
３１…基板
３２…半導体素子
３３…封止樹脂
３４…ランド
４０…はんだ
４０Ａ…はんだボール
４０Ｂ…はんだペースト

Claims (5)

  1. 半導体パッケージを外部回路に電気的に接続する第１の接続端子と、前記半導体パッケージを他の半導体パッケージと電気的に接続する第２の接続端子とを有する第１の半導体パッケージと、
    前記第２の接続端子と電気的に接続される第３の接続端子を有し、前記第１の半導体パッケージに積層される第２の半導体パッケージと、
    前記第２の接続端子と前記第３の接続端子の間隔に応じた体積で設けられて前記第２の接続端子と前記第３の接続端子とを電気的に接続する接続部材とを備え、
    前記第２の接続端子及び前記第３の接続端子は、前記第１の半導体パッケージ及び前記第２の半導体パッケージの少なくとも一方の反りに基づいて、前記間隔が反りのない状態に比べて大である部分の少なくとも一方の端子面積が他方の端子面積よりも大である半導体パッケージ。
  2. 前記第２の接続端子及び前記第３の接続端子は、前記接続部材であるはんだによって電気的に接続される請求項１に記載の半導体パッケージ。
  3. 前記はんだは、前記第２の接続端子と前記第３の接続端子の前記間隔が反りのない状態に比べて大である部分でその体積が大である請求項２に記載の半導体パッケージ。
  4. 半導体パッケージを外部回路に電気的に接続する第１の接続端子と、前記半導体パッケージを他の半導体パッケージと電気的に接続する第２の接続端子とを有する第１の半導体パッケージと、前記第２の接続端子と電気的に接続される第３の接続端子を有し、前記第１の半導体パッケージに積層される第２の半導体パッケージと、前記第２の接続端子と前記第３の接続端子の間隔に応じた体積で設けられて前記第２の接続端子と前記第３の接続端子とを電気的に接続する接続部材とを含む積層型半導体パッケージと、
    前記第１の半導体パッケージの前記第１の接続端子と電気的に接続される第４の接続端子を有し、前記接続部材を介して電気的に接続される配線基板とを有する半導体パッケージの実装構造。
  5. 前記第１の接続端子及び前記第４の接続端子は、前記第１の半導体パッケージ及び前記配線基板の少なくとも一方の反りに基づいて、前記間隔が反りのない状態に比べて大である部分の少なくとも一方の端子面積が他方の端子面積よりも大である請求項４に記載の半導体パッケージの実装構造。
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