JP2009135233A - 半導体パッケージ及びその実装構造 - Google Patents

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Abstract

【課題】半導体パッケージの反りによる電気接続不良を防いで信頼性に優れる半導体パッケージ及びその実装構造を提供する。
【解決手段】この半導体パッケージの実装構造は、プリント配線基板10と第1の半導体パッケージ20とをはんだで電気的に接続するとともに、第1の半導体パッケージ20の基板21とプリント配線基板10との電気接続性が損なわれないように、基板21とプリント配線基板10の間隔が反りのない状態に比べて大になる基板外周部分のはんだ量を基板中心部分よりも多くしている。また、第1の半導体パッケージ20と第2の半導体パッケージ30とを同様にはんだで電気的に接続するとともに、第1の半導体パッケージ20の基板21と第2の半導体パッケージ30の基板31との電気接続性が損なわれないように、基板21と基板31の間隔が反りのない状態に比べて大になる基板中心側のはんだ量を基板外周部分よりも多くしている。
【選択図】図1

Description

本発明は、半導体パッケージ及びその実装構造に関する。
近年、電子機器の小型高密度化に伴い、複数の半導体チップでシステムを構成する半導体パッケージを積層化したPoP(Package on Package)が提案されている。このようなPoPとして、2個以上の半導体パッケージ同士を重ね合わせ、はんだボールによって上下の半導体パッケージを電気的に接続したものがある。
半導体パッケージの接合は、はんだリフロー工程ではんだボールを溶融させることにより行われるが、加熱により半導体パッケージの線膨張係数の違いによる反りを生じることがあり、そのことによるはんだ接続部分の剥がれ等の接続不良が生じると電気接続性が失われる。
特開2004−289002号公報
本発明の目的は、半導体パッケージの反りによる電気接続不良を防いで信頼性に優れる半導体パッケージ及びその実装構造を提供することにある。
本発明の一態様は、上記目的を達成するため、以下の半導体パッケージを提供する。
(1)半導体パッケージを外部回路に電気的に接続する第1の接続端子と、前記半導体パッケージを他の半導体パッケージと電気的に接続する第2の接続端子とを有する第1の半導体パッケージと、
前記第2の接続端子と電気的に接続される第3の接続端子を有し、前記第1の半導体パッケージに積層される第2の半導体パッケージと、
前記第2の接続端子と前記第3の接続端子の間隔に応じた体積で設けられて前記第2の接続端子と前記第3の接続端子とを電気的に接続する接続部材とを備え、
前記第2の接続端子及び前記第3の接続端子は、前記第1の半導体パッケージ及び前記第2の半導体パッケージの少なくとも一方の反りに基づいて、前記間隔が反りのない状態に比べて大である部分の少なくとも一方の端子面積が他方の端子面積よりも大である半導体パッケージ。
(2)前記第2の接続端子及び前記第3の接続端子は、前記接続部材であるはんだによって電気的に接続される前記(1)に記載の半導体パッケージ。
(3)前記はんだは、前記第2の接続端子と前記第3の接続端子の前記間隔が反りのない状態に比べて大である部分でその体積が大である前記(2)に記載の半導体パッケージ。
また、本発明の一態様は、上記目的を達成するため、以下の半導体パッケージの実装構造を提供する。
(4)半導体パッケージを外部回路に電気的に接続する第1の接続端子と、前記半導体パッケージを他の半導体パッケージと電気的に接続する第2の接続端子とを有する第1の半導体パッケージと、前記第2の接続端子と電気的に接続される第3の接続端子を有し、前記第1の半導体パッケージに積層される第2の半導体パッケージと、前記第2の接続端子と前記第3の接続端子の間隔に応じた体積で設けられて前記第2の接続端子と前記第3の接続端子とを電気的に接続する接続部材とを含む積層型半導体パッケージと、
前記第1の半導体パッケージの前記第1の接続端子と電気的に接続される第4の接続端子を有し、前記接続部材を介して電気的に接続される配線基板とを有する半導体パッケージの実装構造。
(5)前記第1の接続端子及び前記第4の接続端子は、前記第1の半導体パッケージ及び前記配線基板の少なくとも一方の反りに基づいて、前記間隔が反りのない状態に比べて大である部分の少なくとも一方の端子面積が他方の端子面積よりも大である前記(4)に記載の半導体パッケージの実装構造。
請求項1に記載の半導体パッケージによれば、半導体パッケージの反りによる電気接続不良を防いで信頼性に優れるものとできる。
請求項2に記載の半導体パッケージによれば、熱処理に基づいて接続部材と接続端子の良好な接続性が得られる。
請求項3に記載の半導体パッケージによれば、電気接続性を確保するうえで必要な量のはんだを確保することができる。
請求項4に記載の半導体パッケージの実装構造によれば、半導体パッケージの反りによる電気接続不良を防いで信頼性に優れるものとできる。
請求項5に記載の半導体パッケージの実装構造によれば、接続部材と接続端子の良好な接続性が得られる。
[第1の実施の形態]
図1は、本発明の第1の実施の形態に係る半導体パッケージの実装構造を示す断面図である。
この半導体パッケージの実装構造は、プリント配線基板10上に実装されるBGA(Ball Grid Array)型の第1の半導体パッケージ20と、第1の半導体パッケージ20上に積層されたBGA型の第2の半導体パッケージ30によって形成されている。なお、本実施の形態では、プリント配線基板10上に2つの半導体パッケージが積層される構成としているが、積層される半導体パッケージは2つに限定されない。
この半導体パッケージの実装構造では、プリント配線基板10と第1の半導体パッケージ20とを接続部材としてのはんだ40で電気的に接続するとともに、第1の半導体パッケージ20の基板21とプリント配線基板10との電気接続性が損なわれないように、基板21とプリント配線基板10の間隔が反りのない状態に比べて大になる基板外周部分のはんだ量を基板中心部分よりも多くしている。
また、第1の半導体パッケージ20と第2の半導体パッケージ30とを同様に接続部材としてのはんだ40で電気的に接続するとともに、第1の半導体パッケージ20の基板21と第2の半導体パッケージ30の基板31との電気接続性が損なわれないように、基板21と基板31の間隔が反りのない状態に比べて大になる基板中心側のはんだ量を基板外周部分よりも多くしている。
プリント配線基板10は、ガラスエポキシ樹脂等の絶縁性材料から形成されており、図示しない配線パターンと、配線パターン表面を保護するレジスト層を有する。また、表面に銅等の導電性材料から形成されて配線パターンと接続される第4の接続端子としての複数のランド11を有する。複数のランド11は、はんだ40を介して対向する基板21の複数のランド25と電気的に接続されている。
図2は、本発明の第1の実施の形態に係る第1の半導体パッケージを示し、(a)は上面側の斜視図、(b)は下面側の斜視図である。
第1の半導体パッケージ20は、図2(a)に示すように、基板21と、基板21の一方の面に実装される半導体素子22及び回路部品23と、第2の接続端子としての複数のランド24、及び第1の接続端子としての複数の25とを有する。複数のランド24は、サイズの異なるランド24A,24Bからなり、半導体素子22及び回路部品23の搭載側に設けられている。なお、半導体素子22及び回路部品23は、基板21の両方の面に実装されていても良い。両面に実装される場合、図2(b)示すランド25は下面側に実装される部品を避けて配置される。
基板21は、ガラスエポキシ樹脂等の絶縁性材料からなる。
半導体素子22は、例えば、CPU(Central Processing Unit)等のデバイスであり、基板21上に表面実装されている。なお、半導体素子22の実装は表面実装に限定されず、基板21上に接着剤によって固定された半導体素子の接続端子をワイヤで基板21上に設けられる配線パターンと電気的に接続するものであっても良い。
回路部品23は、例えば、コンデンサ、抵抗器等のチップ状回路部品であり、基板21上の図示しない配線パターンにはんだリフローによって電気的に接続されている。図2(a)においては回路部品23が実装されたものとしたが、この回路部品23を実装しないものであっても良い。
ランド24、25は、基板21の表面に銅等の導電性材料によって形成されている。ランド24は、はんだリフローによって第1の半導体パッケージ20と第2の半導体パッケージ30とが接合される際、基板21と基板31の間隔が大になる部分に通常のサイズのランド24Aよりもサイズが大なるランド24Bを有している。また、図2(b)に示すように、ランド25にははんだボール40Aが設けられている。
また、図示しないが、半導体素子22及びランド24、25は、銅等の導電性材料によって基板21に設けられる図示しない配線パターンに電気的に接続されている。
図3は、本発明の第1の実施の形態に係る第2の半導体パッケージを示し、(a)は上面側の斜視図、(b)は下面側の斜視図である。
第2の半導体パッケージ30は、図3(a)に示すように、基板31と、基板31の一方の面に実装される半導体素子32と、半導体素子32を封止する封止樹脂33と、基板31の素子搭載側とは反対側の下面側に第3の接続端子として設けられる複数のランド34とを有する。また、図3(b)に示すように、複数のランド34にははんだボール40Aが設けられている。ランド34及びはんだボール40Aは、第1の半導体パッケージ20の基板21に設けられる複数のランド24A,24Bの配置に応じて設けられ、第1の半導体パッケージ20上に積層したときに半導体素子22及び回路部品23と干渉しないようになっている。なお、半導体素子32は、基板31の両方の面に実装されていても良い。
基板31は、ガラスエポキシ樹脂等の絶縁性材料から形成されている。
半導体素子32は、例えば、不揮発性の半導体メモリであり、第1の半導体パッケージ20に搭載されるCPUとの間でデータ伝送を行う。
封止樹脂33は、エポキシ樹脂等の熱硬化性成形材料から形成され、半導体素子32を光・熱や湿度などの環境から保護する。なお、封止樹脂33は、主成分をエポキシ樹脂にしてシリカ等の充填材を加えて形成しても良い。また、半導体素子32が封止樹脂33で封止されていない構成であっても良い。
ランド34は、基板31の表面に銅等の導電性材料によって形成されている。
また、図示しないが、半導体素子32及びランド34は、銅等の導電性材料によって基板31に設けられる図示しない配線パターンに電気的に接続されている。
図4は、本発明の第1の実施の形態に係るプリント配線基板の上面図である。
プリント配線基板10は、第1の半導体パッケージ20に設けられるはんだボールの位置に応じた複数のランド11を実装面10aに有する。このランド11は、第1の半導体パッケージ20がはんだリフローの温度に基づいて反りを生じた状態でも、基板21に設けられるランド25との安定したはんだ接合が行われるように、基板中央部分と基板外側部分とでサイズの異なるランドを設けている。なお、同図においては、プリント配線基板10に対向する第1の半導体パッケージ20の基板21が下反りし、第2の半導体パッケージ30の基板31が上反りして、基板21の基板外周部分とプリント配線基板10との間隔が反りのない状態に比べて大になる場合のランド11の配置となっている。
ランド11Bは、通常のサイズのランド11Aよりも大なるサイズで形成されている。これは、はんだペーストを印刷する工程でランド11A上に印刷されるはんだペーストの量よりも多くの量のはんだペーストを印刷するためである。
図5(a)〜(c)は、第1の半導体パッケージと第2の半導体パッケージとを予め積層する工程を示す図である。以下、図1から図4の図面と合わせて半導体パッケージの積層工程について説明する。
まず、図5(a)に示すように、第1の半導体パッケージ20上に第2の半導体パッケージ30を位置決めする。第2の半導体パッケージ30のランド34には、予めはんだボール40Aが固定されている。
第1の半導体パッケージ20は、別工程によって、ランド25に予めはんだボール40Aが固定されている。また、ランド24A,24Bには、スクリーン印刷によって予めはんだペースト40Bが塗布されている。このランド24A,24Bのはんだペースト40B上にはんだボール40Aが配置されるように、第2の半導体パッケージ30を位置決めする。
次に、図5(b)に示すように、リフロー炉にて約240℃で20〜40秒加熱する。なお、リフローの時間についてはこの時間に限定されない。このはんだリフローの進行に伴ってはんだボール40A及びはんだペースト40Bが軟化するとともに、第1の半導体パッケージ20及び第2の半導体パッケージ30に反りが生じることがある。ここで、同図に示すように、基板21が下反り、基板31が上反りを生じると、基板21のランド24Bの部分では基板間の間隔がランド24Aの部分に比べて大になる。
次に、図5(c)に示すように、はんだリフローの進行に伴ってはんだボール40A及びはんだペースト40Bが溶融すると、ランド24Bの部分ではランド24Aの部分に比べて溶融したはんだ40の量が大になる。そのことによってランド24Bとランド34の距離が大になってもはんだの括れが生じることなく、電気的な接続が確保される。
また、リフロー後に半導体パッケージの温度が低下しても、基板21、31に反りが解消せずに残る場合がある。本実施の形態では、このような場合でも電気接続性が損なわれることはない。このようにして積層型の半導体パッケージが得られる。
次に、上記製造工程にて形成された積層型の半導体パッケージをプリント配線基板10上に実装する。ここで、第1の半導体パッケージ20の基板21は先の積層化において下反りを生じている。このような反りを生じた積層型の半導体パッケージを実装することを前提として、プリント配線基板10は、図1に示すように、基板中心部分のランド11Aよりも基板外側部分のランド11Bを大に形成している。これにより、ランド11B上に塗布されるはんだペーストとはんだボールがはんだリフロー時に溶融することによって、十分な量のはんだが確保されることにより、はんだの括れが生じることなく良好な電気接続性が得られる。
予めはんだ接合された積層型の半導体パッケージをプリント配線基板10上に搭載し、はんだリフローによって接合する際に、第1の半導体パッケージ20と第2の半導体パッケージ30とを接合するはんだが再び溶融するが、これを防ぐものとして、融点変化型はんだを用いて第1の半導体パッケージ20と第2の半導体パッケージ30とを接合するようにしても良い。
融点変化型はんだは、第1の融点で溶融した後、再び溶融するときの融点が第1の融点よりも高い第2の融点となる特性を有する。このような融点変化型はんだとして、例えば旭化成エレクトロニクス株式会社製「A−FAPペースト」を用いることができる。
この融点変化型はんだを用いて、第1の半導体パッケージ20と第2の半導体パッケージ30とをはんだ接合し、積層化された半導体パッケージとプリント配線基板とをはんだ接合する場合に、前述の第2の融点よりも低く、第1の融点よりも高い融点で溶融する通常のはんだを用いるものとする。まず、第1の半導体パッケージ20と第2の半導体パッケージ30は、はんだリフローによる第1の融点で溶融した融点変化型はんだによって接合される。
このとき、積層型の半導体パッケージで第1の半導体パッケージ20と第2の半導体パッケージ30を接合している融点変化型はんだは、はんだリフローによって第1の融点よりも高い第2の融点で溶融するように変化している。次に、積層型の半導体パッケージとプリント配線基板10を通常のはんだで接合する。この状況では、第1の半導体パッケージ20と第2の半導体パッケージ30とを接合する融点変化型はんだは溶融せず、はんだ接合性が保たれた状態で積層型の半導体パッケージがプリント配線基板10に接合される。
図6(a)及び(b)は、本発明の第1の実施の形態に係るはんだ量の調整に関する図である。
はんだ量の調整は、図6(a)に示すように、対向する基板に設けられるランドとの間隔が狭まるランド24Aの部分にはんだペーストを設けず、間隔が広がるランド24Bの部分にのみはんだペースト40Bを塗布するようにしても良い。
また、図6(b)に示すように、対向する基板に設けられるランドとの間隔が狭まるランド24Aについてもはんだペースト40Bを少量塗布しても良い。この場合、スクリーン印刷におけるメタルスクリーンの開口径をランド24Aの径よりも小にすることで、図示したランド24Aよりも小なる量のはんだペースト40Bを塗布することができる。なお、ランド24Aに対してはんだペースト40Bを塗布する代わりに、フラックスを塗布しても良い。フラックスは、ランド24Aに配置されるはんだボールに付着させて塗布することもできる。
図7(a)〜(c)は、第1の半導体パッケージと第2の半導体パッケージとをプリント配線基板10への実装と同時に積層化する工程を示す図である。
本実施の形態の半導体パッケージの実装構造は、1回のはんだリフローで第1の半導体パッケージ20と第2の半導体パッケージ30とを積層化するとともにプリント配線基板10へ実装することも可能である。以下に、その工程について説明する。
まず、図7(a)に示すように、第1の半導体パッケージ20上に第2の半導体パッケージ30を位置決めする。第2の半導体パッケージ30のランド34には、予めはんだボール40Aが固定されている。
第1の半導体パッケージ20は、別工程によって、ランド25に予めはんだボール40Aが固定されている。また、ランド24A,24Bには、スクリーン印刷によって予めはんだペースト40Bが塗布されている。
次に、図7(b)に示すように、プリント配線基板10上に上記した第1の半導体パッケージ20及び第2の半導体パッケージ30を搭載する。このとき、第1の半導体パッケージ20のランド25に付着しているはんだボール40Aが、予めはんだペースト40Bが塗布されたランド11A、11Bに配置されるように搭載する。
次に、図7(c)に示すように、リフロー炉にて約240℃で20〜40秒加熱することにより、はんだボール40A及びはんだペースト40Bが溶融してランド同士が電気的に接続される。このような方法でも、対向する基板間の間隔が反りのない状態に比べて大になる部分のランド11B、24Bが、通常サイズのランド11A、24Aに比べて大に形成されているので、電気接続性を得るための十分な量のはんだを確保することができる。
上記した半導体パッケージの実装構造においては、第1の半導体パッケージ20が下反り、第2の半導体パッケージ30が上反りを生じる場合について説明したが、積層される半導体パッケージのサイズや、半導体素子の封止状況等によって反りの方向が異なる場合がある。
[第2の実施の形態]
図8は、本発明の第2の実施の形態に係る半導体パッケージの実装構造の概略構成を示す断面図である。以下の説明において、第1の実施の形態と同様の構成及び機能を有する部分については同様の符号を付しているので、重複する説明を省略する。
この半導体パッケージの実装構造は、第1の半導体パッケージ20が上反りを生じており、非樹脂封止型の第2の半導体パッケージ30が下反りを生じている積層型の半導体パッケージがプリント配線基板10上に実装されている。
図9は、本発明の第2の実施の形態に係る第1の半導体パッケージを示し、(a)は上面側の斜視図、(b)は下面側の斜視図である。
第1の半導体パッケージ20は、図9(a)に示すように、第1の実施の形態で説明したものと同様に、基板21と、基板21の一方の面に実装される半導体素子22及び回路部品23と、外部接続端子としての複数のランド24,25とを有する。複数のランド24はサイズの異なるランド24A,24Bからなり、半導体素子22及び回路部品23の搭載側に設けられている。また、図9(b)に示すように、ランド25にははんだボール40Aが設けられている。なお、半導体素子22及び回路部品23は、基板21の両方の面に実装されていても良い。両面に実装される場合、図9(b)示すランド25は下面側に実装される部品を避けて配置される。
第2の実施の形態における第1の半導体パッケージ20のランド24A,24Bは、基板中央部分に通常のサイズのランド24Aが設けられ、基板外側部分に通常のサイズのランド24Aよりもサイズが大なるランド24Bを有している点で第1の実施の形態と異なっている。
図10は、本発明の第2の実施の形態に係る第2の半導体パッケージを示し、(a)は上面側の斜視図、(b)は下面側の斜視図である。
第2の半導体パッケージ30は、図10(a)に示すように、基板31と、基板31の一方の面に実装される半導体素子32と、基板31の素子搭載側とは反対側の下面側に外部接続端子として設けられる複数のランド34とを有し、半導体素子32が樹脂封止されていない点で第1の実施の形態と異なる。また、図10(b)に示すように複数のランド34にははんだボール40Aが設けられている。なお、半導体素子32は、基板31の両方の面に実装されていても良い。
図11は、本発明の第2の実施の形態に係るプリント配線基板の上面図である。
プリント配線基板10は、第1の半導体パッケージ20に設けられるはんだボールの位置に応じた複数のランド11を実装面10aに有する。ランド11は、基板中央部分と基板外側部分とでサイズの異なるランドを設けている。なお、同図においては、プリント配線基板10に対向する第1の半導体パッケージ20の基板21が上反りし、第2の半導体パッケージ30の基板31が下反りして、基板外周部分とプリント配線基板10との間隔が反りのない状態に比べて小になる場合のランド11の配置となっている。
第2の実施の形態のように、積層型の半導体パッケージの反りによって、基板外側部分で基板21と基板31の間隔が大になる場合でも、ランド間を電気的に接続する十分な量のはんだを確保できるので、はんだの括れが生じることなく安定した電気接続性を得ることができる。
[他の実施の形態]
なお、本発明は、上記した各実施の形態に限定されず、その発明の趣旨を逸脱しない範囲内で種々変形実施が可能である。また、本発明の趣旨を逸脱しない範囲内で各実施の形態の構成要素を任意に組み合わせることが可能である。
例えば、第2の半導体パッケージ30では、基板31に設けられる複数のランド34を全て同一のサイズとしたが、例えば図1のランド24Bに対向するランド34をランド24Bと同等のサイズで形成しても良い。ランドのサイズは、半導体パッケージの設計時に把握される反りの方向及び大きさに基づいて、対向するランド間に適量のはんだが確保されるように設けることが望ましい。
また、第1及び第2の半導体パッケージについては、ガラスエポキシ樹脂等の基板を有する構成について説明したが、例えば、テープキャリアパッケージ等の他の半導体パッケージであってもよく、ランドの配列についても、上記した実施の形態で説明した配列に限定されない。
また、はんだペースト40Bの塗布についてもスクリーン印刷に限定されず、例えば、ディスペンサでランド上に塗布するようにしても良い。
図1は、本発明の第1の実施の形態に係る半導体パッケージの実装構造を示す断面図である。 図2は、本発明の第1の実施の形態に係る第1の半導体パッケージを示し、(a)は上面側の斜視図、(b)は下面側の斜視図である。 図3は、本発明の第1の実施の形態に係る第2の半導体パッケージを示し、(a)は上面側の斜視図、(b)は下面側の斜視図である。 図4は、本発明の第1の実施の形態に係るプリント配線基板の上面図である。 図5(a)〜(c)は、第1の半導体パッケージと第2の半導体パッケージとを予め積層する工程を示す図である。 図6(a)及び(b)は、本発明の第1の実施の形態に係るはんだ量の調整に関する図である。 図7(a)〜(c)は、第1の半導体パッケージと第2の半導体パッケージとをプリント配線基板10への実装と同時に積層化する工程を示す図である。 図8は、本発明の第2の実施の形態に係る半導体パッケージの実装構造を示す断面図である。 図9は、本発明の第2の実施の形態に係る第1の半導体パッケージを示し、(a)は上面側の斜視図、(b)は下面側の斜視図である。 図10は、本発明の第2の実施の形態に係る第2の半導体パッケージを示し、(a)は上面側の斜視図、(b)は下面側の斜視図である。 図11は、本発明の第2の実施の形態に係るプリント配線基板の上面図である。
符号の説明
10…プリント配線基板
11,11A,11B…ランド
20…第1の半導体パッケージ
21…基板
22…半導体素子
23…回路部品
24,24A,24B…ランド
25…ランド
30…第2の半導体パッケージ
31…基板
32…半導体素子
33…封止樹脂
34…ランド
40…はんだ
40A…はんだボール
40B…はんだペースト

Claims (5)

  1. 半導体パッケージを外部回路に電気的に接続する第1の接続端子と、前記半導体パッケージを他の半導体パッケージと電気的に接続する第2の接続端子とを有する第1の半導体パッケージと、
    前記第2の接続端子と電気的に接続される第3の接続端子を有し、前記第1の半導体パッケージに積層される第2の半導体パッケージと、
    前記第2の接続端子と前記第3の接続端子の間隔に応じた体積で設けられて前記第2の接続端子と前記第3の接続端子とを電気的に接続する接続部材とを備え、
    前記第2の接続端子及び前記第3の接続端子は、前記第1の半導体パッケージ及び前記第2の半導体パッケージの少なくとも一方の反りに基づいて、前記間隔が反りのない状態に比べて大である部分の少なくとも一方の端子面積が他方の端子面積よりも大である半導体パッケージ。
  2. 前記第2の接続端子及び前記第3の接続端子は、前記接続部材であるはんだによって電気的に接続される請求項1に記載の半導体パッケージ。
  3. 前記はんだは、前記第2の接続端子と前記第3の接続端子の前記間隔が反りのない状態に比べて大である部分でその体積が大である請求項2に記載の半導体パッケージ。
  4. 半導体パッケージを外部回路に電気的に接続する第1の接続端子と、前記半導体パッケージを他の半導体パッケージと電気的に接続する第2の接続端子とを有する第1の半導体パッケージと、前記第2の接続端子と電気的に接続される第3の接続端子を有し、前記第1の半導体パッケージに積層される第2の半導体パッケージと、前記第2の接続端子と前記第3の接続端子の間隔に応じた体積で設けられて前記第2の接続端子と前記第3の接続端子とを電気的に接続する接続部材とを含む積層型半導体パッケージと、
    前記第1の半導体パッケージの前記第1の接続端子と電気的に接続される第4の接続端子を有し、前記接続部材を介して電気的に接続される配線基板とを有する半導体パッケージの実装構造。
  5. 前記第1の接続端子及び前記第4の接続端子は、前記第1の半導体パッケージ及び前記配線基板の少なくとも一方の反りに基づいて、前記間隔が反りのない状態に比べて大である部分の少なくとも一方の端子面積が他方の端子面積よりも大である請求項4に記載の半導体パッケージの実装構造。
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