JP2007103681A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】半導体パッケージを積層する際に、パッケージに反りがある場合でも、パッケージ同士を接続する電極同士を接続する各導電性突起電極に発生する応力の均一化を図るようにして破壊が起こらないようにする半導体装置を提供する。
【解決手段】それぞれ配線基板２，１２の表面に半導体素子３，１３が配置されてなる２個の半導体パッケージ１，１１を、これら両配線基板の対向する面にそれぞれ複数ずつ設けられた第１接続電極５および第２接続電極１４同士間に配置される導電性突起電極１５を介して、積層してなる半導体装置であって、前記各第１接続電極５における導電性突起電極１５との接続部面積をそれぞれ同一にするとともに、前記各第２接続電極１４における導電性突起電極１５との接続部面積をそれぞれ同一になし、さらに第１接続電極５の接続部面積を第２接続電極１４の接続部面積よりも大きくしたものである。
【選択図】図１

Description

本発明は、半導体パッケージが積層されてなる半導体装置およびその製造方法に関し、特に、半導体パッケージ同士の電気的接続を行なう接続電極に関するものである。
近年、半導体集積回路装置の高集積化、高機能化およびマザーボードへの実装面積の縮小化に伴って、複数の半導体パッケージを積層（所謂、３次元実装である）した半導体装置が提供されている。
しかしながら、複数の半導体パッケージを積層する場合、各半導体パッケージが半田接続時の熱による反り挙動の相違により、良好な接続を得るのが困難となる。
そこで、半導体パッケージの反り挙動に合わせて、積層に用いる接続電極の接続部面積を、パッケージ中心から外側に向けて徐々に変化させていくことにより、積層時に両接続電極間に配置される導電性の突起電極の高さを変化させ、安定した接続を可能とする構造および工法が提案されている（例えば、特許文献１参照）。
以下、特許文献１に開示された半導体パッケージの反りを考慮しつつ３次元実装時の接続信頼性の向上を図った半導体装置を、図５に基づき説明する。なお、図５においては、分かり易くするためにその構成を簡略化して図示している。
この半導体装置は、表面に第１半導体チップ５１が実装された第１キャリア基板５２の裏面に第１接続用ランド５３が配置されるとともにこの第１キャリア基板５２の表面に第２接続用ランド５４が複数配置されてなる第１半導体パッケージ５５と、表面に複数の第２半導体チップ６１（６１Ａ，６１Ｂ）が配置された第２キャリア基板６２の裏面に第３接続用ランド６４が複数配置されてなる第２半導体パッケージ６５とが、しかも前記第２接続用ランド５４と前記第３接続用ランド６４とが互いに対向するように、両接続用ランド５４，６４間に配置される突起電極６６を介して接続されたものである。
そして、さらに上記第２接続用ランド５４および第３接続用ランド６４の接続部面積（絶縁膜が設けられている場合には、その開口部の面積である）が、反りが大きくなる方向で徐々に小さくなるように、すなわち突起電極６６の径が小さくなるようにされている。なお、図５中、５６は絶縁性樹脂、６７は封止樹脂である。
この構成によると、半導体パッケージの反りに伴い間隔が広くなるにしたがって、突起電極の径を細くしてその高さを高くすることができ、したがって半導体パッケージに反りがある場合でも、３次元実装時における接続の安定性を高めることができる。
特開２００４−２８９００２
しかしながら、反りを有する半導体パッケージの３次元実装を行う際に、特許文献１に開示された構成によると、前記第２接続用ランド５４および第３接続用ランド６４は、半導体パッケージの反りに伴い間隔が広くなるにしたがって徐々に接続部面積が小さくなるように形成されているため、３次元実装後の各接続部分に発生する応力が均等でなく、すなわち接続部面積の小さい接続用ランドに発生する応力が大きくなり、破壊を起こしやすいという問題がある。
そこで、本発明は、半導体パッケージを積層する際に、パッケージに反りがある場合でも、パッケージ同士を接続する電極同士を接続する各導電性突起電極に発生する応力の均一化を図るようにして破壊が起こらないようにする半導体装置およびその製造方法を提供することを目的とする。
前記課題を解決するため、本発明の請求項１に係る半導体装置は、それぞれ配線基板の表面に半導体素子が配置されてなる２個の半導体パッケージを、これら両配線基板の対向する面にそれぞれ複数ずつ設けられた第１接続電極および第２接続電極同士間に配置される導電性突起電極を介して、積層してなる半導体装置であって、
前記各第１接続電極における導電性突起電極との接続部面積をそれぞれ同一にするとともに、前記各第２接続電極における導電性突起電極との接続部面積をそれぞれ同一になし、
さらに前記第１接続電極の接続部面積と第２接続電極の接続部面積とが互いに異なるようにしたものである。
また、請求項２に係る半導体装置は、請求項１に記載の半導体装置における第１接続電極の接続部面積を第２接続電極の接続部面積よりも大きくしたものである。
また、請求項３に係る半導体装置は、それぞれ配線基板の表面に半導体素子が配置されてなる２個の半導体パッケージを、これら両配線基板の対向する面にそれぞれ複数ずつ設けられた第１接続電極および第２接続電極同士間に配置される導電性突起電極を介して、積層してなる半導体装置であって、
前記各第１接続電極および前記各第２接続電極の接続部面積を全て同一になし、
さらに前記第１接続電極および前記第２接続電極の各配線基板に対する形成位置を、両半導体パッケージを積層した際に、前記両接続電極の投影中心が一致するような位置にしたものである。
また、請求項４に係る半導体装置の製造方法は、第１配線基板の表面に半導体素子およびそれぞれ同一の接続部面積を有する複数の第１接続電極を配置して第１半導体パッケージを形成する工程と、
第２配線基板の表面に半導体素子が配置されるとともに裏面の前記各第１接続電極に対向する位置に、これら各第１接続電極と異なる接続部面積でしかもそれぞれ同一の接続部面積を有する第２接続電極を複数配置して第２半導体パッケージを形成する工程と、
前記各第２接続電極に導電性突起電極を形成する工程と、
これら各導電性突起電極を前記各第１接続電極に接続することにより、前記第１半導体パッケージと前記第２半導体パッケージとを積層する工程とを具備した方法である。
さらに、請求項５に係る半導体装置の製造方法は、第１配線基板の表面に半導体素子およびそれぞれ同一の接続部面積を有する複数の第１接続電極を配置して第１半導体パッケージを形成する工程と、
第２配線基板の表面に半導体素子が配置されるとともに裏面の前記各第１接続電極に対向する位置に、これら各第１接続電極と同一の接続部面積を有する第２接続電極を複数配置して第２半導体パッケージを形成する工程と、
前記各第２接続電極に導電性突起電極をそれぞれ形成する工程と、
これら各導電性突起電極を前記各第１接続電極に接続することにより、前記両半導体パッケージ同士を積層する工程とを具備し、
かつ前記第１接続電極および前記第２接続電極の各配線基板に対する形成位置を、両半導体パッケージを積層した際に、前記両接続電極の投影中心が一致するような位置にした方法である。
上述した半導体装置およびその製造方法によると、一方の半導体パッケージの第１接続電極と他方の半導体パッケージの第２接続電極とは、反りの無い平坦な状態において、互いの中心位置が同一にされるとともに、第１接続電極および第２接続電極の接続部面積が互いに異なるようにされているため、より具体的には、第１接続電極の接続部面積の方が第２接続電極のそれよりも大きくされているため、半導体パッケージに反りが生じている場合でも、その積層時において、いずれか一方の接続電極を他方の配線基板側に投影した際に、例えば一方の接続電極の接続部面積内に他方の接続電極の略接続部全体が入ることになり、したがって両接続電極の接続を安定して行うことができるとともに、それぞれの半導体パッケージにおける各導電性突起電極における接続電極との接続部面積が均一になるため、それぞれの接続部分に発生する応力の均一化を図ることができ、したがって破壊が発生するのを防止することができる。
また、本発明の他の構成によると、少なくとも、第１接続電極および第２接続電極については、それぞれの接続部面積が同一の大きさで、かつ両半導体パッケージの積層時に、互いに対向する接続電極同士の投影位置（投影中心位置）が同一となるようにされているので、やはり、安定した状態で接続を行うことができるとともに、その接続は垂直方向で行われるため（斜め方向ではなく）、各導電性突起電極と接続電極との接続部分には応力集中が起こりにくくなり、したがって破壊が発生するのを防止することができる。
［実施の形態１］
以下、本発明の実施の形態１に係る半導体装置およびその製造方法について、図１および図２を参照しながら説明する。
本実施の形態１に係る半導体装置は、それぞれ半導体素子を有する半導体パッケージが２個積層されるとともに、それぞれに設けられた接続電極を介して互いに電気的に接続されたものである。
すなわち、図１に示すように、この半導体装置は、第１配線基板２の表面（上面）に第１半導体素子３が配置されるとともに、その裏面（下面）に実装用接続電極４が複数配置され、また前記表面に第１接続電極５が複数配置されてなる第１半導体パッケージ１と、第２配線基板１２の表面（上面）に第２半導体素子１３が配置されるとともに、その裏面（下面）に第２接続電極１４が複数配置されてなる第２半導体パッケージ１１とが具備され、さらにこれら両半導体パッケージ１，１１同士が、第１接続電極５および第２接続電極１４間に配置される導電性突起電極１５を介して積層されたものである。
前記第１半導体素子３は第１配線基板２の表面に、フリップチップ法により実装されており、すなわちこの第１半導体素子３は、第１配線基板２の表面に配置された接続用端子である金属電極６に接続されるとともに、その周縁は絶縁性樹脂７により覆われている。なお、前記実装用接続電極４には、他の実装基板（図示せず）に接続するための導電性の実装用突起電極８が接続されており、また両半導体パッケージ１，１１の積層前の段階においては、上記突起電極１５は第２接続電極１４に接続されている。
さらに、第２半導体素子１３は第２配線基板１２の表面に絶縁性接着剤１６を介して配置されるとともに、金属細線１７を介して第２接続電極１４側に電気的に接続された後、封止樹脂１８にて覆われ保護されている。
そして、前記各実装用接続電極４同士、各第１接続電極５同士、および各第２接続電極１４同士については、それぞれ同一の接続部面積にされており、また各第１接続電極５の接続部面積の方が各第２接続電極１４の接続部面積よりも大きく（広く）、言い換えれば、各第１接続電極５の端部接続面の径ａが各第２接続電極１４の端部接続面の径ｂよりも大きくされている。
勿論、これら各第１接続電極５と各第２接続電極１４とは、互いに対向する位置で且つ両配線基板２，１２同士が互いに平行である状態のときに、水平面上で同一（または、ほぼ同一）の位置となるように（正確には、一方の配線基板側から他方の配線基板上への投影中心位置同士が同一となるように）配置されている。
ところで、通常、半導体パッケージ、すなわち配線基板に半導体素子および接続電極が実装された場合には所定方向に反った状態になる。例えば、図１に示す本実施の形態１の場合には、第１配線基板２の中央が上方に突出するように反り、第２配線基板１２の中央が下方に突出するように互いに逆方向に反ることになる。
次に、前記半導体装置の製造方法を図２に基づき説明する。
まず、図２（ａ）に示すように、第１配線基板２の裏面に実装用接続電極４が複数配置されるとともにその表面に所定の端子径ａを有する第１接続電極５が複数配置され且つ表面中央に第１半導体素子３がフリップフロップにて実装され、さらに前記実装用接続電極４に実装用突起電極８が接続されてなる第１半導体パッケージ１、および第２配線基板１２の裏面に第１接続電極５よりも小さい端子径ｂを有する第２接続電極１４が複数配置されるとともに表面に第２半導体素子１３が実装され、また前記各第２接続電極１４に導電性突起電極１５が接続されてなる第２半導体パッケージ２を準備する。
なお、上述したように、これら半導体パッケージ１，１１は、反らない平行な状態のときに、第１接続電極５と第２接続電極１４との中心位置が一致しているが、反った状態では、図２（ａ）に示すように、両中心位置５ａ，１４ａ同士に位置ずれδが生じていることになる。
次に、前記第１半導体パッケージ１の第１接続電極５上に導電性突起電極１５を介して第２半導体パッケージ１１を載置した後、リフロー工程により、当該導電性突起電極１５を加熱すれば、第１接続電極５と第２接続電極１４とが電気的に接続されて半導体装置が得られる。
ところで、第１半導体パッケージ１に第２半導体パッケージ１１を積層した場合、第１接続電極５と第２接続電極１４とには、位置ずれδが生じるが、第１接続電極５の接続部面積の方が、第２接続電極１４の接続部面積よりも大きくされているため、両者の接続は支障なく行われ、したがって確実な接続状態が得られる。
なお、各接続電極５，１４の大きさについて説明すれば、各半導体パッケージ１，１１に反りが生じた状態でも、第２接続電極１４を、第２配線基板１２の上面から第１配線基板２上に投影した場合に、その投影面積が、第１配線基板２上の第１接続電極５の接続部面積内に入るような（カバーするような）大きさ（サイズ）にされている。
上述した半導体装置の構成によると、第１半導体パッケージ１の第１接続電極５と第２半導体パッケージ１１の第２接続電極１４とは、反りの無い平坦な状態において、互いの中心位置が同一となるようにされるとともに、第１接続電極５の接続部面積の方が第２接続電極１４のそれよりも大きくされているため、各半導体パッケージ１，１１に反りが生じている場合でも、第１接続電極５の接続部面積内に第２接続電極１４の接続部全体が入ることになるため、両接続電極５，１４同士の接続を確実に行うことができる。
また、少なくとも、各第１接続電極５同士および各第２接続電極１４同士については、それぞれの接続部面積が同一の大きさにされているため、従来のように、反りの拡がりに応じて、接続部面積が小さくなっているものに比べて、発生する応力の均一化を図ることができ、したがって導電性突起電極と接続電極との接続部分に破壊が生じるのを防止することができる。
［実施の形態２］
以下、本発明の実施の形態２に係る半導体装置およびその製造方法について、図３および図４を参照しながら説明する。
なお、本実施の形態２における半導体装置の構成部材は、上述した実施の形態１にて説明した半導体装置の構成部材と、基本的には同一構成であるため、同一部材には同一番号を付して説明する。
すなわち、図３に示すように、本実施の形態に係る半導体装置は、第１配線基板２の表面（上面）に第１半導体素子３が配置されるとともに、その裏面（下面）に実装用接続電極４が複数配置され、また前記表面に第１接続電極５が複数配置されてなる第１半導体パッケージ１と、第２配線基板１２の表面（上面）に第２半導体素子１３が配置されるとともに、その裏面（下面）に第２接続電極１４が複数配置されてなる第２半導体パッケージ１１とが具備され、さらにこれら両半導体パッケージ１，１１同士が、第１接続電極５および第２接続電極１４同士間に配置される導電性突起電極１５を介して積層されたものである。
前記第１半導体素子３は第１配線基板２の表面に、フリップチップ法により実装されており、すなわちこの第１半導体素子３は、第１配線基板２の表面に配置された接続用端子である金属電極６に接続されるとともに、その周縁は絶縁性樹脂７により覆われている。なお、前記実装用接続電極４には、例えば実装基板（図示せず）に接続するための導電性の実装用突起電極８が接続されており、また両半導体パッケージ１，１１の積層前の段階においては、上記導電性突起電極１５は第２接続電極１４に接続されている。
さらに、前記第２半導体素子１３は第２配線基板１２の表面に絶縁性接着剤１６を介して配置されるとともに、金属細線１７を介して第２接続電極１４側に電気的に接続された後、封止樹脂１８にて覆われ保護されている。
そして、前記各実装用接続電極４、各第１接続電極５、および各第２接続電極１４については、全て、同一の接続部面積（同一の大きさ）にされている。
通常、半導体パッケージ、すなわち配線基板に半導体素子および接続電極が実装された場合には所定方向に反った状態になる。例えば、図３に示す本実施の形態２の場合には、第１配線基板２の中央が上方に突出するように反り、第２配線基板１２の中央が下方に突出するように互いに逆方向に反ることとなる。
さらに、これら各第１接続電極５と各第２接続電極１４とは、互いに対向する位置で配置されるとともに、両配線基板２，１２同士が反った状態のときに、水平面上で同一（または、ほぼ同一）の位置となるように（正確には、一方の配線基板側から他方の配線基板上への投影中心位置同士が同一になるように）配置されている。したがって、両配線基板２，１２同士が反っていない互いに平行な状態においては、両接続電極５，１４の中心位置がずれていることになる。
次に、前記半導体装置の製造方法を図４に基づき説明する。
まず、図４（ａ）に示すように、第１配線基板２の裏面に実装用接続電極４が複数配置されるとともにその表面に第１接続電極５が複数配置され且つ表面中央に第１半導体素子３がフリップフロップにて実装され、さらに前記実装用接続電極４に導電性の実装用突起電極８が接続されてなる第１半導体パッケージ１、および第２配線基板１２の裏面に第２接続電極１４が複数配置されるとともに表面に第２半導体素子１３が実装され、また前記各第２接続電極１４に導電性突起電極１５が接続されてなる第２半導体パッケージ１１を準備する。
なお、上述したように、これら半導体パッケージ１，１１は、反らない平行な状態のときに、第１接続電極５と第２接続電極１４との中心位置がずれているが、反った状態では、図４（ａ）に示すように、互いの中心位置５ａ，１４ａが一致している。
次に、前記第１半導体パッケージ１の第１接続電極５上に導電性突起電極１５を介して第２半導体パッケージ１１を載置した後、リフロー工程により、当該導電性突起電極１５を加熱すれば、第１接続電極５と第２接続電極１４とが電気的に接続されて半導体装置が得られる。
上述したように、互いに対向する第１接続電極および第２接続電極の接続部面積が全て同一の大きさにされるとともに、両半導体パッケージを積層した際に、両接続電極同士の位置（投影中心位置）が一致するように、配線基板に配置されているため、両半導体パッケージを互いに積層した際に、しかも両配線基板同士が互いに反っている場合でも、第１接続電極と第２接続電極とは、互いにその中心位置が一致するため（より詳しくは、配線基板が互いに平行な状態のときには、接続電極同士がずれるように配置されている）、両者の接続は垂直方向で支障なく且つ安定して行われ、しかも、両接続電極の接続部面積が同一面積にされているため、従来のように、接続部面積を変化させるようにしたものに比べて、各接続部分には応力集中が起こりにくくなり、したがって破壊の発生を防止することができる。
また、上記各実施の形態においては、２個の半導体パッケージを積層する場合について適用したが、勿論、３個以上の半導体パッケージが積層されてなる半導体装置を得る場合にも適用することができる。
以上、説明したように、複数の半導体パッケージを積層してなる半導体装置を製造する際に、これら半導体パッケージが互いに反っている場合でも、両半導体パッケージを接続する導電性突起電極による接続を安定した状態で行うことができるとともに、それぞれの接続部分に発生する応力の均一化を図ることができ、特に、半導体素子が実装された配線基板を積層されてなる半導体装置およびその製造に有用である。
本発明の実施の形態１に係る半導体装置の断面図である。 同実施の形態１に係る半導体装置の製造方法を説明する断面図である。 本発明の実施の形態２に係る半導体装置の断面図である。 同実施の形態２に係る半導体装置の製造方法を説明する断面図である。 従来の半導体装置の断面図である。
符号の説明
１ 第１半導体パッケージ
２ 第１配線基板
３ 第１半導体素子
４ 実装用接続電極
５ 第１接続電極
８ 実装用突起電極
１１ 第２半導体パッケージ
１２ 第２配線基板
１３ 第２半導体素子
１４ 第２接続電極
１５ 導電性突起電極

Claims (5)

  1. それぞれ配線基板の表面に半導体素子が配置されてなる２個の半導体パッケージを、これら両配線基板の対向する面にそれぞれ複数ずつ設けられた第１接続電極および第２接続電極同士間に配置される導電性突起電極を介して、積層してなる半導体装置であって、
    前記各第１接続電極における導電性突起電極との接続部面積をそれぞれ同一にするとともに、前記各第２接続電極における導電性突起電極との接続部面積をそれぞれ同一になし、
    さらに前記第１接続電極の接続部面積と第２接続電極の接続部面積とが互いに異なるようにしたことを特徴とする半導体装置。
  2. 第１接続電極の接続部面積を第２接続電極の接続部面積よりも大きくしたことを特徴とする請求項１に記載の半導体装置。
  3. それぞれ配線基板の表面に半導体素子が配置されてなる２個の半導体パッケージを、これら両配線基板の対向する面にそれぞれ複数ずつ設けられた第１接続電極および第２接続電極同士間に配置される導電性突起電極を介して、積層してなる半導体装置であって、
    前記各第１接続電極および前記各第２接続電極の接続部面積を全て同一になし、
    さらに前記第１接続電極および前記第２接続電極の各配線基板に対する形成位置を、両半導体パッケージを積層した際に、前記両接続電極の投影中心が一致するような位置にしたことを特徴とする半導体装置。
  4. 第１配線基板の表面に半導体素子およびそれぞれ同一の接続部面積を有する複数の第１接続電極を配置して第１半導体パッケージを形成する工程と、
    第２配線基板の表面に半導体素子が配置されるとともに裏面の前記各第１接続電極に対向する位置に、これら各第１接続電極と異なる接続部面積でしかもそれぞれ同一の接続部面積を有する第２接続電極を複数配置して第２半導体パッケージを形成する工程と、
    前記各第２接続電極に導電性突起電極を形成する工程と、
    これら各導電性突起電極を前記各第１接続電極に接続することにより、前記第１半導体パッケージと前記第２半導体パッケージとを積層する工程と
    を具備したことを特徴とする半導体装置の製造方法。
  5. 第１配線基板の表面に半導体素子およびそれぞれ同一の接続部面積を有する複数の第１接続電極を配置して第１半導体パッケージを形成する工程と、
    第２配線基板の表面に半導体素子が配置されるとともに裏面の前記各第１接続電極に対向する位置に、これら各第１接続電極と同一の接続部面積を有する第２接続電極を複数配置して第２半導体パッケージを形成する工程と、
    前記各第２接続電極に導電性突起電極をそれぞれ形成する工程と、
    これら各導電性突起電極を前記各第１接続電極に接続することにより、前記両半導体パッケージ同士を積層する工程とを具備し、
    かつ前記第１接続電極および前記第２接続電極の各配線基板に対する形成位置を、両半導体パッケージを積層した際に、前記両接続電極の投影中心が一致するような位置にした
    ことを特徴とする半導体装置の製造方法。
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