KR20150055438A - 인쇄회로기판, 이를 포함하는 반도체 패키지 및 인쇄회로기판 제조 방법 - Google Patents

인쇄회로기판, 이를 포함하는 반도체 패키지 및 인쇄회로기판 제조 방법 Download PDF

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Abstract

인쇄회로기판, 이를 포함하는 반도체 패키지 및 인쇄회로기판 제조 방법이 개시된다. 본 발명의 일 측면에 따르면, 반도체칩이 실장되는 실장 영역과 실장 영역을 둘러싸는 외곽 영역을 포함하는 패키지 기판, 패키지 기판의 일면 중 실장 영역에 형성되는 제1 중앙 회로패턴, 패키지 기판의 타면 중 실장 영역에 형성되며 제1 중앙 회로패턴의 두께보다 큰 두께를 갖는 제2 중앙 회로패턴, 패키지 기판의 일면 중 외곽 영역에 형성되는 제1 외곽 회로패턴, 및 패키지 기판의 타면 중 외곽 영역에 형성되며 제1 외곽 회로패턴의 두께보다 작은 두께를 갖는 제2 외곽 회로패턴을 포함하는 인쇄회로기판이 제공된다.

Description

인쇄회로기판, 이를 포함하는 반도체 패키지 및 인쇄회로기판 제조 방법{PRINTED CIRCUIT BOARD, SEMICONDUCTOR PACKAGE HAVING THE SAME AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 인쇄회로기판, 이를 포함하는 반도체 패키지 및 인쇄회로기판 제조 방법에 관한 것이다.
반도체 패키지는 인쇄회로기판 상에 반도체칩을 실장함으로써 형성될 수 있다. 이와 같은 반도체칩은 인쇄회로기판의 회로패턴과 솔더에 의해 접합될 수 있다. 그리고 이와 같이 제조된 반도체 패키지는 메인보드 등의 인쇄회로기판 상에 실장될 수 있으며, 반도체 패키지와 메인보드 역시 솔더에 의해 접합될 수 있다.
인쇄회로기판과 반도체칩 간 접합은 고온의 열을 이용한 리플로우 공정을 통해 수행될 수 있다. 이 경우 인쇄회로기판과 반도체칩은 열팽창률이 서로 상이하여 리플로우 공정을 통해 생산되는 반도체 패키지에는 휨이 발생될 수 있으며, 이와 같이 반도체 패키지에 존재하는 휨은 반도체 패키지와 메인보드와의 접합에 영향을 미칠 수 있다.
대한민국 공개특허공보 제10-1997-0058409호(1997.07.31)
본 발명의 실시예들은, 반도체 패키지의 휨을 저감할 수 있는 인쇄회로기판과 그 제조 방법, 및 이러한 인쇄회로기판을 포함하여 휨이 저감된 반도체 패키지를 제공하는 것이다.
본 발명의 일 측면에 따르면, 반도체칩이 실장되는 실장 영역과 실장 영역을 둘러싸는 외곽 영역을 포함하는 패키지 기판, 패키지 기판의 일면 중 실장 영역에 형성되는 제1 중앙 회로패턴, 패키지 기판의 타면 중 실장 영역에 형성되며 제1 중앙 회로패턴의 두께보다 큰 두께를 갖는 제2 중앙 회로패턴, 패키지 기판의 일면 중 외곽 영역에 형성되는 제1 외곽 회로패턴, 및 패키지 기판의 타면 중 외곽 영역에 형성되며 제1 외곽 회로패턴의 두께보다 작은 두께를 갖는 제2 외곽 회로패턴을 포함하는 인쇄회로기판이 제공된다.
제1 중앙 회로패턴과 제2 중앙 회로패턴 간 두께 차이는 제1 외곽 회로패턴과 제2 외곽 회로패턴 간 두께 차이와 동일할 수 있다.
제1 중앙 회로패턴의 두께와 제2 외곽 회로패턴의 두께는 서로 동일하고, 제2 중앙 회로패턴의 두께와 제1 외곽 회로패턴의 두께는 서로 동일할 수 있다.
반도체칩은 패키지 기판의 일면 중 실장 영역에 배치되고, 제1 중앙 회로패턴은 솔더에 의해 반도체칩의 전극과 전기적으로 연결될 수 있다.
반도체칩의 전극은 반도체칩의 하면에 형성되어, 반도체칩은 온도 상승에 따라 반도체칩의 하면 측으로 볼록하게 휨이 발생되고, 실장 영역은 온도 상승에 따라 반도체칩의 휨 방향과 동일하게 패키지 기판의 타면 측으로 볼록하게 휨이 발생되며, 외곽 영역은 온도 상승에 따라 반도체칩의 휨 방향과 반대로 패키지 기판의 일면 측으로 볼록하게 휨이 발생될 수 있다.
패키지 기판은, 서로 적층된 복수의 절연층, 및 복수의 절연층 사이에 형성되는 내부 회로패턴을 포함할 수 있다.
본 발명의 다른 측면에 따르면, 전극이 형성된 반도체칩, 반도체칩이 실장되는 실장 영역과 실장 영역을 둘러싸는 외곽 영역을 포함하는 패키지 기판, 패키지 기판의 일면 중 실장 영역에 형성되는 제1 중앙 회로패턴, 패키지 기판의 타면 중 실장 영역에 형성되며 제1 중앙 회로패턴의 두께보다 큰 두께를 갖는 제2 중앙 회로패턴, 패키지 기판의 일면 중 외곽 영역에 형성되는 제1 외곽 회로패턴, 및 패키지 기판의 타면 중 외곽 영역에 형성되며 제1 외곽 회로패턴의 두께보다 작은 두께를 갖는 제2 외곽 회로패턴을 포함하는 반도체 패키지가 제공된다.
제1 중앙 회로패턴과 제2 중앙 회로패턴 간 두께 차이는 제1 외곽 회로패턴과 제2 외곽 회로패턴 간 두께 차이와 동일할 수 있다.
제1 중앙 회로패턴의 두께와 제2 외곽 회로패턴의 두께는 서로 동일하고, 제2 중앙 회로패턴의 두께와 제1 외곽 회로패턴의 두께는 서로 동일할 수 있다.
반도체칩은 패키지 기판의 일면 중 실장 영역에 배치되고, 제1 중앙 회로패턴은 솔더에 의해 반도체칩의 전극과 전기적으로 연결될 수 있다.
반도체칩의 전극은 반도체칩의 하면에 형성되어, 반도체칩은 온도 상승에 따라 반도체칩의 하면 측으로 볼록하게 휨이 발생되고, 실장 영역은 온도 상승에 따라 반도체칩의 휨 방향과 동일하게 패키지 기판의 타면 측으로 볼록하게 휨이 발생되며, 외곽 영역은 온도 상승에 따라 반도체칩의 휨 방향과 반대로 패키지 기판의 일면 측으로 볼록하게 휨이 발생될 수 있다.
패키지 기판은, 서로 적층된 복수의 절연층, 및 복수의 절연층 사이에 형성되는 내부 회로패턴을 포함할 수 있다.
본 발명의 또 다른 측면에 따르면, 반도체칩이 실장되는 실장 영역과 실장 영역을 둘러싸는 외곽 영역을 포함하는 패키지 기판을 제공하는 단계, 패키지 기판의 일면에 제1 외부 회로패턴을 형성하고, 패키지 기판의 타면에 제2 외부 회로패턴을 형성하는 단계, 및 패키지 기판의 일면 중 실장 영역에 위치하는 제1 외부 회로패턴을 일부 두께만큼 제거하고, 패키지 기판의 타면 중 외곽 영역에 위치하는 제2 외부 회로패턴을 일부 두께만큼 제거하는 단계를 포함하는 인쇄회로기판 제조 방법이 제공된다.
제1 외부 회로패턴과 제2 외부 회로패턴은 서로 동일한 두께로 형성될 수 있다.
제1 외부 회로패턴과 제2 외부 회로패턴은 서로 동일한 두께만큼 제거될 수 있다.
제1 외부 회로패턴 및 제2 외부 회로패턴을 각각 형성하는 단계는, 패키지 기판의 일면 및 타면에 제1 외부 회로패턴 및 제2 외부 회로패턴의 위치에 대응되도록 개구부가 형성된 레지스트를 형성하는 단계, 및 도금에 의하여 개구부에 도전성 물질을 충전하는 단계를 포함할 수 있다.
제1 외부 회로패턴 및 제2 외부 회로패턴을 일부 두께만큼 제거하는 단계는, 에칭에 의하여 수행될 수 있다.
본 발명의 실시예들에 따르면, 반도체 패키지의 휨을 저감할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지의 인쇄회로기판을 나타낸 평면도.
도 3은 본 발명의 일 실시예에 따른 반도체 패키지의 인쇄회로기판을 개략적으로 나타낸 단면도.
도 4 및 도 5는 본 발명의 일 실시예에 따른 반도체 패키지의 휨 경향을 설명하기 위한 도면.
도 6은 본 발명의 다른 실시예에 따른 인쇄회로기판 제조 방법을 나타낸 순서도.
도 7 내지 도 9는 본 발명의 다른 실시예에 따른 인쇄회로기판 제조 방법의 각 공정을 나타낸 단면도.
본 발명에 따른 인쇄회로기판, 이를 포함하는 반도체 패키지 및 인쇄회로기판 제조 방법의 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
본 실시예에 따르면, 도 1 내지 도 3에 도시된 바와 같이, 실장 영역(R1)과 외곽 영역(R2)으로 구성된 패키지 기판(110), 패키지 기판(110)의 실장 영역(R1) 양면에 각각 형성되는 제1 중앙 회로패턴(122) 및 제2 중앙 회로패턴(132), 패키지 기판(110)의 외곽 영역(R2) 양면에 각각 형성되는 제1 외곽 회로패턴(124) 및 제2 외곽 회로패턴(134)을 포함하는 인쇄회로기판(200) 및 이러한 인쇄회로기판(200)에 반도체칩(10)이 실장된 반도체 패키지(100)가 제시된다.
이와 같은 본 실시예에 따르면, 패키지 기판(110)의 실장 영역(R1)의 양면에 제1 중앙 회로패턴(122) 및 제2 중앙 회로패턴(132)이 서로 상이한 두께(t1, t3)로 형성되고, 패키지 기판(110)의 외곽 영역(R2)의 양면에 제1 외곽 회로패턴(124) 및 제2 외곽 회로패턴(134)이 서로 상이한 두께(t2, t4)로 형성되되, 제2 중앙 회로패턴(132)이 제1 중앙 회로패턴(122) 보다 두껍게 형성되고, 제2 외곽 회로패턴(134)이 및 제1 외곽 회로패턴(124) 보다 얇게 형성됨으로써, 리플로우 공정에 의해 제작된 반도체 패키지(100)의 상온에서의 휨이 보다 저감될 수 있다.
이하 도 1 내지 도 5를 참조하여 본 실시예의 구조 및 원리에 대해 보다 구체적으로 설명한다.
반도체칩(10)은 도 1에 도시된 바와 같이 그 하면에 다수의 전극(12)이 형성될 수 있으며, 반도체칩(10)은 패키지 기판(110)의 일면 중 실장 영역(R1)에 배치되며, 반도체칩(10)의 전극(12)은 솔더(140)에 의해 인쇄회로기판(200), 구체적으로는 제1 중앙 회로패턴(122)과 전기적으로 연결될 수 있다.
반도체칩(10)의 전극(12)과 제1 중앙 회로패턴(122) 간 접속은 솔더(140)에 고온의 열을 가하는 리플로우 공정에 따라 이루어질 수 있다. 반도체칩(10)은 실리콘 등의 재질로 이루어질 수 있고, 전극(12)은 구리 등의 금속으로 이루어질 수 있다. 구리 등의 금속은 실리콘 등의 재질보다 열팽창률이 높으므로, 리플로우 공정을 위해 반도체칩(10)에 열을 가하면 반도체칩(10)은 온도 상승에 따라 전극(12)이 형성된 하면 측으로, 즉 하측 방향으로 볼록하게 휨이 발생될 수 있다. (도 4 참고)
패키지 기판(110)은 도 1 및 도 2에 도시된 바와 같이 상술한 반도체칩(10)이 실장되는 실장 영역(R1)과 이러한 실장 영역(R1)의 외주부를 둘러싸는 외곽 영역(R2)으로 구분될 수 있다. 도 1에 도시된 바와 같이 패키지 기판(110)의 실장 영역(R1)은 반도체칩(10)의 횡단면적과 대응되도록 설정되어 실장 영역(R1)은 반도체칩(10)에 의해 완전히 커버된다.
이러한 실장 영역(R1)과 외곽 영역(R2)은 반도체칩(10)이 실장되는 위치를 고려하여 가상으로 구획된 영역으로 이들 실장 영역(R1)과 외곽 영역(R2)은 경계를 갖는 별개의 구성이 아니라 도 1에 도시된 바와 같이 패키지 기판(110)을 구성하는 절연층(112) 각각은 하나의 단일한 층을 이루고 있다. 도 2는 인쇄회로기판(200)을 나타낸 평면도로서 실장 영역(R1)이 별개의 구성이 아니라는 점을 명확히 하기 위해 도 2에는 실장 영역(R1)을 점선으로 표시하였다.
그리고 패키지 기판(110)은 도 1에 도시된 바와 같이 서로 적층된 다수의 절연층(112)과 이들 절연층(112) 사이에 형성되는 내부 회로패턴(114)으로 구성될 수 있으나, 이 외에도 도 3에 도시된 바와 같이 패키지 기판(110)이 단일층으로 구성되어 2층의 회로를 갖는 경우도 본 발명의 권리범위에 포함될 수 있다. 또한 도 1과 같이 패키지 기판(110)이 내부 회로패턴(114)을 포함하는 경우 내부 회로패턴(114)은 서로 동일한 두께로 형성될 수 있다.
이와 같은 실장 영역(R1)의 양면에는 각각 제1 중앙 회로패턴(122)과 제2 중앙 회로패턴(132)이 서로 상이한 두께(t1, t3)로 형성될 수 있다. 도 3은 이러한 상이한 두께 관계를 보다 명시적으로 나타내기 위한 것으로, 제1 외부 회로패턴(120)과 제1 외부 회로패턴(120)은 연속된 층 구조로 단순화되어 표시되었다.
도 1 및 도 3에 도시된 바와 같이 제1 중앙 회로패턴(122)은 패키지 기판(110) 일면의 실장 영역(R1)에 형성되고, 제2 중앙 회로패턴(132)은 패키지 기판(110) 타면의 실장 영역(R1)에 형성되며 제1 중앙 회로패턴(122)의 두께(t1)보다 큰 두께(t3)를 가질 수 있다.
이와 같이 패키지 기판(110)의 실장 영역(R1)의 경우 반도체칩(10)이 실장되는 일면에 형성된 제1 중앙 회로패턴(122)의 두께(t1)가 타면에 형성된 제2 중앙 회로패턴(132)의 두께(t3)보다 작으므로, 리플로우 공정을 위해 반도체칩(10)과 함께 인쇄회로기판(200)에 열이 가해지면 도 4에 도시된 바와 같이 패키지 기판(110)의 실장 영역(R1)은 온도 상승에 따라 패키지 기판(110)의 타면 방향, 즉 하측 방향으로 볼록하게 휨이 발생될 수 있다. 제1 중앙 회로패턴(122)과 제2 중앙 회로패턴(132)은 구리 등의 금속으로 이루어지므로 그 양이 증가될수록 열에 의한 팽창량이 증가되어 금속의 양이 많은 패키지 기판(110)의 타면 방향으로 볼록하게 휨이 발생되는 것이다.
상술한 바와 같이 반도체칩(10)의 경우 리플로우 공정시 전극(12)이 형성된 하면 측으로 볼록하게 휨이 발생될 수 있다. 따라서 이러한 반도체칩(10)의 하면이 실장 영역(R1)의 제1 중앙 회로패턴(122)을 향하도록 배치하고 리플로우 공정을 수행하는 경우 반도체칩(10)과 패키지 기판(110)의 실장 영역(R1)은 동일한 휨 경향을 가질 수 있어 반도체칩(10)의 전극(12)과 제1 중앙 회로패턴(122) 간 접속 신뢰성을 높일 수 있다.
본 실시예의 경우 반도체칩(10)의 전극(12)에 의해 반도체칩(10)이 하면 측으로 볼록하게 휨이 발생되며 이러한 휨 경향을 고려하여 반도체칩(10)을 실장 영역(R1)의 제1 중앙 회로패턴(122) 상에 실장하는 경우를 일례로 제시하였으나, 이와 달리 반도체칩(10)은 내부 회로 구조 등에 따라 상면 측으로 볼록하게 휨이 발생될 수도 있다. 이러한 경우에는 반도체칩(10)을 실장 영역(R1)의 제2 중앙 회로패턴(132) 상에 실장할 수도 있으며, 이러한 구조 역시 본 발명의 권리범위에 포함됨은 물론이다.
도 1 및 도 3에 도시된 바와 같이 제1 외곽 회로패턴(124)은 패키지 기판(110) 일면의 외곽 영역(R2)에 형성되고, 제2 외곽 회로패턴(134)은 패키지 기판(110) 타면의 외곽 영역(R2)에 형성되며 제1 외곽 회로패턴(124)의 두께(t2)보다 작은 두께(t4)를 가질 수 있다.
이와 같이 패키지 기판(110)의 외곽 영역(R2)의 경우, 반도체칩(10)이 실장되는 일면의 외곽에 형성된 제1 외곽 회로패턴(124)의 두께(t2)가 타면의 외곽에 형성된 제2 외곽 회로패턴(134)의 두께(t4)보다 크므로, 리플로우 공정을 위해 반도체칩(10)과 함께 인쇄회로기판(200)에 열이 가해지면 도 4에 도시된 바와 같이 패키지 기판(110)의 외곽 영역(R2)은 온도 상승에 따라 패키지 기판(110)의 일면 방향, 즉 상측 방향으로 볼록하게 휨이 발생될 수 있다. 제1 외곽 회로패턴(124)과 제2 외곽 회로패턴(134)은 구리 등의 금속으로 이루어지므로 그 양이 증가될수록 열에 의한 팽창량이 증가되어 금속의 양이 많은 패키지 기판(110)의 일면 방향으로 볼록하게 휨이 발생되는 것이다.
도 5에 도시된 바와 같이 리플로우 공정이 완료된 후 반도체 패키지(100)가 상온 상태에 있는 경우, 반도체칩(10)과 패키지 기판(110)의 실장 영역(R1)은, 리플로우 공정에 의해 열이 가해지던 도 4의 상태와는 달리 상측 방향으로 약간 볼록하게 휨이 발생될 수 있다. 즉 패키지 기판(110)은 반도체칩(10)에 비해 높은 열팽창률을 가지고 있어 상온으로 복귀시 반도체칩(10)에 비해 수축량도 크게 되므로, 패키지 기판(110)의 실장 영역(R1)과 그에 실장된 반도체칩(10)에는 가열시와는 반대로 상측 방향으로 다소 볼록한 휨이 발생될 수도 있다.
본 실시예의 경우, 상술한 바와 같이 제1 외곽 회로패턴(124)이 제2 외곽 회로패턴(134)보다 두껍게 형성됨으로써, 도 4에 도시된 바와 같이 패키지 기판(110)의 외곽 영역(R2)은 리플로우 공정시 상측으로 볼록하게 휨이 발생되나, 리플로우 공정 후 상온으로 복귀시에는 패키지 기판(110)의 외곽 영역(R2)은 반도체칩(10)의 열팽창률에 영향을 받지 않고 실장 영역(R1)과는 반대 경향으로 수축이 일어나게 되므로, 리플로우 공정 후 상온에서의 반도체 패키지(100)는 도 5에 도시된 바와 같이 휨이 저감되어 전체적으로 평판 형상에 가까운 구조를 가질 수 있다.
이에 대해, 제1 외곽 회로패턴(124)과 제2 외곽 회로패턴(134)의 두께가 동일하거나 제1 중앙 회로패턴(122)과 제2 중앙 회로패턴(132)과 대응되게 제1 외곽 회로패턴(124)이 제2 외곽 회로패턴(134)보다 얇게 형성되는 경우 패키지 기판(110)의 외곽 영역(R2)은 리플로우 공정시 중앙의 실장 영역(R1)과 동일하게 하측으로 볼록하게 휨이 발생된 뒤, 리플로우 완료 후 실장 영역(R1)과 동일한 경향으로 수축이 일어나게 되어, 상온에서 반도체 패키지(100)는 전체적으로 상측으로 크게 볼록한 휨을 가지게 된다.
한편 제1 중앙 회로패턴(122)과 제2 중앙 회로패턴(132) 간 두께 차이(t3-t1)는 제1 외곽 회로패턴(124)과 제2 외곽 회로패턴(134) 간 두께 차이(t2-t4)와 동일하게 설정될 수 있다. 이와 같이 제1 중앙 회로패턴(122)과 제2 중앙 회로패턴(132), 제1 외곽 회로패턴(124)과 제2 외곽 회로패턴(134) 간 각 두께 차이를 동일하게 설정하여 열에 의한 휨 경향에 있어 대칭성을 가질 수 있게 되므로, 리플로우 공정후 상온에서의 반도체 패키지(100)에서 전체적인 휨을 크게 저감시킬 수 있다.
나아가 제1 중앙 회로패턴(122)의 두께(t1)와 제2 외곽 회로패턴(134)의 두께(t4)는 서로 동일하고, 제2 중앙 회로패턴(132)의 두께(t3)와 제1 외곽 회로패턴(124)의 두께(t2)는 서로 동일하게 설정될 수 있다. 이와 같이 제1 중앙 회로패턴(122)과 제2 중앙 회로패턴(132), 제1 외곽 회로패턴(124)과 제2 외곽 회로패턴(134) 간 각 두께 차이를 동일하게 하는 것에 더하여 이들 각 회로패턴의 두께를 동일하게 설정함으로써 휨 경향의 대칭성을 더욱 향상시킬 수 있게 된다.
그리고 도 1에 도시된 바와 같이, 패키지 기판(110)의 양면에는 각각 솔더레지스트층(160)이 형성될 수 있으며, 솔더레지스트층(160) 중 패드에 대응되는 영역에는 개구부가 형성된다. 구체적으로, 제1 중앙 회로패턴(122)의 패드에 해당되는 부분은 노출되어 반도체칩(10)의 전극(12)과 솔더(140)에 의해 전기적으로 접속되고, 제2 외부 회로패턴(130)의 패드에 해당되는 부분에도 마더보드 등에 전기적 접속을 위한 솔더(150)가 형성될 수 있다.
이하 도 6 내지 도 9를 참조하여, 본 발명의 다른 실시예에 따른 인쇄회로기판(200) 제조 방법에 대해 설명한다.
본 실시예에 따르면, 도 6 내지 도 9에 도시된 바와 같이, 반도체칩(10)이 실장되는 실장 영역(R1)과 실장 영역(R1)을 둘러싸는 외곽 영역(R2)을 포함하는 패키지 기판(110)을 제공하는 단계(S110), 패키지 기판(110)의 일면에 제1 외부 회로패턴(120)을 형성하고, 패키지 기판(110)의 타면에 제2 외부 회로패턴(130)을 형성하는 단계(S120), 및 패키지 기판(110)의 일면 중 실장 영역(R1)에 위치하는 제1 외부 회로패턴(120)을 일부 두께만큼 제거하고, 패키지 기판(110)의 타면 중 외곽 영역(R2)에 위치하는 제2 외부 회로패턴(130)을 일부 두께만큼 제거하는 단계(S130)를 포함하는 인쇄회로기판(200) 제조 방법이 제시된다.
본 실시예에 따라 제조되는 인쇄회로기판(200)의 구성 및 작용에 대해서는 전술한 실시예를 통해 구체적으로 설명한 바 있으므로 이하에서는 인쇄회로기판(200)의 제조 방법을 중심으로 설명하도록 한다.
먼저 도 6 및 도 7에 도시된 바와 같이 반도체칩(10)이 실장되는 실장 영역(R1)과 실장 영역(R1)을 둘러싸는 외곽 영역(R2)을 포함하는 패키지 기판(110)을 제공한다(S110). 패키지 기판(110)은 반도체칩(10)의 사이즈에 대응하여 실장 영역(R1), 외곽 영역(R2)으로 구성된 가상의 영역으로 구분할 수 있다.
본 실시예의 경우 도 7에 도시된 바와 같이 패키지 기판(110)이 단층으로 구성된 경우를 일례로 제시하며, 패키지 기판(110)의 양면에 제1 외부 회로패턴(120) 및 제2 외부 회로패턴(130)의 형성을 위한 시드층(170)이 형성된 경우를 일례로서 제시한다.
다음으로, 도 6 및 도 7에 도시된 바와 같이, 패키지 기판(110)의 일면에 제1 외부 회로패턴(120)을 형성하고, 패키지 기판(110)의 타면에 제2 외부 회로패턴(130)을 형성한다(S120). 본 공정은 제1 레지스트(180)를 형성하는 단계와 도전성 물질을 충전하는 단계로 나누어 설명할 수 있다.
즉 먼저 패키지 기판(110)의 시드층(170) 상에 제1 레지스트(180)를 형성하고, 노광 및 현상에 의해 제1 외부 회로패턴(120) 및 제2 외부 회로패턴(130)에 대응되도록 개구부(182)를 형성한다. 그리고 이어서 시드층(170)을 이용한 전해 도금에 의해 개구부(182)를 도전성 물질로 충전한다.
이 경우 제1 외부 회로패턴(120)과 제2 외부 회로패턴(130)은 서로 동일한 두께로 형성될 수 있으며, 패키지 기판(110) 양면에 대하여 동시에 도금을 수행함으로써 이와 같이 동일한 두께를 갖는 제1 외부 회로패턴(120)과 제2 외부 회로패턴(130)을 형성할 수 있다.
다음으로, 도 6 및 도 8에 도시된 바와 같이, 패키지 기판(110)의 일면 중 실장 영역(R1)에 위치하는 제1 외부 회로패턴(120)을 일부 두께만큼 제거하고, 패키지 기판(110)의 타면 중 외곽 영역(R2)에 위치하는 제2 외부 회로패턴(130)을 일부 두께만큼 제거한다(S130). 본 공정은 에칭, 보다 구체적으로는 부분 에칭에 의해 수행될 수 있다.
즉 도 8에 도시된 바와 같이 도금에 의해 제1 외부 회로패턴(120)과 제2 외부 회로패턴(130)이 형성된 상태에서 패키지 기판(110)의 외곽 영역(R2) 상면 및 실장 영역(R1) 하면에 제2 레지스트(190)를 선택적으로 형성하고, 이어서 에칭에 의해 제1 외부 회로패턴(120) 및 제2 외부 회로패턴(130)을 일부 두께만큼 제거하여 제1 중앙 회로패턴(122) 및 제2 외곽 회로패턴(134)을 각각 형성한다.
이 경우 제1 외부 회로패턴(120)과 제2 외부 회로패턴(130)은 서로 동일한 두께만큼 제거될 수 있으며, 이에 따라 제1 중앙 회로패턴(122)의 두께와 제2 외곽 회로패턴(134)의 두께는 서로 동일하고, 제2 중앙 회로패턴(132)의 두께와 제1 외곽 회로패턴(124)의 두께는 서로 동일하게 형성될 수 있다.
다음으로, 도 9에 도시된 바와 같이 제1 레지스트(180) 및 제2 레지스트(190)를 제거하고 플래시 에칭 등을 통해 외부로 노출되어 있는 시드층(170)을 제거한 뒤, 솔더레지스트층(160) 중 패드에 대응되는 영역에는 개구부를 형성한다.
이상, 본 발명의 일 실시예에 대하여 설명하였으나, 해당 기술 분야에서 통상의 지식을 가진 자라면 특허청구범위에 기재된 본 발명의 사상으로부터 벗어나지 않는 범위 내에서, 구성 요소의 부가, 변경, 삭제 또는 추가 등에 의해 본 발명을 다양하게 수정 및 변경시킬 수 있을 것이며, 이 또한 본 발명의 권리범위 내에 포함된다고 할 것이다.
100: 반도체 패키지
10: 반도체칩
12: 전극
200: 인쇄회로기판
110: 패키지 기판
R1: 실장 영역
R2: 외곽 영역
112: 절연층
114: 내부 회로패턴
120: 제1 외부 회로패턴
122: 제1 중앙 회로패턴
124: 제1 외곽 회로패턴
130: 제2 외부 회로패턴
132: 제2 중앙 회로패턴
134: 제2 외곽 회로패턴
t1: 제1 중앙 회로패턴의 두께
t2: 제1 외곽 회로패턴의 두께
t3: 제2 중앙 회로패턴의 두께
t4: 제2 외곽 회로패턴의 두께
140, 150: 솔더
160: 솔더레지스트층
170: 시드층
180: 제1 레지스트
182: 개구부
190: 제2 레지스트

Claims (17)

  1. 반도체칩이 실장되는 실장 영역과 상기 실장 영역을 둘러싸는 외곽 영역을 포함하는 패키지 기판;
    상기 패키지 기판의 일면 중 상기 실장 영역에 형성되는 제1 중앙 회로패턴;
    상기 패키지 기판의 타면 중 상기 실장 영역에 형성되며 상기 제1 중앙 회로패턴의 두께보다 큰 두께를 갖는 제2 중앙 회로패턴;
    상기 패키지 기판의 일면 중 상기 외곽 영역에 형성되는 제1 외곽 회로패턴; 및
    상기 패키지 기판의 타면 중 상기 외곽 영역에 형성되며 상기 제1 외곽 회로패턴의 두께보다 작은 두께를 갖는 제2 외곽 회로패턴을 포함하는 인쇄회로기판.
  2. 제1항에 있어서,
    상기 제1 중앙 회로패턴과 상기 제2 중앙 회로패턴 간 두께 차이는 상기 제1 외곽 회로패턴과 상기 제2 외곽 회로패턴 간 두께 차이와 동일한, 인쇄회로기판.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 중앙 회로패턴의 두께와 상기 제2 외곽 회로패턴의 두께는 서로 동일하고,
    상기 제2 중앙 회로패턴의 두께와 상기 상기 제1 외곽 회로패턴의 두께는 서로 동일한, 인쇄회로기판.
  4. 제1항에 있어서,
    상기 반도체칩은 상기 패키지 기판의 일면 중 상기 실장 영역에 배치되고,
    상기 제1 중앙 회로패턴은 솔더에 의해 상기 반도체칩의 전극과 전기적으로 연결되는, 인쇄회로기판.
  5. 제4항에 있어서,
    상기 반도체칩의 상기 전극은 상기 반도체칩의 하면에 형성되어, 상기 반도체칩은 온도 상승에 따라 상기 반도체칩의 하면 측으로 볼록하게 휨(warpage)이 발생되고,
    상기 실장 영역은 온도 상승에 따라 상기 반도체칩의 휨 방향과 동일하게 상기 패키지 기판의 타면 측으로 볼록하게 휨이 발생되며,
    상기 외곽 영역은 온도 상승에 따라 상기 반도체칩의 휨 방향과 반대로 상기 패키지 기판의 일면 측으로 볼록하게 휨이 발생되는, 인쇄회로기판.
  6. 제1항에 있어서,
    상기 패키지 기판은,
    서로 적층된 복수의 절연층; 및
    상기 복수의 절연층 사이에 형성되는 내부 회로패턴을 포함하는, 인쇄회로기판.
  7. 전극이 형성된 반도체칩;
    상기 반도체칩이 실장되는 실장 영역과 상기 실장 영역을 둘러싸는 외곽 영역을 포함하는 패키지 기판;
    상기 패키지 기판의 일면 중 상기 실장 영역에 형성되는 제1 중앙 회로패턴;
    상기 패키지 기판의 타면 중 상기 실장 영역에 형성되며 상기 제1 중앙 회로패턴의 두께보다 큰 두께를 갖는 제2 중앙 회로패턴;
    상기 패키지 기판의 일면 중 상기 외곽 영역에 형성되는 제1 외곽 회로패턴; 및
    상기 패키지 기판의 타면 중 상기 외곽 영역에 형성되며 상기 제1 외곽 회로패턴의 두께보다 작은 두께를 갖는 제2 외곽 회로패턴을 포함하는 반도체 패키지.
  8. 제7항에 있어서,
    상기 제1 중앙 회로패턴과 상기 제2 중앙 회로패턴 간 두께 차이는 상기 제1 외곽 회로패턴과 상기 제2 외곽 회로패턴 간 두께 차이와 동일한, 반도체 패키지.
  9. 제7항 또는 제8항에 있어서,
    상기 제1 중앙 회로패턴의 두께와 상기 제2 외곽 회로패턴의 두께는 서로 동일하고,
    상기 제2 중앙 회로패턴의 두께와 상기 상기 제1 외곽 회로패턴의 두께는 서로 동일한, 반도체 패키지.
  10. 제1항에 있어서,
    상기 반도체칩은 상기 패키지 기판의 일면 중 상기 실장 영역에 배치되고,
    상기 제1 중앙 회로패턴은 솔더에 의해 상기 반도체칩의 전극과 전기적으로 연결되는, 반도체 패키지.
  11. 제10항에 있어서,
    상기 반도체칩의 상기 전극은 상기 반도체칩의 하면에 형성되어, 상기 반도체칩은 온도 상승에 따라 상기 반도체칩의 하면 측으로 볼록하게 휨이 발생되고,
    상기 실장 영역은 온도 상승에 따라 상기 반도체칩의 휨 방향과 동일하게 상기 패키지 기판의 타면 측으로 볼록하게 휨이 발생되며,
    상기 외곽 영역은 온도 상승에 따라 상기 반도체칩의 휨 방향과 반대로 상기 패키지 기판의 일면 측으로 볼록하게 휨이 발생되는, 반도체 패키지.
  12. 제7항에 있어서,
    상기 패키지 기판은,
    서로 적층된 복수의 절연층; 및
    상기 복수의 절연층 사이에 형성되는 내부 회로패턴을 포함하는, 반도체 패키지.
  13. 반도체칩이 실장되는 실장 영역과 상기 실장 영역을 둘러싸는 외곽 영역을 포함하는 패키지 기판을 제공하는 단계;
    상기 패키지 기판의 일면에 제1 외부 회로패턴을 형성하고, 상기 패키지 기판의 타면에 제2 외부 회로패턴을 형성하는 단계; 및
    상기 패키지 기판의 일면 중 상기 실장 영역에 위치하는 상기 제1 외부 회로패턴을 일부 두께만큼 제거하고, 상기 패키지 기판의 타면 중 상기 외곽 영역에 위치하는 상기 제2 외부 회로패턴을 일부 두께만큼 제거하는 단계를 포함하는 인쇄회로기판 제조 방법.
  14. 제13항에 있어서,
    상기 제1 외부 회로패턴과 상기 제2 외부 회로패턴은 서로 동일한 두께로 형성되는, 인쇄회로기판 제조 방법.
  15. 제13항 또는 제14항에 있어서,
    상기 제1 외부 회로패턴과 상기 제2 외부 회로패턴은 서로 동일한 두께만큼 제거되는, 인쇄회로기판 제조 방법.
  16. 제13항에 있어서,
    상기 제1 외부 회로패턴 및 상기 제2 외부 회로패턴을 각각 형성하는 단계는,
    상기 패키지 기판의 일면 및 타면에 상기 제1 외부 회로패턴 및 상기 제2 외부 회로패턴의 위치에 대응되도록 개구부가 형성된 레지스트를 형성하는 단계; 및
    도금에 의하여 상기 개구부에 도전성 물질을 충전하는 단계를 포함하는, 인쇄회로기판 제조 방법.
  17. 제13항에 있어서,
    상기 제1 외부 회로패턴 및 상기 제2 외부 회로패턴을 일부 두께만큼 제거하는 단계는, 에칭에 의하여 수행되는 것을 특징으로 하는 인쇄회로기판 제조 방법.
KR1020130137814A 2013-11-13 2013-11-13 인쇄회로기판, 이를 포함하는 반도체 패키지 및 인쇄회로기판 제조 방법 KR102107034B1 (ko)

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