KR20140115808A - 인쇄회로기판, 이를 포함하는 반도체 패키지 및 인쇄회로기판 제조 방법 - Google Patents

인쇄회로기판, 이를 포함하는 반도체 패키지 및 인쇄회로기판 제조 방법 Download PDF

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KR20140115808A
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정봉희
윤상미
염광섭
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삼성전기주식회사
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Abstract

인쇄회로기판, 이를 포함하는 반도체 패키지 및 인쇄회로기판 제조 방법이 개시된다. 본 발명의 일 측면에 따르면, 절연기판, 절연기판의 일면에 형성되는 제1 회로패턴, 및 절연기판의 타면에 형성되는 제2 회로패턴을 포함하고, 온도의 상승에 따라 절연기판의 일면 측으로 볼록하게 휨이 발생되도록 제2 회로패턴이 제1 회로패턴 보다 작은 두께를 갖도록 형성되는 인쇄회로기판, 및 인쇄회로기판의 일면 또는 타면에 실장되며, 온도의 상승에 따라 인쇄회로기판 측으로 볼록 또는 오목하게 휨이 발생되도록 형성되는 반도체칩을 포함하고, 온도의 상승에 따른 인쇄회로기판의 휨과 반도체칩의 휨의 상호 작용에 의해 휨의 방향 및 정도가 결정되는 것을 특징으로 하는 반도체 패키지가 제공된다.

Description

인쇄회로기판, 이를 포함하는 반도체 패키지 및 인쇄회로기판 제조 방법{PRINTED CIRCUIT BOARD, SEMICONDUCTOR PACKAGE HAVING THE SAME AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 인쇄회로기판, 이를 포함하는 반도체 패키지 및 인쇄회로기판 제조 방법에 관한 것이다.
FCCSP(flip-chip chip scale package) 등과 같은 반도체 패키지는 인쇄회로기판 상에 반도체칩을 실장함으로써 형성될 수 있다. 이와 같은 반도체칩은 인쇄회로기판의 회로패턴과 솔더에 의해 접합된다.
그리고 이와 같이 제조된 반도체 패키지는 메인보드 등의 인쇄회로기판 상에 실장될 수 있으며, 반도체 패키지와 메인보드 역시 솔더에 의해 접합될 수 있다.
반도체 패키지와 메인보드의 접합을 위한 솔더링 공정시 반도체 패키지와 메인보드에는 고온의 열이 가해지며, 이와 같이 반도체 패키지와 메인보드는 고온의 열에 의해 휨(warpage)이 발생될 수 있어, 반도체 패키지와 메인보드가 고온에서 서로에 대한 적절한 휨 경향을 갖지 못하는 경우 반도체 패키지와 메인보드 간 접합의 신뢰성이 저하되는 문제가 발생될 수 있다.
대한민국 공개특허공보 제10-2008-0092996호(2008.10.17)
본 발명은, 기설정된 휨 경향을 갖도록 형성될 수 있는 반도체 패키지 및 이를 위한 인쇄회로기판과 그 제조 방법을 제공하는 것이다.
본 발명의 일 측면에 따르면, 절연기판, 절연기판의 일면에 형성되는 제1 회로패턴, 및 절연기판의 타면에 형성되는 제2 회로패턴을 포함하고, 온도의 상승에 따라 절연기판의 일면 측으로 볼록하게 휨이 발생되도록 제2 회로패턴이 제1 회로패턴 보다 작은 두께를 갖도록 형성되는 인쇄회로기판, 및 인쇄회로기판의 일면 또는 타면에 실장되며, 온도의 상승에 따라 인쇄회로기판 측으로 볼록 또는 오목하게 휨이 발생되도록 형성되는 반도체칩을 포함하고, 온도의 상승에 따른 인쇄회로기판의 휨과 반도체칩의 휨의 상호 작용에 의해 휨의 방향 및 정도가 결정되는 것을 특징으로 하는 반도체 패키지가 제공된다.
반도체 패키지는, 절연기판의 일면에 제1 회로패턴을 커버하도록 형성되는 제1 절연층, 및 절연기판의 타면에 제2 회로패턴을 커버하도록 형성되며 제1 절연층 보다 작은 두께를 갖는 제2 절연층을 더 포함할 수 있다.
반도체 패키지는, 제1 절연층에 형성되는 제3 회로패턴, 제2 절연층에 형성되는 제4 회로패턴, 제1 절연층에 제3 회로패턴을 커버하도록 형성되는 제1 솔더레지스트층, 및 제2 절연층에 제4 회로패턴을 커버하도록 형성되며 제1 솔더레지스트층 보다 작은 두께를 갖는 제2 솔더레지스트층을 더 포함할 수 있다.
반도체 패키지는, 제1 회로패턴과 제2 회로패턴을 전기적으로 연결하도록 절연기판에 형성되는 비아를 더 포함할 수 있다.
본 발명의 다른 측면에 따르면, 절연기판, 절연기판의 일면에 형성되는 제1 회로패턴, 절연기판의 타면에 형성되는 제2 회로패턴을 포함하고, 제2 회로패턴이 제1 회로패턴 보다 작은 두께를 갖도록 형성되어 온도의 상승에 따라 절연기판의 일면 측으로 볼록하게 휨이 발생되는 인쇄회로기판이 제공된다.
인쇄회로기판은, 절연기판의 일면에 제1 회로패턴을 커버하도록 형성되는 제1 절연층, 및 절연기판의 타면에 제2 회로패턴을 커버하도록 형성되며 제1 절연층 보다 작은 두께를 갖는 제2 절연층을 더 포함할 수 있다.
인쇄회로기판은, 제1 절연층에 형성되는 제3 회로패턴, 제2 절연층에 형성되는 제4 회로패턴, 제1 절연층에 제3 회로패턴을 커버하도록 형성되는 제1 솔더레지스트층, 및 제2 절연층에 제4 회로패턴을 커버하도록 형성되며 제1 솔더레지스트층 보다 작은 두께를 갖는 제2 솔더레지스트층을 더 포함할 수 있다.
인쇄회로기판은, 제1 회로패턴과 제2 회로패턴을 전기적으로 연결하도록 절연기판에 형성되는 비아를 더 포함할 수 있다.
본 발명의 또 다른 측면에 따르면, 절연기판의 일면 및 타면에 동일한 두께로 제1 회로패턴 및 제2 회로패턴을 각각 형성하는 단계, 및 제2 회로패턴이 제1 회로패턴 보다 작은 두께를 갖도록 제2 회로패턴을 일부 두께만큼 제거하는 단계를 포함하는 인쇄회로기판 제조 방법이 제공된다.
제1 회로패턴 및 제2 회로패턴을 각각 형성하는 단계는, 절연기판의 일면 및 타면에 제1 회로패턴 및 제2 회로패턴의 위치에 대응되도록 개구부가 형성된 레지스트를 형성하는 단계, 및 도금에 의하여 개구부에 도전성 물질을 충전하는 단계를 포함할 수 있다.
제2 회로패턴을 일부 두께만큼 제거하는 단계는, 에칭에 의하여 수행될 수 있다.
인쇄회로기판 제조 방법은, 제2 회로패턴을 일부 두께만큼 제거하는 단계 이전에, 제1 회로패턴과 제2 회로패턴을 전기적으로 연결하도록 절연기판에 비아를 형성하는 단계를 더 포함할 수 있다.
인쇄회로기판 제조 방법은, 제2 회로패턴을 일부 두께만큼 제거하는 단계 이후에, 절연기판의 일면에 제1 회로패턴을 커버하도록 제1 절연층을 형성하고, 절연기판의 타면에 제2 회로패턴을 커버하도록 제2 절연층을 형성하는 단계를 더 포함하고, 제2 절연층은 제1 절연층 보다 작은 두께를 가질 수 있다.
인쇄회로기판 제조 방법은, 제1 절연층 및 제2 절연층을 형성하는 단계 이후에, 제1 절연층에 제3 회로패턴을 형성하고, 제2 절연층에 제4 회로패턴을 형성하는 단계, 및 제1 절연층에 제3 회로패턴을 커버하도록 제1 솔더레지스트층을 형성하고, 제2 절연층에 제4 회로패턴을 커버하도록 제2 솔더레지스트층을 형성하는 단계를 더 포함하고, 제2 솔더레지스트층은 제1 솔더레지스트층 보다 작은 두께를 가질 수 있다.
본 발명에 따르면, 반도체 패키지를 기설정된 휨 경향을 갖도록 형성할 수 있으므로, 반도체 패키지를 메인보드에 실장함에 있어 접속 신뢰성을 보다 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도.
도 2 내지 도 5는 본 발명의 일 실시예에 따른 반도체 패키지의 휨 경향을 설명하기 위한 도면.
도 6은 본 발명의 다른 실시예에 따른 인쇄회로기판 제조 방법을 나타낸 순서도.
도 7 내지 도 15는 본 발명의 다른 실시예에 따른 인쇄회로기판 제조 방법의 각 공정을 나타낸 단면도.
본 발명에 따른 인쇄회로기판, 이를 포함하는 반도체 패키지 및 인쇄회로기판 제조 방법의 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
본 실시예에 따르면, 도 1에 도시된 바와 같이 인쇄회로기판(100) 상에 반도체칩(130)이 실장된 반도체 패키지(10)로서, 절연기판(110), 제1 회로패턴(120), 제2 회로패턴(125), 제1 절연층(140), 제2 절연층(145), 제3 회로패턴(150), 제4 회로패턴(155), 제1 솔더레지스트층(160), 제2 솔더레지스트층(165), 및 비아(170)를 포함하는 인쇄회로기판(100)과 이에 실장되는 반도체칩(130)을 포함하는 반도체 패키지(10)가 제시된다.
이와 같은 본 실시예에 따르면, 반도체 패키지(10)를 기설정된 휨 경향을 갖도록 형성할 수 있으므로, 반도체 패키지(10)를 메인보드에 실장함에 있어 접속 신뢰성을 보다 향상시킬 수 있다.
본 실시예에 따른 인쇄회로기판(100)은 상하면의 제1 회로패턴(120) 및 제2 회로패턴(125)이 서로 상이한 두께(tc1, tc2)로 형성됨으로써 온도의 상승에 따라 일 방향으로 휨이 발생될 수 있으며, 이러한 인쇄회로기판(100)에 실장되는 반도체칩(130) 역시 내부의 패턴 및 각 층의 물성에 따라 온도의 상승시 일 방향으로 휨이 발생될 수 있다.
따라서 이러한 인쇄회로기판(100) 상에 반도체칩(130)이 실장된 반도체 패키지(10)의 온도를 상승시키는 경우, 인쇄회로기판(100)의 휨 경향과 반도체칩(130)의 휨 경향이 상호 작용을 일으켜 이들 인쇄회로기판(100)의 휨과 반도체칩(130)의 휨이 서로 상쇄되거나 보강될 수 있어, 이들 인쇄회로기판(100)의 휨과 반도체칩(130)의 휨에 따른 합력에 해당하는 휨이 전체 반도체 패키지(10) 상에 발생될 수 있다.
이러한 반도체 패키지(10)는 메인보드에 솔더에 의해 접합될 수 있으며, 이 경우 리플로우 등을 위해 이들 접합된 메인보드와 반도체 패키지(10)에 고온의 열을 가하게 되므로 반도체 패키지(10)에는 상술한 바와 같이 인쇄회로기판(100)의 휨과 반도체칩(130)의 휨의 합에 해당되는 휨이 전체적으로 발생될 수 있다.
메인보드 역시 패턴 및 각 층의 물성에 따라 고유한 휨 경향을 가지고 있으며, 이러한 메인보드의 휨과 반도체 패키지(10)의 휨이 서로 반대 방향으로 작용하고 그 정도가 유사한 경우, 메인보드와 반도체 패키지(10)의 휨에 의한 힘이 서로 상쇄되어 메인보드와 반도체 패키지(10)의 접합 영역에는 고온의 작용에도 불구하고 휨이 발생되지 않으며 따라서 이들 간 접속 신뢰성을 높일 수 있게 된다.
이러한 원리에 따라, 메인보드의 휨 경향을 고려하여 접속 신뢰성을 유지하기에 적합한 반도체 패키지(10)의 휨 경향을 미리 결정할 수 있으며, 반도체 패키지(10)가 이와 같이 기결정된 휨 경향을 갖도록, 반도체칩(130)의 휨 경향을 고려하여 인쇄회로기판(100)의 휨 경향을 결정할 수 있다.
본 실시예의 경우 인쇄회로기판(100)의 휨 경향을 상술한 바와 같이 메인보드의 휨 경향과 반도체칩(130)의 휨 경향에 따라 조절하기 위하여 절연기판(110)의 양면에 형성되는 제1 회로패턴(120) 및 제2 회로패턴(125)의 두께(tc1, tc2), 나아가 절연기판(110)의 양면에 형성되는 제1 절연층(140)과 제2 절연층(145)의 두께(tb1, tb2), 그리고 제1 솔더레지스트층(160) 및 제2 솔더레지스트층(165)의 두께(ts1, ts2)를 서로 상이하게 형성하게 되며, 예를 들어 제1 회로패턴(120)을 제2 회로패턴(125) 보다 두껍게 형성함에 따라 온도의 상승시 인쇄회로기판(100)에는 제1 회로패턴(120)이 형성된 면 측으로 볼록하게 휨이 발생될 수 있다.
이하, 도 1을 참조하여 본 실시예에 따른 반도체 패키지(10) 및 이를 구성하는 인쇄회로기판(100)의 각 구성에 대해 설명하도록 한다.
인쇄회로기판(100)은 도 1에 도시된 바와 같이 절연기판(110), 제1 회로패턴(120) 및 제2 회로패턴(125), 비아(170), 제1 절연층(140) 및 제2 절연층(145), 제3 회로패턴(150) 및 제4 회로패턴(155), 및 제1 솔더레지스트층(160) 및 제2 솔더레지스트층(165)으로 구성될 수 있다.
절연기판(110)의 일면, 도 1을 기준으로 하면에는 제1 회로패턴(120)이 형성되며, 타면, 도 1을 기준으로 상면에는 제2 회로패턴(125)이 형성된다. 그리고 절연기판(110)에는 이러한 제1 회로패턴(120)과 제2 회로패턴(125)을 전기적으로 연결하도록 비아홀(175) 내부에 비아(170)가 형성된다.
이 경우 제1 회로패턴(120)과 제2 회로패턴(125)은 구리 등과 같은 동일한 재질로 이루어지며, 제2 회로패턴(125)은 제1 회로패턴(120) 보다 작은 두께(tc2)를 갖도록 형성된다. 이에 따라 인쇄회로기판(100)은 리플로우 공정 등을 위해 열이 가해져 온도가 상승하는 경우 절연기판(110)의 일면 측, 즉 도 2에 도시된 바와 같이 하측으로 볼록하게 휨이 형성될 수 있다.
즉 제1 회로패턴(120)과 제2 회로패턴(125)은 동일한 재질로 이루어져 동일한 열팽창계수를 가지므로, 상술한 바와 같이 제1 회로패턴(120)을 더 두껍게 형성하여 금속량을 증가시키는 경우 제1 회로패턴(120) 전체의 팽창량은 제2 회로패턴(125) 보다 크게 되어 결국 인쇄회로기판(100)에는 제1 회로패턴(120) 측으로 볼록한 휨이 발생되는 것이다.
제1 절연층(140)은 절연기판(110)의 일면에 제1 회로패턴(120)을 커버하도록 형성되고, 제2 절연층(145)은 절연기판(110)의 타면에 제2 회로패턴(125)을 커버하도록 형성된다. 이 경우 제1 절연층(140)과 제2 절연층(145)은 동일한 재질로 이루어지며 제2 절연층(145)은 제1 절연층(140) 보다 작은 두께(tb2)를 가질 수 있다.
제1 회로패턴(120)과 제2 회로패턴(125)과 마찬가지로, 제1 절연층(140)과 제2 절연층(145)은 동일한 재질로 이루어져 동일한 열팽창계수를 가지므로, 상술한 바와 같이 제1 절연층(140)을 더 두껍게 형성하는 경우 제1 절연층(140) 전체의 팽창량은 제2 절연층(145) 보다 크게 되어 결국 인쇄회로기판(100)에는 제1 회로패턴(120)과 제2 회로패턴(125)의 두께(tc1, tc2) 차이에 의해 발생되는 휨에 더하여 제1 회로패턴(120) 측으로 볼록한 휨이 발생될 수 있다.
도 1에 도시된 바와 같이 제1 절연층(140)에는 제3 회로패턴(150)이, 제2 절연층(145)에는 제4 회로패턴(155)이 형성될 수 있으며, 제1 절연층(140)에는 제3 회로패턴(150)을 커버하도록 제1 솔더레지스트층(160)이 형성되고, 제2 절연층(145)에 제4 회로패턴(155)을 커버하도록 제2 솔더레지스트층(165)이 형성될 수 있다.
이 경우 제1 솔더레지스트층(160)과 제2 솔더레지스트층(165)은 동일한 재질로 이루어지며, 제2 솔더레지스트층(165)은 제1 솔더레지스트층(160) 보다 작은 두께(ts2)를 갖도록 형성된다. 따라서 제1 및 제2 솔더레지스트층(165)은 제1 회로패턴(120) 및 제2 회로패턴(125), 제1 절연층(140) 및 제2 절연층(145)에 의해 발생되는 휨 경향을 보강하여 인쇄회로기판(100)에 도 2에 도시된 바와 같은 휨을 발생시킬 수 있다.
반도체 칩은 인쇄회로기판(100)의 일면 또는 타면에 실장될 수 있으며, 예를 들어 도 1에 도시된 바와 같이 작은 두께(tc2)를 갖는 제2 회로패턴(125)이 형성된 인쇄회로기판(100)의 일면에 실장되거나, 도 4, 5에 도시된 바와 같이 큰 두께(tc1)를 갖는 제1 회로패턴(120)이 형성된 인쇄회로기판(100)의 타면에 실장된다.
도 4, 5에 도시된 인쇄회로기판(100)은 도 1에 도시된 인쇄회로기판(100)이 뒤집힌 형태를 제시하는 것으로 제1 회로패턴(120)이 상면에 존재하게 되어 도4, 5를 기준으로 인쇄회로기판(100)에는 상측 방향으로 휨이 발생된다.
그리고 반도체칩(130)은 온도의 상승에 따라 인쇄회로기판(100) 측으로 볼록 또는 오목하게 휨이 발생되도록 형성될 수 있다. 즉 반도체칩(130)은 내부의 패턴, 각 층의 물성 등에 따라 상측 또는 하측으로 휨이 발생될 수 있으며, 도 2에 도시된 바와 같이 인쇄회로기판(100) 측으로 오목하게, 또는 도 4에 도시된 바와 같이 인쇄회로기판(100) 측으로 볼록하게 휨이 발생될 수 있다.
상술한 바와 같이 인쇄회로기판(100)과 반도체칩(130)은 각각 온도 상승에 따른 휨 경향을 가지게 되며, 이들의 접속에 의해 제작된 반도체 칩은 온도 상승시, 온도의 상승에 따른 인쇄회로기판(100)의 휨과 반도체칩(130)의 휨의 상호 작용에 의해 휨의 방향 및 정도가 결정될 수 있다.
메인보드에도 온도 상승에 의한 휨이 발생되므로, 이러한 메인보드의 휨 경향을 상쇄하기 위해, 메인보드의 휨 경향과 반대되는 휨 경향을 갖도록 반도체 패키지(10)의 휨 경향이 설정될 수 있다. 그리고 반도체 패키지(10)의 휨 경향이 결정되면 이러한 반도체 패키지(10)의 휨 경향과 반도체칩(130)의 휨 경향을 고려하여 인쇄회로기판(100)의 휨 경향을 결정할 수 있다.
이와 같이 인쇄회로기판(100)의 휨 경향이 결정되면, 상술한 바와 같이 제1 회로패턴(120) 및 제2 회로패턴(125), 제1 절연층(140) 및 제2 절연층(145), 제1 솔더레지스트층(160) 및 제2 솔더레지스트층(165)의 두께(ts1, ts2)를 상이하게 조절함으로써 원하는 휨 경향을 나타내도록 인쇄회로기판(100)을 제작할 수 있다.
도 2 내지 도 5를 참조하여, 반도체 패키지(10)에 원하는 휨 경향을 부여하는 원리를 설명한다.
먼저 온도 상승에 따른 메인보드의 휨 경향이 위로 볼록하게 나타나는 경우, 이러한 휨 경향을 상쇄시켜 메인보드와 반도체 패키지(10) 간 접속 신뢰성을 높이기 위해서는 도 3에 도시된 바와 같이 반도체 패키지(10)에 전체적으로 아래로 볼록한 휨 경향을 부여할 필요가 있다.
이러한 반도체 패키지(10)를 구현하기 위해서는 반도체칩(130)의 물성에 따라 다양한 인쇄회로기판(100)이 이용될 수 있을 것이나, 그 일 예로 도 2에 도시된 바와 같이 반도체칩(130)이 위로 볼록한 휨 경향을 갖는 경우에는 이를 상쇄시키기 위하여 인쇄회로기판(100)에 아래로 볼록한 휨 경향을 부여하게 된다. 상술한 바와 같이 인쇄회로기판(100)의 하면에 형성된 제1 회로패턴(120)을 보다 두껍게 형성하는 등의 방법으로 이러한 휨 경향의 부여가 가능하게 된다.
한편 온도 상승에 따른 메인보드의 휨 경향이 아래로 볼록하게 나타나는 경우, 이러한 휨 경향을 상쇄시켜 메인보드와 반도체 패키지(10) 간 접속 신뢰성을 높이기 위해서는 도 5에 도시된 바와 같이 반도체 패키지(10)에 전체적으로 위로 볼록한 휨 경향을 부여하게 된다.
이를 위해서는 반도체칩(130)의 물성에 따라 다양한 인쇄회로기판(100)이 이용될 수 있을 것이나, 일 예로 도 4에 도시된 바와 같이 반도체칩(130)이 아래로 볼록한 휨 경향을 갖는 경우에는 이를 상쇄시키기 위하여 인쇄회로기판(100)에 위로 볼록한 휨 경향을 부여할 필요가 있다. 상술한 바와 같이 인쇄회로기판(100)의 상면에 형성된 제1 회로패턴(120)을 보다 두껍게 형성하는 등의 방법으로 이러한 휨 경향을 부여할 수 있게 된다.
도 2 내지 도 5의 경우 인쇄회로기판(100)이 반도체칩(130)과는 다른 방향의 휨 경향을 가짐으로써 반도체칩(130)의 휨을 상쇄하는 예시를 설명하였으나, 이 밖에 인쇄회로기판(100)에 반도체칩(130)과 동일한 방향의 휨 경향을 부여하는 경우도 본 발명의 권리범위에 포함되며, 이러한 경우 인쇄회로기판(100)은 반도체칩(130)의 휨 경향을 일부 완화하거나 보강하는 기능을 수행하게 될 것이다.
다음으로 도 6 내지 도 15를 참조하여, 전술한 실시예에 따른 반도체 패키지(10)를 구성하는 인쇄회로기판(100)을 제조하는 방법에 대해 설명하도록 한다.
본 실시예에 따르면, 도 6에 도시된 바와 같이, 비아홀(175) 형성 공정(S110), 제1 회로패턴(120) 및 제2 회로패턴(125) 형성 공정(S120), 제2 회로패턴(125) 일부 제거 공정(S130), 제1 빌드업층 및 제2 빌드업층 형성 공정(S140), 제3 회로패턴(150) 및 제4 회로패턴(155) 형성 공정(S150), 제1 솔더레지스트층(160) 및 제2 솔더레지스트층(165) 형성 공정(S160)으로 구성되는 반도체칩(130) 실장용 인쇄회로기판(100) 제조 방법이 제시된다.
이러한 인쇄회로기판(100)을 구성하는 각 구성요소에 대해서는 전술한 실시예를 통해 이미 설명한 바 있으므로, 이들에 대한 상세한 설명은 생략하고 이하에서는 도 6 내지 도 15를 참조하여 인쇄회로기판(100) 제조 방법의 각 공정 자체를 중심으로 본 실시예를 설명하도록 한다.
먼저, 도 7에 도시된 바와 같이, 절연기판(110)에 비아홀(175)을 형성한다(S110). 비아홀(175)은 레이저 드릴 등을 이용하여 형성될 수 있다. 본 실시예의 경우 절연기판(110)의 양면에 동박이 적층된 동박적층판을 이용하여 인쇄회로기판(100)을 제조하는 공정을 일 예로 제시한다.
이러한 동박적층판을 이용하여 제1 회로패턴(120)과 제2 회로패턴(125)을 수정된 세미에디티브 공법에 의해 형성하게 되나, 이에 국한되는 것은 아니고, 동박적층판이 아닌 절연기판(110) 만을 이용하여 절연기판(110) 표면에 별도의 시드층을 형성한 뒤 세미에디티브 공법에 의해 제1 회로패턴(120)과 제2 회로패턴(125)을 형성할 수도 있음은 물론이다.
다음으로, 도 8 내지 도 9에 도시된 바와 같이, 절연기판(110)에 비아(170) 및 동일한 두께의 제1 회로패턴(120)과 제2 회로패턴(125)을 형성한다(S120). 도금 방식을 이용하여 비아(170), 제1 회로패턴(120), 제2 회로패턴(125)을 형성하는 공정으로, 이는 다음과 같이 나누어 설명할 수 있다.
우선, 도 8에 도시된 바와 같이 절연기판(110)의 일면 및 타면에 개구부(185)가 형성된 레지스트(180)를 형성한다(S122). 절연기판(110)의 양면 상에 감광성 물질로 이루어진 레지스트(180)를 전체적으로 형성한 뒤 포토리소그래피 방식에 의해 일부 영역, 즉 제1 회로패턴(120) 및 제2 회로패턴(125)이 형성될 위치에 대응되는 영역을 제거하여 개구부(185)를 형성한다.
이어서, 도 9에 도시된 바와 같이 도금에 의하여 개구부(185) 및 비아홀(175)에 도전성 물질을 충전한다(S124). 구체적으로는 전해 도금에 의해 절연기판(110) 상의 동박을 시드로 이용하여 개구부(185)와 비아홀(175) 내부에 도전성 물질을 충전할 수 있으며, 이에 따라 절연기판(110)의 양면에는 제1 회로패턴(120)과 제2 회로패턴(125)이 형성되고, 절연기판(110)의 내부에는 이들 제1 회로패턴(120)과 제2 회로패턴(125)을 전기적으로 연결하도록 절연기판(110)에 비아(170)가 형성된다.
다음으로, 도 10에 도시된 바와 같이, 에칭에 의하여 제2 회로패턴(125)을 일부 두께만큼 제거한다(S130). 즉 제2 회로패턴(125)이 제1 회로패턴(120) 보다 작은 두께를 갖도록 제2 회로패턴(125)을 일부 두께만큼 제거하는 공정으로서, 이러한 공정은 도금을 위해 이용되었던 레지스트(180)를 에칭 마스크로 그대로 이용하여 수행될 수 있다.
이와 같은 에칭은 제2 회로패턴(125)이 20% 이하의 두께가 될 때까지 수행될 수 있으므로, 이에 따라 제2 회로패턴(125)은 5 내지 13마이크로미터의 최종 두께를 가질 정도로 얇게 형성할 수 있다.
이와 같이 제2 회로패턴(125)이 제1 회로패턴(120)과 동일한 두께를 갖도록 형성한 뒤 에칭에 의해 제2 회로패턴(125)의 두께를 감소시키는 경우, 최초 회로패턴의 형성시부터 절연기판(110)의 양면의 도금 정도를 조절하여 제2 회로패턴(125)을 제1 회로패턴(120)에 비해 얇게 형성하는 경우에 비하여 제2 회로패턴(125)을 보다 얇은 두께로 균일하게 형성할 수 있으며, 비아홀(175) 내에 미도금 등의 문제가 발생되는 것을 미연에 방지할 수 있다.
상술한 바와 같이 본 실시예의 경우 수정된 세미에디티브 공법을 이용함에 따라 절연기판(110)의 양면 상의 불필요한 동박을 제거할 필요가 있다. 이에 따라 레지스트(180)를 제거한 뒤, 도 11 및 도 12에 도시된 바와 같이 양면에 노출되는 동박을 플래시 에칭 등에 의해 제거하여 제1 회로패턴(120) 및 제2 회로패턴(125)을 완전히 형성할 수 있다.
다음으로, 도 13에 도시된 바와 같이, 절연기판(110)의 일면 및 타면에 제1 절연층(140) 및 제2 절연층(145)을 형성한다(S140). 이 경우 제2 절연층(145)은 제1 절연층(140) 보다 작은 두께를 가질 수 있다.
다음으로, 도 14에 도시된 바와 같이, 제1 절연층(140) 및 제2 절연층(145)에 제3 회로패턴(150) 및 제4 회로패턴(155)을 형성한다(S150). 에디티브, 세미에디티브, 서브트랙티브 등 다양한 방식에 의해 제3 회로패턴(150) 및 제4 회로패턴(155)을 형성할 수 있다.
다음으로, 도 15에 도시된 바와 같이, 제1 절연층(140) 및 제2 절연층(145)에 제1 솔더레지스트층(160) 및 제2 솔더레지스트층(165)을 형성한다(S160) 제2 솔더레지스트층(165)은 제1 솔더레지스트층(160) 보다 작은 두께를 갖도록 형성할 수 있으며, 이와 같은 제1 솔더레지스트층(160) 및 제2 솔더레지스트층(165)의 형성 이후 반도체칩(130) 및 메인보드와의 전기적 접속을 위한 패드가 노출되도록 일부 영역을 제거할 수 있다.
이상, 본 발명의 일 실시예에 대하여 설명하였으나, 해당 기술 분야에서 통상의 지식을 가진 자라면 특허청구범위에 기재된 본 발명의 사상으로부터 벗어나지 않는 범위 내에서, 구성 요소의 부가, 변경, 삭제 또는 추가 등에 의해 본 발명을 다양하게 수정 및 변경시킬 수 있을 것이며, 이 또한 본 발명의 권리범위 내에 포함된다고 할 것이다.
10: 반도체 패키지
100: 인쇄회로기판
110: 절연기판
120: 제1 회로패턴
125: 제2 회로패턴
tc1: 제1 회로패턴의 두께
tc2: 제2 회로패턴의 두께
130: 반도체칩
140: 제1 절연층
145: 제2 절연층
tb1: 제1 절연층의 두께
tb2: 제2 절연층의 두께
150: 제3 회로패턴
155: 제4 회로패턴
160: 제1 솔더레지스트층
165: 제2 솔더레지스트층
ts1: 제1 솔더레지스트층의 두께
ts2: 제2 솔더레지스트층의 두께
170: 비아
175: 비아홀
180: 레지스트
185: 개구부

Claims (14)

  1. 절연기판, 상기 절연기판의 일면에 형성되는 제1 회로패턴, 및 상기 절연기판의 타면에 형성되는 제2 회로패턴을 포함하고, 온도의 상승에 따라 상기 절연기판의 일면 측으로 볼록하게 휨이 발생되도록 상기 제2 회로패턴이 상기 제1 회로패턴 보다 작은 두께를 갖도록 형성되는 인쇄회로기판; 및
    상기 인쇄회로기판의 일면 또는 타면에 실장되며, 온도의 상승에 따라 상기 인쇄회로기판 측으로 볼록 또는 오목하게 휨이 발생되도록 형성되는 반도체칩을 포함하고,
    온도의 상승에 따른 상기 인쇄회로기판의 휨과 상기 반도체칩의 휨의 상호 작용에 의해 휨의 방향 및 정도가 결정되는 것을 특징으로 하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 절연기판의 일면에 상기 제1 회로패턴을 커버하도록 형성되는 제1 절연층; 및
    상기 절연기판의 타면에 상기 제2 회로패턴을 커버하도록 형성되며 상기 제1 절연층 보다 작은 두께를 갖는 제2 절연층을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  3. 제2항에 있어서,
    상기 제1 절연층에 형성되는 제3 회로패턴;
    상기 제2 절연층에 형성되는 제4 회로패턴;
    상기 제1 절연층에 상기 제3 회로패턴을 커버하도록 형성되는 제1 솔더레지스트층; 및
    상기 제2 절연층에 상기 제4 회로패턴을 커버하도록 형성되며 상기 제1 솔더레지스트층 보다 작은 두께를 갖는 제2 솔더레지스트층을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  4. 제1항에 있어서,
    상기 제1 회로패턴과 상기 제2 회로패턴을 전기적으로 연결하도록 상기 절연기판에 형성되는 비아를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  5. 절연기판;
    상기 절연기판의 일면에 형성되는 제1 회로패턴;
    상기 절연기판의 타면에 형성되는 제2 회로패턴을 포함하고,
    상기 제2 회로패턴이 상기 제1 회로패턴 보다 작은 두께를 갖도록 형성되어 온도의 상승에 따라 상기 절연기판의 일면 측으로 볼록하게 휨이 발생되는 인쇄회로기판.
  6. 제5항에 있어서,
    상기 절연기판의 일면에 상기 제1 회로패턴을 커버하도록 형성되는 제1 절연층; 및
    상기 절연기판의 타면에 상기 제2 회로패턴을 커버하도록 형성되며 상기 제1 절연층 보다 작은 두께를 갖는 제2 절연층을 더 포함하는 인쇄회로기판.
  7. 제6항에 있어서,
    상기 제1 절연층에 형성되는 제3 회로패턴;
    상기 제2 절연층에 형성되는 제4 회로패턴;
    상기 제1 절연층에 상기 제3 회로패턴을 커버하도록 형성되는 제1 솔더레지스트층; 및
    상기 제2 절연층에 상기 제4 회로패턴을 커버하도록 형성되며 상기 제1 솔더레지스트층 보다 작은 두께를 갖는 제2 솔더레지스트층을 더 포함하는 인쇄회로기판.
  8. 제1항에 있어서,
    상기 제1 회로패턴과 상기 제2 회로패턴을 전기적으로 연결하도록 상기 절연기판에 형성되는 비아를 더 포함하는 인쇄회로기판.
  9. 절연기판의 일면 및 타면에 동일한 두께로 제1 회로패턴 및 제2 회로패턴을 각각 형성하는 단계; 및
    상기 제2 회로패턴이 상기 제1 회로패턴 보다 작은 두께를 갖도록 상기 제2 회로패턴을 일부 두께만큼 제거하는 단계를 포함하는 인쇄회로기판 제조 방법.
  10. 제9항에 있어서,
    상기 제1 회로패턴 및 상기 제2 회로패턴을 각각 형성하는 단계는,
    상기 절연기판의 일면 및 타면에 상기 상기 제1 회로패턴 및 상기 제2 회로패턴의 위치에 대응되도록 개구부가 형성된 레지스트를 형성하는 단계; 및
    도금에 의하여 상기 개구부에 도전성 물질을 충전하는 단계를 포함하는 것을 특징으로 하는 인쇄회로기판 제조 방법.
  11. 제10항에 있어서,
    상기 제2 회로패턴을 일부 두께만큼 제거하는 단계는, 에칭에 의하여 수행되는 것을 특징으로 하는 인쇄회로기판 제조 방법.
  12. 제11항에 있어서,
    상기 제2 회로패턴을 일부 두께만큼 제거하는 단계 이전에,
    상기 제1 회로패턴과 상기 제2 회로패턴을 전기적으로 연결하도록 상기 절연기판에 비아를 형성하는 단계를 더 포함하는 인쇄회로기판 제조 방법.
  13. 제9항에 있어서,
    상기 제2 회로패턴을 일부 두께만큼 제거하는 단계 이후에,
    상기 절연기판의 일면에 상기 제1 회로패턴을 커버하도록 제1 절연층을 형성하고, 상기 절연기판의 타면에 상기 제2 회로패턴을 커버하도록 제2 절연층을 형성하는 단계를 더 포함하고,
    상기 제2 절연층은 상기 제1 절연층 보다 작은 두께를 갖는 것을 특징으로 하는 인쇄회로기판 제조 방법.
  14. 제13항에 있어서,
    상기 제1 절연층 및 상기 제2 절연층을 형성하는 단계 이후에,
    상기 제1 절연층에 제3 회로패턴을 형성하고, 상기 제2 절연층에 제4 회로패턴을 형성하는 단계; 및
    상기 제1 절연층에 상기 제3 회로패턴을 커버하도록 제1 솔더레지스트층을 형성하고, 상기 제2 절연층에 상기 제4 회로패턴을 커버하도록 제2 솔더레지스트층을 형성하는 단계를 더 포함하고,
    상기 제2 솔더레지스트층은 상기 제1 솔더레지스트층 보다 작은 두께를 갖는 것을 특징으로 하는 인쇄회로기판 제조 방법.
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