JP2006237367A - プリント配線板 - Google Patents
プリント配線板 Download PDFInfo
- Publication number
- JP2006237367A JP2006237367A JP2005051261A JP2005051261A JP2006237367A JP 2006237367 A JP2006237367 A JP 2006237367A JP 2005051261 A JP2005051261 A JP 2005051261A JP 2005051261 A JP2005051261 A JP 2005051261A JP 2006237367 A JP2006237367 A JP 2006237367A
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- bga
- area
- underfill
- conductor pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/27—Manufacturing methods
- H01L2224/27011—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature
- H01L2224/27013—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature for holding or confining the layer connector, e.g. solder flow barrier
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/921—Connecting a surface with connectors of different types
- H01L2224/9212—Sequential connecting processes
- H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
- H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
Abstract
【課題】 BGAにアンダーフィルを充填する際、充填作業に要する時間や工数を増加させることなくアンダーフィルの流失を確実に防ぐことができるダムを提供し、生産性の向上を図る。
【解決手段】 絶縁基板1上に搭載するBGA6と、BGA6の搭載領域内に設置されてBGA6のバンプ電極6aと電気接続する引出しパターン8aと、この引出しパターン8aをBGA6の搭載領域外に引出すためのスリットを設けると共にBGA6の搭載領域の外周を取り囲むように配置した導体パターン2と、この導体パターン2に積層された熱溶融はんだ層5と、BGA6の搭載領域に充填されたアンダーフィル7とを備えるようにした。
【選択図】 図1
【解決手段】 絶縁基板1上に搭載するBGA6と、BGA6の搭載領域内に設置されてBGA6のバンプ電極6aと電気接続する引出しパターン8aと、この引出しパターン8aをBGA6の搭載領域外に引出すためのスリットを設けると共にBGA6の搭載領域の外周を取り囲むように配置した導体パターン2と、この導体パターン2に積層された熱溶融はんだ層5と、BGA6の搭載領域に充填されたアンダーフィル7とを備えるようにした。
【選択図】 図1
Description
この発明は、エリアアレイ部品を実装するプリント配線板に関するものであり、特に表面実装した超小型LSI部品であるBGAやCSPにアンダーフィルを充填するプリント配線板に関するものである。
近年の多ピン化・狭ピッチ化により、BGA(BALL・GRID・ARRAY)やCSP(CHIP・SIZE・PACKAGE)とプリント配線板との接続の信頼性を確保するために、接続部周辺にアンダーフィルを充填する方法が取られている。BGAなどに充填するアンダーフィルは比較的粘度が低く充填途中にBGAの周囲に流出するため他の搭載部品や回路パターンとの隔離を必要とする。
アンダーフィルが流出しないようにするため、例えば、特開平10−261661号公報図1(特許文献1参照)では、ディスペンサ16によりプリント配線板11とベアチップLSI13の接合部に液状のアンダーフィル15を注入すると同時に、空気抜き用の孔11a、及び吸引ダクト18を介して吸引装置17によりプリント配線板11とベアチップLSI13との間隙部分に残留する空気Aを抜くことによりアンダーフィル15が間隙部に満遍なく注入され充填させるようにしたアンダーフィル充填方法が開示されている。
また、特開2001ー244384号公報図1(特許文献2参照)では、ベアチップ2が搭載される個所とその外縁の外側近傍にわたって封止用樹脂組成物6の広がりを抑制する段差9が形成されている。または、ベアチップ2が搭載される個所に沿って、その外縁の外側近傍に封止用樹脂組成物6の広がりを抑制する溝、又は、突起片が形成されるようにしたベアチップ搭載プリント配線基板が開示されている。
また、特開昭62−229862号公報図2(特許文献3参照)では、封止樹脂10が流出しないように封止枠5として撥水性充填剤6を用いた半導体素子搭載用回路基板が開示されている。
しかしながら特許文献1に記載のものでは、吸引装置が必要であり、装置が大型化する問題がある。
特許文献2に記載のものではアンダーフィル(封止用樹脂組成物)の流出を防ぐためにソルダーレジストの有無で段差をつくりダムとしているがソルダーレジスト厚は約30μm程度で、アンダーフィルの流出を完全に防ぐための段差としては十分でない。
また、特許文献3に記載のものでは撥水性充填剤を用いて枠を設けダム(封止枠)をつくっている。この方法ではアンダーフィル(封止樹脂)の流出を防ぐには十分な効果が期待できるものの、通常の工程に加えて特別にダムを形成しその後、ダムを研磨する工程が増えるといった問題があった。
この発明は上記のような課題を解消するためになされたものであり、工数を増加させることなくアンダーフィルの流失を確実に防ぐことのできるダム(堰堤)を設けるための突起を提供することを目的とする。
請求項1の発明に係るプリント配線板は、 絶縁基板と、この絶縁基板上に搭載するエリアアレイと、このエリアアレイの搭載領域内に設置され、前記エリアアレイのバンプ電極と電気接続する引出しパターンと、この引出しパターンを前記エリアアレイの搭載領域外に引出すスリットを有すると共に所定領域を除き前記エリアアレイの搭載領域の外周を取り囲むように配置した導体パターンと、この導体パターンに積層された熱溶融はんだ層と、前記導体パターンの前記所定領域から注入され、前記導体パターンと前記熱溶融はんだ層とで堰塞されることにより前記エリアアレイの搭載領域に略充填されたアンダーフィルとを備えたものである。
請求項2の発明に係るプリント配線板は、絶縁基板と、この絶縁基板上に搭載するエリアアレイと、一端が前記エリアアレイの電極と電気接続される複数の引出しパターンと、スリットで隔離された個々のパターンを前記引出しパターンの他端と電気接続し、所定領域を除き前記エリアアレイの搭載領域の外周を取り囲むように配置した導体パターンと、この導体パターンに積層された熱溶融はんだ層と、前記導体パターンの前記所定領域から注入され、前記導体パターンと前記熱溶融はんだ層とで堰塞されることにより前記エリアアレイの搭載領域に略充填されたアンダーフィルとを備えたものである。
請求項3の発明に係るプリント配線板は、導体パターンは、複数の非貫通ビアを有することを特徴とする請求項2に記載のものである。
以上のように、請求項1に係る発明によれば、導体パターンに熱溶融はんだ層を積層したので、アンダーフィルの流出を防ぐための十分な堰堤をつくることが可能である。
請求項2に係る発明によれば、請求項1で記載の効果に加えてBGAバンプの電気接続端子を堰堤を成す個々の導体パターンに集約させ、個々の導体パターンからBGAの搭載領域外に電気配線を行なうので設計の標準化が可能となる。
請求項3に係る発明によれば、請求項2で記載の効果に加えて個々の導体パターンの非貫通ビアから内層パターンへ配線を行なうようにしたのでBGAが多ピンであっても容易に内層への電気接続が可能である。
実施の形態1.
以下、この発明の実施の形態1について図1及び図2を用いて説明する。図1は、実施の形態1によるBGAを実装したプリント配線板の平面図であり、図2はその部分断面図である。図1及び図2において1は絶縁基板、2は絶縁基板1に形成された導体パターン(堰堤部)、3は導体ランド、4は配線パターンなどの腐食を保護のためのソルダーレジスト材で形成された絶縁層、5は導体パターン2上に積層された熱溶融はんだ層、6はエリアアレイとしてのBGA、6aはBGA6のはんだバンプ(バンプ電極)、7はBGA6のはんだバンプ6a領域に充填されたアンダーフィル、8はBGA6のはんだバンプ6aと電気接続する導体ランド、9は電子部品であり、9aはコネクタ、9bはチップコンデンサである。図中、同一符号は、同一又は相当部分を示しそれらについての詳細な説明は省略する。
以下、この発明の実施の形態1について図1及び図2を用いて説明する。図1は、実施の形態1によるBGAを実装したプリント配線板の平面図であり、図2はその部分断面図である。図1及び図2において1は絶縁基板、2は絶縁基板1に形成された導体パターン(堰堤部)、3は導体ランド、4は配線パターンなどの腐食を保護のためのソルダーレジスト材で形成された絶縁層、5は導体パターン2上に積層された熱溶融はんだ層、6はエリアアレイとしてのBGA、6aはBGA6のはんだバンプ(バンプ電極)、7はBGA6のはんだバンプ6a領域に充填されたアンダーフィル、8はBGA6のはんだバンプ6aと電気接続する導体ランド、9は電子部品であり、9aはコネクタ、9bはチップコンデンサである。図中、同一符号は、同一又は相当部分を示しそれらについての詳細な説明は省略する。
次にBGA6を実装したプリント配線板の形成方法について述べる。図2においてガラスエポキシ材、フェノール材などの絶縁基板1の両面に予め形成された銅箔を所望のマスクパターンを用いてエッチングし、BGA6のはんだバンプ6a位置に対応する導体ランド(実装パッド)8、電子部品9用の導体ランド(実装パッド)3及びこれらに電気的に接続される配線パターンや内層接続用のスルホールランドなどのパターンを形成する。同時にBGA6の搭載領域の外周部に導体パターン2を形成する。
ここで堰堤部でもある導体パターン2は図1に示すようにBGA6が実装される位置の周囲にスリットを設けたパターンとしている。スリット状とするのはこの領域を用いてBGA6からの配線パターンの引き出しを可能とするためである。導体パターン2の厚さは、1OZ(オンス)銅張積層板では約35μmであり、所望のパターンでエッチング後、電解銅メッキを施すので約50〜60μmとなる。なお、導体パターン2はBGA6搭載領域を全部覆うのではなく、所定領域に開口部(パターンの無い領域)を設けておく。
次にBGA6の外周を形成する導体パターン2の幅を0.5mm〜1.6mmとした場合のスリットサイズについて図3で述べる。図3において2a、2b及び2cは全体として導体パターン2を形成する個々のパターン又はランド(浮島とも呼ぶ)であり、8aはBGAバンプ6aとの電気接続を行なう実装パッド部、8bは実装パッド部8aから配線された引出しパターンである。
図3に示すようにスリット(空隙)にはパターンが無いのでこの隙間からのアンダーフィル7の流出を防止する必要がある。実験結果では、実装パッド部8aからの引出しパターン8bをBGA6の実装領域内から実装領域総外へ引出さない場合については導体パターン2のスリットは無くとも良いが0.15mm〜0.6mm、引き出す場合については導体パターン2のスリットは0.3mm〜0.6mmが望ましい。
本実施の形態1では引出しパターン8bの引き出しを伴わない場合の導体パターン2のスリット幅を0.15mmとし、引き出しを伴う場合の導体パターン2のスリット幅を0.3mmとした。従ってBGA6の外周を形成する個々の浮島のパターン2a及び2bの導体長さはそれぞれ0.6mm、0.75mmとなる。なお、引出しパターン8bを伴わない広域部分がある導体パターン2はその領域のスリットを設けず連続したパターン2cとしている。
次にプリント配線板の導体部に電解メッキを施した後、図2に示すように導体パターン2及び少なくともBGA6のはんだバンプ6aに対応する実装パッド部8aを除く領域にソルダーレジスト印刷を行い絶縁層4とし、パターン保護を行なう。
その後、BGA6の実装パッド8を含む電子部品9の電極に対応するプリント配線板側の実装パッド3及び導体パターン2上にクリームはんだをスクリーン印刷し、BGA6を含む電子部品9を実装後、連続式乾燥炉で140℃程度の所定温度でリフロー(乾燥)し、実装部品との電気接続を行なう。
ところで導体パターン2に塗布されたクリームはんだは、導体パターン2の個々の浮島のパターン(2a、2bなど)のサイズは異なっても0.9mmピッチで一定サイズ面積で印刷し浮島のパターン内に配置する。本実施例ではクリームはんだの印刷公差を考慮して一定面積で塗布するクリームはんだの長さ方向サイズを基準となる浮島のパターン2aの長さより少し短くしている。この浮島のパターン内に塗布したクリームはんだのリフロー後に形成された熱溶融はんだ層5は突起状であり、導体パターン2を含めた絶縁基板1の表面から熱溶融はんだ層5の突起の頂点までの膜厚は約200〜260μmとなる。
次にアンダーフィル7の形成方法について図4を用いて説明する。なお、図中、図1及び図2と同一符号は、同一又は相当部分を示す。図4においてアンダーフィル7をあらかじめ収納したディスペンサからアンダーフィル7をBGA6のはんだバンプ6a両域に充填する際には図に示すように基板(プリント配線板)を傾斜させてアンダーフィル7を注入する。この角度(θ)は水平面に対して15〜75度が好ましい。また基板はアンダーフィル7の特性に応じて加熱しながらアンダーフィル7を充填することが好ましい。加熱が足りない場合アンダーフィル7の流動性が悪く、加熱しすぎるとアンダーフィル7の反応が進み硬化時間が早くなり、大型のBGA6では充填可能領域が狭くなるので45〜55℃の環境温度と基板温度で管理することが望ましい。
アンダーフィル7の充填が進行するにつれて、BGA6の周りからアンダーフィル7が流出するが、BGA6の周囲に設けられた導体パターン2と熱溶融はんだ層5の突起部とにより、アンダーフィル7は堰塞される。すなわち堰き止められる。また、導体パターン2のスリット部の隙間は0.6mm以下で導体パターン2の幅領域が0.5mm以上確保されており、アンダーフィル7はこの領域からも外部には流出しない。
以上のようにアンダーフィル7の流出を防ぐための堰堤(ダム)は、導体ランドや配線パターンと同一工程で形成された導体パターン2と、部品実装のためのクリームはんだを塗布・乾燥する工程で形成された熱溶融はんだ層5とで構成される。従って、独立した工程でダムを設ける必要がないのでプリント配線板の製造の容易化・低コスト化が実現できる。
また、個々の導体パターン2の浮島に塗布するクリームはんだは一定間隔であり、かつ一定面積で印刷されるので、熱溶融はんだ層5の突起部の形状や膜厚は均一性を保つことが可能なので一部領域からのアンダーフィル7の流出も防止できる効果がある。
実施の形態2.
この発明の実施の形態2について図5を用いて説明する。図5は、実施の形態2によるBGA6を実装したプリント配線板の部分断面図である。図5において20は導体パターン、80aは導体ランド、80bは導体ランド80aから導体パターン2と電気接続する引出しパターン、81は内層パターンである。また、10は導体パターン20に設けられた非貫通ビアであり、内層パターンと接続される。図中、図2と同一符号は、同一又は相当部分を示す。
実施の形態1では導体パターン2上にクリームはんだを塗布・乾燥することで突起部を設けたが、実施の形態2では非貫通ビア10を設けた導体パターン20上にクリームはんだを塗布し突起部を設ける。
この発明の実施の形態2について図5を用いて説明する。図5は、実施の形態2によるBGA6を実装したプリント配線板の部分断面図である。図5において20は導体パターン、80aは導体ランド、80bは導体ランド80aから導体パターン2と電気接続する引出しパターン、81は内層パターンである。また、10は導体パターン20に設けられた非貫通ビアであり、内層パターンと接続される。図中、図2と同一符号は、同一又は相当部分を示す。
実施の形態1では導体パターン2上にクリームはんだを塗布・乾燥することで突起部を設けたが、実施の形態2では非貫通ビア10を設けた導体パターン20上にクリームはんだを塗布し突起部を設ける。
この場合、非貫通ビア10の設置間隔は実施の形態1で示したクリームはんだの印刷ピッチに合わせ0.9mmとし、非貫通ビア10は導体パターン20の浮島のパターンより小さくするため直径0.2mmの非貫通ビア10とする。この非貫通ビア10はBGA6からの配線の引き出しや内層との接続に利用可能である。部品等の表面実装部品を実装するためにクリームはんだを塗布するのと同様に非貫通ビア10上にもクリームはんだを塗布する。そしてリフローすることにより熱溶融はんだ層5とすることで突起部を形成しアンダーフィル6の流出を防ぐ。非貫通ビア10を導体パターン20に設けた場合の導体パターン20を含めた絶縁基板1の表面から熱溶融はんだ層5の突起の頂点までの膜厚は突起部の形状の変化はあるものの実施の形態1同様、約200〜260μmとなる。
以上から実施の形態2においては非貫通ビア10と熱溶融はんだ層5で構成される突起部によって、実施の形態1で説明した効果を得ることが出来る。加えてこの非貫通ビア10を内層配線に利用することでプリント配線板をより高密度化できると言う利点がある。
実施の形態3.
この発明の実施の形態3について図5及び図6を用いて説明する。図6は、実施の形態3によるプリント配線板の平面図である。実施の形態1では導体パターン2にスリットを設け、実施の形態2では導体パターン20に非貫通ビア10を設けたが実施の形態3では、BGA6のはんだバンプ6aに対応する導体ランド80aからの引出しパターン80bを導体パターン20の個々の浮島のパターンに接続することにより、BGA6の実装領域内における非貫通ビアもしくは貫通スルーホールを皆無にし、アンダーフィル7の安定した充填を可能としたものである。すなわち、図5にも示すようにBGA6のはんだバンプ6aの電気接続端子を全て導体パターン20に集約させ、導体パターン20の浮島のパターンから、BGA6の搭載領域外に電気配線を行なう。また、導体パターン20の浮島のパターンの非貫通ビア10から内層パターン81へ配線を行なうようにしたものである。
この発明の実施の形態3について図5及び図6を用いて説明する。図6は、実施の形態3によるプリント配線板の平面図である。実施の形態1では導体パターン2にスリットを設け、実施の形態2では導体パターン20に非貫通ビア10を設けたが実施の形態3では、BGA6のはんだバンプ6aに対応する導体ランド80aからの引出しパターン80bを導体パターン20の個々の浮島のパターンに接続することにより、BGA6の実装領域内における非貫通ビアもしくは貫通スルーホールを皆無にし、アンダーフィル7の安定した充填を可能としたものである。すなわち、図5にも示すようにBGA6のはんだバンプ6aの電気接続端子を全て導体パターン20に集約させ、導体パターン20の浮島のパターンから、BGA6の搭載領域外に電気配線を行なう。また、導体パターン20の浮島のパターンの非貫通ビア10から内層パターン81へ配線を行なうようにしたものである。
以上からBGA6の搭載領域内に専用の貫通スルホールや非貫通ビア10を設けないので、安定したアンダーフィル7を充填できると共に堰堤部を用いてBGA6の電気接続がなされるので、設計の標準化に大きく寄与することができる。
なお、本実施の形態3ではBGA6のバンプ電極6aを用いた場合について説明したが、通常のベアチップなどのワイヤボンド電極を引出しパターン81bにワイヤボンドしても良く、直接浮島の導体パターン2にワイヤボンドしても良い。
また実施の形態1〜3ではBGA6のバンプ電極6aに、はんだ材料を用いた場合について説明したが金材料を適用しても相応の効果がある。
1 絶縁基板、 2 導体パターン、 2a 浮島のパターン、 浮島のパターン、 2c 浮島のパターン、 3 導体ランド(実装パッド)、 4 絶縁層、 5 熱溶融はんだ層、 6 BGA、 6a バンプ電極(はんだバンプ)、 7アンダーフィル、 8 導体ランド(実装パッド)、 8a 実装パッド部、 8b 引出しパターン、 9 電子部品、 9a コネクタ、 9b チップコンデンサ、 10 非貫通ビア、 20 導体パターン、 80a実装パッド部、 80b 引出しパターン、 81 内層パターン。
Claims (3)
- 絶縁基板と、この絶縁基板上に搭載するエリアアレイと、このエリアアレイの搭載領域内に設置され、前記エリアアレイのバンプ電極と電気接続する引出しパターンと、この引出しパターンを前記エリアアレイの搭載領域外に引出すスリットを有すると共に所定領域を除き前記エリアアレイの搭載領域の外周を取り囲むように配置した導体パターンと、この導体パターンに積層された熱溶融はんだ層と、前記導体パターンの前記所定領域から注入され、前記導体パターンと前記熱溶融はんだ層とで堰塞されることにより前記エリアアレイの搭載領域に略充填されたアンダーフィルとを備えたプリント配線板。
- 絶縁基板と、この絶縁基板上に搭載するエリアアレイと、一端が前記エリアアレイの電極と電気接続される複数の引出しパターンと、スリットで隔離された個々のパターンを前記引出しパターンの他端と電気接続し、所定領域を除き前記エリアアレイの搭載領域の外周を取り囲むように配置した導体パターンと、この導体パターンに積層された熱溶融はんだ層と、前記導体パターンの前記所定領域から注入され、前記導体パターンと前記熱溶融はんだ層とで堰塞されることにより前記エリアアレイの搭載領域に略充填されたアンダーフィルとを備えたプリント配線板。
- 前記導体パターンは、複数の非貫通ビアを有することを特徴とする請求項2記載のプリント配線板。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005051261A JP2006237367A (ja) | 2005-02-25 | 2005-02-25 | プリント配線板 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005051261A JP2006237367A (ja) | 2005-02-25 | 2005-02-25 | プリント配線板 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006237367A true JP2006237367A (ja) | 2006-09-07 |
Family
ID=37044678
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005051261A Pending JP2006237367A (ja) | 2005-02-25 | 2005-02-25 | プリント配線板 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2006237367A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2009050891A1 (ja) | 2007-10-17 | 2009-04-23 | Panasonic Corporation | 実装構造体 |
US9627784B1 (en) | 2015-12-01 | 2017-04-18 | International Business Machines Corporation | Method and apparatus for strain relieving surface mount attached connectors |
CN109755187A (zh) * | 2017-11-08 | 2019-05-14 | 日月光半导体制造股份有限公司 | 半导体封装装置及其制造方法 |
-
2005
- 2005-02-25 JP JP2005051261A patent/JP2006237367A/ja active Pending
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2009050891A1 (ja) | 2007-10-17 | 2009-04-23 | Panasonic Corporation | 実装構造体 |
US8378472B2 (en) | 2007-10-17 | 2013-02-19 | Panasonic Corporation | Mounting structure for semiconductor element with underfill resin |
US9627784B1 (en) | 2015-12-01 | 2017-04-18 | International Business Machines Corporation | Method and apparatus for strain relieving surface mount attached connectors |
US9974179B2 (en) | 2015-12-01 | 2018-05-15 | International Business Machines Corporation | Method and apparatus for strain relieving surface mount attached connectors |
US10368441B2 (en) | 2015-12-01 | 2019-07-30 | International Business Machines Corporation | Method and apparatus for strain relieving surface mount attached connectors |
US10750615B2 (en) | 2015-12-01 | 2020-08-18 | International Business Machines Corporation | Method and apparatus for strain relieving surface mount attached connectors |
CN109755187A (zh) * | 2017-11-08 | 2019-05-14 | 日月光半导体制造股份有限公司 | 半导体封装装置及其制造方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI495026B (zh) | 晶片封裝基板和結構及其製作方法 | |
JPH0945805A (ja) | 配線基板、半導体装置及び半導体装置を配線基板から取り外す方法並びに半導体装置の製造方法 | |
KR20090050635A (ko) | 반도체 칩에 형성되는 구리기둥-주석범프 및 그의 형성방법 | |
CN101740538A (zh) | 具有防流坝的印刷电路板及其制造方法 | |
US20100319974A1 (en) | Printed wiring board, electronic device, and method for manufacturing electronic device | |
JP2008147458A (ja) | プリント配線板およびその製造方法 | |
JP2007110081A (ja) | ボイド防止型回路基板及びそれを有する半導体パッケージ | |
JP2008218505A (ja) | 基板およびその製造方法、半導体パッケージおよびその製造方法、並びに半導体装置およびその製造方法 | |
JP5290215B2 (ja) | 半導体装置、半導体パッケージ、インタポーザ、及びインタポーザの製造方法 | |
KR20110064471A (ko) | 패키지 기판 및 그의 제조방법 | |
JP2020035848A (ja) | プリント配線板及びソルダーレジストの形成方法 | |
KR101054440B1 (ko) | 전자 소자 패키지 및 그 제조 방법 | |
JP2005117036A (ja) | テープ配線基板とそれを利用した半導体チップパッケージ | |
JP2006140327A (ja) | 配線基板およびこれを用いた電子部品の実装方法 | |
JP2009105209A (ja) | 電子装置及びその製造方法 | |
KR20130122218A (ko) | 언더필 플립칩 패키지 제조방법 | |
KR100764668B1 (ko) | 플립칩 접속용 기판 및 그 제조방법 | |
JP2006237367A (ja) | プリント配線板 | |
JP2014045190A (ja) | 印刷回路基板の製造方法 | |
JP6834775B2 (ja) | 電子部品が半田付けされた基板、電子機器及び電子部品の半田付け方法 | |
US8168525B2 (en) | Electronic part mounting board and method of mounting the same | |
JP5214753B2 (ja) | 半導体装置およびその製造方法 | |
KR20110013902A (ko) | 패키지 및 그 제조방법 | |
KR102380834B1 (ko) | 인쇄회로기판, 반도체 패키지 및 이들의 제조방법 | |
JP2013211497A (ja) | 部品接合構造 |