JP5290215B2 - 半導体装置、半導体パッケージ、インタポーザ、及びインタポーザの製造方法 - Google Patents

半導体装置、半導体パッケージ、インタポーザ、及びインタポーザの製造方法 Download PDF

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Description

本発明は、インタポーザを有する半導体パッケージを配線基板に実装した半導体装置、半導体パッケージ、インタポーザ、半導体装置の製造方法、及びインタポーザの製造方法に関する。
半導体パッケージの一例としてＢＧＡパッケージやＬＧＡパッケージがある。一方半導体パッケージには高い信頼性、例えば温度サイクル性などの長期信頼性が求められている。プリント配線板に半導体パッケージが実装された半導体装置に温度変化があると、プリント配線板および半導体パッケージの熱膨張係数の違いにより発生する熱応力がはんだボールにかかり、はんだボールと、パッケージ基板又はプリント基板の外部接続端子との接合部にクラックが発生し断線する可能性がある。この断線を抑制するために、たとえば特許文献１および特許文献２に記載の技術がある。
これらの技術はいずれも、ＮＳＭＤ構造をとることにより、はんだボールがソルダーレジスト層に乗り上げることを防止したものである。これによりクラックの原因となるノッチをなくし、かつ溶融したはんだボールが外部接続端子から延びる配線上にぬれ広がってソルダーレジスト層上に乗り上げることを抑制するものである。
特に特許文献１に記載の技術は、ＮＳＭＤ構造により露出する配線の幅を細くするというものである。また特許文献２に記載の技術は、ＮＳＭＤ構造により露出する配線部を、ソルダーレジスタ層で覆うものである。これにより、さらにはんだボールからの熱応力が配線に直接加わり、配線が断線することも抑制できると記載されている。
特開平１０−３１３１６７号公報 特開２００３−０２３２４３号公報
しかし、発明者は上記した熱膨張係数の違いにより、外部接続端子間におけるインタポーザの表面を被膜するソルダーレジスト層にクラックが生じることがあること、及びこれに伴い配線が断線することがあることを見いだした。上記した特許文献１、２では外部接続端子間を通る配線の断線を抑制することは難しかった。
本発明によれば、半導体チップと、
一面に前記半導体チップを搭載し他面に複数の外部接続端子を形成するインタポーザと、
を備え、
前記インタポーザは、
前記他面に形成され隣り合う２つの前記外部接続端子の間を通る配線と
前記他面に形成されたソルダーレジスト層と、
を有し、
前記配線と前記２つの外部接続端子の中心を結ぶ直線が交差する部分において、前記配線が露出している半導体パッケージが提供される。
ソルダーレジストクラックに伴う配線の断線は、外部接続端子間のソルダーレジスト層の幅寸法が狭いことから外部接続端子間を通る配線に生じることが多い。本発明によれば、インタポーザにおいて、外部接続端子間を通る配線と、隣り合う外部接続端子同士の中心を結ぶ直線が交差する部分において配線がソルダーレジスト層によって覆われていない。従って本発明によれば、外部接続端子間で生じるソルダーレジストクラックに伴う配線の断線を抑制することができる。
本発明によれば、一面に形成された複数の第１の外部接続端子と、他面に形成された複数の第２の外部接続端子と、前記他面に形成され隣り合う２つの前記第２の外部接続端子の間を通る配線と、前記他面に形成されたソルダーレジスト層と、を備え、前記配線と前記２つの外部接続端子の中心を結ぶ直線が交差する部分において、前記配線が露出しているインタポーザが提供される。
本発明によれば、配線基板と、前記配線基板に実装された半導体パッケージと、前記配線基板と前記半導体パッケージの間に充填されたアンダーフィル樹脂層と、を備え、前記半導体パッケージは、半導体チップと、一面に前記半導体チップを搭載し他面に複数の外部接続端子を有するインタポーザと、を備え、前記インタポーザは、前記他面に形成され隣り合う２つの前記外部接続端子の間を通る配線と、前記他面に形成されたソルダーレジスト層と、を有し、前記配線と前記２つの外部接続端子の中心を結ぶ直線が交差する部分において、前記配線が前記ソルダーレジスト層に被覆されていない半導体装置が提供される。
本発明によれば、基材上に配線を形成する工程と、前記基材上にソルダーレジスト層を塗布する工程と、前記ソルダーレジスト層を露光及び現像して選択的に除去する工程と、を備え、前記ソルダーレジスト層を選択的に除去する工程において、前記インタポーザにおける外部接続端子の間を通る配線と、隣り合う２つの前記外部接続端子の中心を結ぶ直線が交差する部分において前記配線を露出させるインタポーザの製造方法が提供される。
本発明によれば、インタポーザに半導体チップを実装する半導体パッケージ形成工程と、前記半導体パッケージを配線基板へ実装する工程と、前記半導体パッケージと前記配線基板の間にアンダーフィル樹脂層を充填する工程と、を備え、前記インタポーザは前記インタポーザにおける外部接続端子の間を通る配線と、隣り合う前記外部接続端子の中心を結ぶ直線が交差する部分において前記配線が露出している半導体装置の製造方法が提供される。
本発明によれば、インタポーザ上における外部接続端子間を通る配線に断線が生じることを抑制することができる。
第１の実施形態に係る半導体装置の構成を示す断面図である。 第１の実施形態に係るインタポーザのはんだボール取り付け前における平面図である。 第１の実施形態に係るインタポーザの製造方法を示す断面図である。 第２の実施形態に係る半導体装置の構成を示す断面図である。 第２の実施形態に係るインタポーザのはんだボール取り付け前における平面図である。 はんだボール取り付け後の半導体パッケージの構造を示す断面図である。 本発明の課題を説明するための平面図である。 第３の実施形態に係る半導体装置の構成を示す断面図である。 第４の実施形態に係る半導体装置の構成を示す断面図である。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
図１は、第１の実施形態に係る半導体装置１の構成を示す断面図である。第１の実施形態に係る半導体装置１は、配線基板１０と、半導体パッケージ２００と、アンダーフィル樹脂層１００と、を備えている。半導体パッケージ２００は、半導体チップ２５０と、インタポーザ２１０と、を備えている。インタポーザ２１０は、一面に半導体チップ２５０を搭載し他面に複数の外部接続端子２４０、配線２３０を有しており、ソルダーレジスト層２２０で被覆されている。半導体パッケージ２００は、たとえばはんだボール１１０を用いて配線基板１０に実装されている。アンダーフィル樹脂層１００は、半導体パッケージ２００と配線基板１０の間を封止している。隣り合う２つの外部接続端子２４０の間を通る配線２３０と隣り合う２つの外部接続端子２４０の中心を結ぶ直線が交差する部分において、配線２３０はソルダーレジスト層２２０によって被覆されていない。
半導体パッケージ２００はさらに、マウント材２５１及びモールド樹脂２５２を備えている。半導体チップ２５０はインタポーザ２１０上にマウント材２５１を用いて、能動面がインタポーザ２１０とは反対側を向くように搭載されている。半導体チップ２５０の能動面には電極パッド（図示せず）が形成されている。この電極パッドはボンディングワイヤ２７０を介して、半導体パッケージ２００のボンディングパッド２７１に接続されている。モールド樹脂２５２は、半導体チップ２５０、ボンディングワイヤ２７０、及びインタポーザ２１０の半導体チップ２５０が搭載されている面を封止している。
インタポーザ２１０は、基材２１１、半導体チップ２５０が搭載される面に形成されるソルダーレジスト層２１５並びに配線２３６、及び配線基板１０に実装される面に形成されるソルダーレジスト層２２０並びに配線２３０を備えている。基材２１１は、たとえばガラスエポキシ基材である。インタポーザ２１０の半導体チップ２５０が搭載される面にはボンディングパッド２７１が、配線基板１０に接続される面には外部接続端子２４０、図２に示すスルーホール３１０が形成されている。スルーホール３１０の側壁には配線２３０と配線２３６を繋ぐ導体が形成されている。そして、スルーホール３１０内は、ソルダーレジスト層２２０により充填されている。アンダーフィル樹脂層１００は、たとえばエポキシ樹脂である。半導体パッケージ２００は図１に示すように、たとえばＢＧＡパッケージである。
図２は、はんだボール１１０を取り付ける前のインタポーザ２１０の配線基板１０に実装される面を示す平面図である。図１は図２のＡ-Ａ'断面を示している。はんだボール１１０が取り付けられる外部接続端子２４０は円形であり、たとえば格子状に２次元配列されている。特定の外部接続端子２４２は配線２３２を介してスルーホール３１２と繋がっている。また特定の外部接続端子２４４は配線２３４を介してスルーホール３１４と繋がっている。その他の外部接続端子２４０にも同様の配線が施されている（図示せず）。ソルダーレジスト層２２０はリング形状を有しており、外部接続端子２４０の外周部及びその周辺に形成されている。ソルダーレジスト層２２０と外部接続端子２４０は同心となっている。ソルダーレジスト開口部２２２の径は外部接続端子２４０の径よりも小さい。インタポーザ２１０の外部接続端子２４０間を通る配線２３０上にはソルダーレジスト層２２０は形成されていない。
図３の各図は、図１及び図２に示したインタポーザ２１０の製造方法を示す断面図である。まず図３(ａ)に示すように、基材２１１の両面に配線２３０、２３６のパターンを形成する。次いで、表面及び裏面にソルダーレジスト層２１５、２２０を形成（図３(ｂ)）し、その後ソルダーレジスト層２１５、２２０を露光及び現像しソルダーレジスト層２１５、２２０を選択的に除去して、図２に示すパターンを形成する（図３(ｃ)）。電解Ｎｉ/Ａｕめっき法を用いて電解Ｎｉ/Ａｕめっき３３０、３３６を、露出する配線２３０、２３６上に形成する（図３(ｄ)）。これにより、インタポーザ２１０が完成する。
その後上記インタポーザ２１０へ半導体チップ２５０をマウント材２５１を用いて搭載する。次いで、インタポーザ２１０と半導体チップ２５０をボンディングワイヤ２７０を用いて接続する。次いで、インタポーザ２１０、半導体チップ２５０及びボンディングワイヤ２７０をモールド樹脂２５２を用いて封止する。これにより半導体パッケージ２００が形成される。
その後図６に示すように、半導体パッケージ２００にはんだボール１１０を取り付ける。半導体パッケージ２００と配線基板１０とをはんだボール１１０を用いて接続する。次いで、半導体パッケージ２００を配線基板１０に実装し、半導体パッケージ２００と配線基板１０の間にアンダーフィル樹脂層１００を充填して、図１に示す半導体装置１が形成される。
次に本実施形態の作用及び効果について、図１及び図７を用いて説明する。配線基板１０に実装された半導体パッケージ２００において、アンダーフィル樹脂層１００に接している領域でソルダーレジスト層２２０にソルダーレジストクラック２２１が生じることがある。これは熱ストレスによって、熱膨張係数の異なる配線基板１０と、半導体パッケージ２００に反りが生じるためであると考えられる。ソルダーレジストクラック２２１は、図７に示すようにソルダーレジスト層２２０の幅寸法の狭い外部接続端子２４０間において生じやすい。また、半導体チップ２５０によりインタポーザ２１０の伸縮が拘束されるため、ソルダーレジストクラック２２１は半導体チップ２５０の縁の周辺部と重なる部分で発生しやすい。
本実施形態では、外部接続端子２４０間を通る配線２３０は、ソルダーレジスト層２２０に覆われていない。このため配線２３０上ではソルダーレジストクラック２２１が発生しえない。このため外部接続端子２４０間を通る配線２３０の断線が防止でき、半導体パッケージ２００の信頼性の低下を抑制することができる。
また、ガラスクロスの中に樹脂を含浸したインタポーザ２１０内ではクラックが伝播しにくいため、インタポーザ２１０内へクラックが伝搬することは抑制される。さらにアンダーフィル樹脂層１００を半導体パッケージ２００と配線基板１０との間に充填することで、配線２３０が露出することによる電気的なショートの発生を防止することができる。
図４は、第２の実施形態に係る半導体装置２の構成を示す断面図であり、第１の実施形態における図１に対応している。図５は第２の実施形態における半導体パッケージ２０１のうち、はんだボール１１０を取り付ける前のインタポーザ２１０の配線基板１０に実装される面を示す平面図であり、第１の実施形態における図２に対応している。図４は図５のＡ-Ａ'断面を示している。本実施形態における半導体装置２および半導体パッケージ２０１は、ソルダーレジスト層２２０のパターンを除いて、第１の実施形態に係る半導体装置１および半導体パッケージ２００と同様の構成である。またインタポーザ２１０の製造方法についても、第１の実施形態に係るインタポーザ２１０の製造方法と同様である。
第２の実施形態に係るインタポーザ２１０では、図５に示すようにインタポーザ２１０の配線基板１０と対向する面において、外部接続端子２４０上のソルダーレジスト開口部２２３、及びソルダーレジスト開口部２２２を除いてソルダーレジスト層２２０が形成されている。ソルダーレジスト開口部２２３は外部接続端子２４０上に位置している。ソルダーレジスト開口部２２２は、配線２３４上のうち外部接続端子２４０の間に位置している部分に形成されている。配線２３４は、半導体チップ２５０の縁に沿って形成された外部接続端子２４０間を通っている。
半導体チップ２５０によりインタポーザ２１０の伸縮が拘束されるため、熱膨張係数の違いにより生じるインタポーザ２１０のソルダーレジストクラックは、半導体チップ２５０の縁の周辺部と重なる部分で発生しやすい。本実施形態によれば、インタポーザ２１０の半導体チップ２５０の縁に沿って形成された外部接続端子２４０間を通る配線２３０上には、ソルダーレジスト開口部２２２を設けておりソルダーレジスト層２２０が形成されていない。従って、半導体チップ２５０の縁に沿って形成された外部接続端子２４０間を通る配線２３０上において、第１の実施形態と同様の効果を得ることができる。
また開口部２２２および開口部２２３以外の領域はソルダーレジスト層２２０に覆われているため、第１の実施形態に比べて図３に示す電解Ｎｉ/Ａｕめっき３３０を形成する部分が少なくて済む。従って、半導体パッケージの製造コストを安く抑えることができる。また半導体パッケージの製造工程中における配線への異物付着などを抑制することができる。
図８は、第３の実施形態に係る半導体装置３の構成を示す断面図であり、第１の実施形態における図１に対応している。本実施形態における半導体装置３は、半導体パッケージ２０２がＬＧＡパッケージである点を除いて、第１の実施形態に係る半導体装置１と同様の構成である。
本実施形態においても、インタポーザ２１０の外部接続端子２４０間を通る配線２３０上にはソルダーレジスト層２２０が形成されていないため、第１の実施形態と同様の効果を得ることができる。
図９は、第４の実施形態に係る半導体装置４の構成を示す断面図であり、第１の実施形態における図１に対応している。本実施形態における半導体装置４は、半導体パッケージ２０３において半導体チップ２５０がフリップチップ接続によりインタポーザ２１０に実装されている点を除いて、第１の実施形態に係る半導体装置１と同様の構成である。
具体的には、半導体チップ２５０がバンプ１２０を用いて能動面がインタポーザ２１０と対向するようにインタポーザ２１０に搭載されている。本実施形態においても、インタポーザ２１０の外部接続端子２４０間を通る配線２３０上にはソルダーレジスト層２２０が形成されていないため、第１の実施形態と同様の効果を得ることができる。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
１ 半導体装置
２ 半導体装置
３ 半導体装置
４ 半導体装置
１０ 配線基板
１００ アンダーフィル樹脂層
１１０ はんだボール
１２０ バンプ
２００ 半導体パッケージ
２０１ 半導体パッケージ
２０２ 半導体パッケージ
２０３ 半導体パッケージ
２１０ インタポーザ
２１１ 基材
２１５ ソルダーレジスト層
２２０ ソルダーレジスト層
２２１ ソルダーレジストクラック
２２２ ソルダーレジスト開口部
２２３ ソルダーレジスト開口部
２３０ 配線
２３２ 配線
２３４ 配線
２３６ 配線
２４０ 外部接続端子
２４２ 外部接続端子
２４４ 外部接続端子
２５０ 半導体チップ
２５１ マウント材
２５２ モールド樹脂
２７０ ボンディングワイヤ
２７１ ボンディングパッド
３１０ スルーホール
３１２ スルーホール
３１４ スルーホール
３３０ 電解Ｎｉ/Ａｕめっき
３３６ 電解Ｎｉ/Ａｕめっき

Claims (8)

  1. 半導体チップと、
    一面に前記半導体チップを搭載し他面に複数の外部接続端子を形成するインタポーザと、
    を備え、
    前記インタポーザは、
    前記他面に形成され隣り合う２つの前記外部接続端子の間を通る配線と
    前記他面に形成されたソルダーレジスト層と、
    を有し、
    前記配線と前記２つの外部接続端子の中心を結ぶ直線が交差する部分において、前記配線が露出している半導体パッケージ。
  2. 請求項１に記載の半導体パッケージにおいて、
    前記２つの外部接続端子が前記半導体チップの縁に沿って形成されている半導体パッケージ。
  3. 請求項1または２に記載の半導体パッケージにおいて、
    前記ソルダーレジスト層を、前記外部接続端子の外周部及びその周辺にのみ形成している半導体パッケージ。
  4. 請求項１または２に記載の半導体パッケージにおいて、
    前記ソルダーレジスト層が、前記配線と前記直線が交差する部分に開口部を有する半導体パッケージ。
  5. 請求項４に記載の半導体パッケージにおいて、
    前記開口部は前記直線を基準に線対称である半導体パッケージ。
  6. 一面に形成された複数の第１の外部接続端子と、
    他面に形成された複数の第２の外部接続端子と、
    前記他面に形成され隣り合う２つの前記第２の外部接続端子の間を通る配線と、
    前記他面に形成されたソルダーレジスト層と、
    を備え、
    前記配線と前記２つの前記第２の外部接続端子の中心を結ぶ直線が交差する部分において、前記配線が露出しているインタポーザ。
  7. 配線基板と、
    前記配線基板に実装された半導体パッケージと、
    前記配線基板と前記半導体パッケージの間に充填されたアンダーフィル樹脂層と、
    を備え、
    前記半導体パッケージは、
    半導体チップと、
    一面に前記半導体チップを搭載し他面に複数の外部接続端子を有するインタポーザと、
    を備え、
    前記インタポーザは、
    前記他面に形成され隣り合う２つの前記外部接続端子の間を通る配線と、
    前記他面に形成されたソルダーレジスト層と、
    を有し、
    前記配線と前記２つの外部接続端子の中心を結ぶ直線が交差する部分において、前記配線が前記ソルダーレジスト層に被覆されていない半導体装置。
  8. 基材上に配線を形成する工程と、
    前記基材上にソルダーレジスト層を塗布する工程と
    前記ソルダーレジスト層を露光及び現像して選択的に除去する工程と、
    を備え
    前記ソルダーレジスト層を選択的に除去する工程において、前記基材における外部接続端子の間を通る配線と、隣り合う２つの前記外部接続端子の中心を結ぶ直線が交差する部分において前記配線を露出させるインタポーザの製造方法。
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