JP2005310814A - キャパシタ内蔵基板 - Google Patents

キャパシタ内蔵基板 Download PDF

Info

Publication number
JP2005310814A
JP2005310814A JP2004121622A JP2004121622A JP2005310814A JP 2005310814 A JP2005310814 A JP 2005310814A JP 2004121622 A JP2004121622 A JP 2004121622A JP 2004121622 A JP2004121622 A JP 2004121622A JP 2005310814 A JP2005310814 A JP 2005310814A
Authority
JP
Japan
Prior art keywords
capacitor
power supply
layer
substrate
built
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2004121622A
Other languages
English (en)
Inventor
Yoshiomi Tsuji
義臣 辻
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Alps Alpine Co Ltd
Original Assignee
Alps Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Alps Electric Co Ltd filed Critical Alps Electric Co Ltd
Priority to JP2004121622A priority Critical patent/JP2005310814A/ja
Priority to US11/100,827 priority patent/US7046501B2/en
Priority to CN200510065260.8A priority patent/CN1684575A/zh
Publication of JP2005310814A publication Critical patent/JP2005310814A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals
    • H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor
    • H05K1/162—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor incorporating printed capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/0929—Conductive planes
    • H05K2201/09309—Core having two or more power planes; Capacitive laminate of two power planes
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09372—Pads and lands
    • H05K2201/09481—Via in pad; Pad over filled via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09509—Blind vias, i.e. vias having one side closed
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09509—Blind vias, i.e. vias having one side closed
    • H05K2201/09527—Inverse blind vias, i.e. bottoms outwards in multilayer PCB; Blind vias in centre of PCB having opposed bottoms
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/096—Vertically aligned vias, holes or stacked vias
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09718—Clearance holes

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)

Abstract

【課題】 電源電圧の変動を確実に補うことのできるキャパシタ内蔵基板を提供する。
【解決手段】 入力側電極層Ｓ１と出力側電極層Ｓ２との間に層間絶縁層１６、、２３、２７を介しデカップリングキャパシタ８を形成するとともに、このデカップリングキャパシタ８を、接地層１７および電源層２５の間に誘電体層２４を設けることにより形成する。半導体素子３への電源供給に用いる複数の電源供給端子２８を出力側電極層Ｓ２をパターニングすることにより形成するとともに、これらの電源供給端子２８をキャパシタ用ビア２６によって電源層２５と接続する。
【選択図】 図２

Description

本発明は、電源電圧の変動を確実に補うデカップリングキャパシタを内蔵したキャパシタ内蔵基板に関する。
従来から、ＩＣ、ＬＳＩ、超ＬＳＩ、これらを利用したＣＰＵなどのチップ化された半導体素子をプリント配線板などの実装基板に実装する場合、実装基板として電源電圧の変動による半導体素子の誤動作を防止するためのデカップリングキャパシタを表面に有するキャパシタ基板を用いることが知られている（例えば、特許文献１参照）。
また、容量の大きいデカップリングキャパシタを内蔵したインターポーザ型のキャパシタ内蔵基板を実装基板と半導体素子との間に配置する構成も提案されている（例えば、特許文献２参照）。
特開平６−３１８６７２号公報 特開２００１−３５８２４８号公報
ところで、近年においては、各種の部品の高性能化が求められており、各種部品の高性能化の一つとして、キャパシタ内蔵基板においても、電源電圧の変動を確実に補うことのできる高性能化が求められている。
すなわち、近年の半導体素子においては、小型化、高性能化が常に図られており、小型化、高性能化を図るうえで、高密度化や高速度化が図られている。このような半導体素子の小型化や高性能化にともない、動作周波数の一層の高周波数化、例えば、ＧＨｚ帯以上の高周波帯域を使用するようになってきている。
しかしながら、従来のキャパシタ内蔵基板においては、デカップリングキャパシタが厚さ方向に対して直交する水平方向のｍｍ単位の配線で電源供給端子などと接続されているため、高周波帯域、特に、ＧＨｚ帯以上の高周波帯域においては、デカップリングキャパシタが配線長の影響を受けるので、配線長によるインダクタンス成分が無視できず、デカップリングキャパシタとして機能しにくい、または、デカップリングキャパシタとしての性能を発揮することができず、電源電圧の変動を確実に補うことができないという問題点があった。
本発明はこの点に鑑みてなされたものであり、電源電圧の変動を確実に補うことのできるキャパシタ内蔵基板を提供することを目的とする。
前述した目的を達成するため、本発明のキャパシタ内蔵基板の特徴は、実装基板と半導体素子との間に配置され、入力側電極層と出力側電極層との間に層間絶縁層を介してデカップリングキャパシタが形成されており、このデカップリングキャパシタは、接地層および電源層からなる一対の内部電極層の間に誘電体層を設けることにより形成されているキャパシタ内蔵基板であって、前記半導体素子への電源供給に用いる複数の電源供給端子が前記出力側電極層をパターニングすることにより形成されており、これらの電源供給端子が層間接続に用いられるキャパシタ用ビアによって前記電源層とそれぞれ接続されている点にある。
本発明のキャパシタ内蔵基板においては、前記複数の電源供給端子の直下にデカップリングキャパシタが配置されており、前記複数の電源供給端子のそれぞれには前記出力側電極層の厚さ方向に対して直交する水平方向から電源が供給されており、前記キャパシタ用ビアの配線長が、１００μｍ以下に形成されていることが好ましい。
本発明のキャパシタ内蔵基板においては、前記誘電体層が、前記接地層上のほぼ全面でデカップリングキャパシタを形成するように配設されていることが好ましい。
本発明のキャパシタ内蔵基板においては、前記デカップリングキャパシタの容量が１ｎＦ／ｍｍ２ 以上であり、かつ、前記デカップリングキャパシタの容量が前記接地層の面積および前記誘電体層の膜厚によって変更可能に形成されていることが好ましい。
本発明のキャパシタ内蔵基板においては、前記キャパシタ用ビアが、銅もしくは銅合金で形成されているとともに、前記キャパシタ用ビアと前記電源層とが前記電源層の厚さ方向で金属結合されていることが好ましい。
前記誘電体層は、シリコンの窒化物により形成されているとともに、その膜厚が１μｍ以下であることが好ましく、また、誘電体層が、チタンの酸化物により形成されているとともに、その膜厚が１μｍ以下であることが好ましい。
本発明に係るキャパシタ内蔵基板によれば、電源電圧の変動を確実に補うことができるなどの極めて優れた効果を奏する。
以下、本発明を図面に示す実施形態により説明する。
図１は、本発明に係るキャパシタ内蔵基板の第１実施形態の実装状態における要部の構成を簡略化して示す模式図である。
図１に示すように、本実施形態のキャパシタ内蔵基板１は、プリント配線板などの実装基板２とＣＰＵなどの半導体素子３との中間に配置されるインターポーザ型のものを示している。そして、実装基板２の上面には、複数の端子４が形成されており、これらの端子４は、キャパシタ内蔵基板１の底面に設けられた対応する端子５とハンダなどの接合部材により電気的に接続されている。また、キャパシタ内蔵基板１の上面にも、複数の端子６が設けられており、半導体素子３の底面に設けられた対応する端子７とハンダなどの接合部材により電気的に接続されている。また、キャパシタ内蔵基板１の内部には、デカップリングキャパシタ８が形成されており、このデカップリングキャパシタ８には、キャパシタ内蔵基板１の上面側から電源が供給されるようになっている。
本実施形態のキャパシタ内蔵基板１について、図２の拡大断面図により詳しく説明する。
図２に示すように、本実施形態のキャパシタ内蔵基板１の底面には、実装基板２の端子４と対応する複数の端子５としての入力側電源端子９、入力側信号端子１０および入力側接地端子１１が形成されている。これらの入力側電源端子９、入力側信号端子１０および入力側接地端子１１は、例えば、厚さ１２μｍ程度の銅あるいは銅合金などの導電性を有する金属膜により形成された入力側電極層Ｓ１をフォトリソ法などにより所定のパターンにパターニングすることにより形成されており、これらの端子は、絶縁性保護膜である平面四角状に形成された入力側ソルダーレジスト１２によって保持固定されている。また、入力側電源端子９の上面には、下部電源用ビア１３の下端が接続されており、入力側信号端子１０の上面には、下部信号用ビア１４の下端が接続されている。さらに、入力側接地端子１１の上面には、下部接地用ビア１５の下端が接続されている。これらの下部電源用ビア１３、下部信号用ビア１４およびおよび下部接地用ビア１５は、銅あるいは銅合金などの導電性を有する金属により、厚さ方向（図２の上下方向、以下同様）に示すに配線長が、例えば、２５μｍ程度に形成されている。
前記入力側ソルダーレジスト１２の上面には、ポリイミド、ガラスエポキシなどの絶縁性素材により膜厚が２５μｍ程度に形成された下部層間絶縁層１６が、下部電源用ビア１３、下部信号用ビア１４および下部接地用ビア１５のそれぞれの周囲を覆うように積層形成されている。この下部層間絶縁層１６の上面の高さ位置は、下部電源用ビア１３、下部信号用ビア１４積層および下部接地用ビア１５の上端と面一になるように形成されている。
前記下部層間絶縁層１６の上面には、デカップリングキャパシタ８の一部を構成する一対の内部電極層のうちの一方を構成する接地層１７が積層形成されている。この接地層１７は、下部層間絶縁層１６の上面に、厚さ２〜５μｍ程度の銅あるいは銅合金などの導電性を有する金属膜を形成し、この金属膜をフォトリソ法などにより所定のパターンにパターニングすることにより形成されている。そして、接地層１７の下面の入力側接地端子１１と対応する位置には、下部接地用ビア１５の上端が接続されている。また、接地層１７の上面の所定位置には、上部接地用ビア１８の下端が、下部接地用ビア１５の上端と対向する位置に接続されている。この上部接地用ビア１８は、銅あるいは銅合金などの導電性を有する金属により、厚さ方向に示す配線長が、例えば、２５μｍ程度に形成されている。
前記接地層１７には、下部電源用ビア１３および下部信号用ビア１４のそれぞれの上端に接続される電源接続部１９および信号接続部２０が形成されている。この電源接続部１９および信号接続部２０は、接地層１７をフォトリソ法などにより所定のパターンにパターニングすることにより、下部電源用ビア１３および下部信号用ビア１４のそれぞれの上端と対向する位置に、接地層１７とは別個の島状をなすように形成されている。そして、電源接続部１９の下面には、下部電源用ビア１３の上端が接続されており、電源接続部１９の上面には、上部電源用ビア２１の下端が接続されている。また、信号接続部２０の下面には、下部信号用ビア１４の上端が接続されており、信号接続部２０の上面には、上部信号用ビア２２の下端が接続されている。また、電源接続部１９および信号接続部２０のそれぞれの周囲には、絶縁性を確保するための中間層間絶縁層２３が配置されている。さらに、上部電源用ビア２１および上部信号用ビア２２の上端は、上部接地用ビア１８の上端と面一に形成されている。また、上部電源用ビア２１および上部信号用ビア２２は、銅あるいは銅合金などの導電性を有する金属により、厚さ方向に示すに配線長が、例えば、２５μｍ程度に形成されている。
前記接地層１７の上面には、デカップリングキャパシタ８の一部を構成する誘電体層２４が積層形成されている。この誘電体層２４は、シリコンの窒化物あるいはチタンの酸化物などの素材により、膜厚が１μｍ程度に形成されている。この誘電体層２４の膜厚としては、０．１〜３．０μｍ程度、好ましくは０．１〜１．０μｍとするとよい、この範囲より厚いと、容量を大きくすることができない傾向があり、膜厚がこの範囲を下回ると絶縁性を確保できない傾向がある。また、誘電体層２４は、接地層１７のほぼ全面、詳しくは、接地層１７の上面のうちの上部接地用ビア１８との接続部を除く全面に形成されている。勿論、接地層１７から個別に形成された電源接続部１９および信号接続部２０の上面には形成されていない。
前記誘電体層２４の上面には、デカップリングキャパシタ８の一部を構成する一対の内部電極層のうちの他方を構成する電源層２５が積層形成されている。この電源層２５は、誘電体層２４の上面に、厚さ２〜５μｍ程度の銅あるいは銅合金などの導電性を有する金属膜を形成し、この金属膜をフォトリソ法などにより所定のパターンにパターニングすることにより形成されている。そして、電源層２５の上面の所定位置、詳しくは、半導体素子３の電源供給用の複数の端子と対応する位置には、デカップリングキャパシタ８への電源を供給するための銅あるいは銅合金により形成されたキャパシタ用ビア２６の下端が金属結合により接続されている。すなわち、半導体素子３の電源供給用の複数の端子の直下にデカップリングキャパシタ８が形成されている。
本実施形態におけるデカップリングキャパシタ８の容量は、誘電体層２４の素材を酸化チタンとし、膜厚を５００ｍｍ程度とすることで、３ｎＦ／ｍｍ２ 程度に形成されている。このデカップリングキャパシタ８の容量は、１ｎＦ／ｍｍ２ 以上とすることが好ましい。また、デカップリングキャパシタ８の容量は、接地層１７の面積、すなわち、キャパシタ内蔵基板１の平面の面積である実装面積によって変更可能とされている。
なお、本実施形態におけるデカップリングキャパシタ８は、接地層１７と電源層２５との間に誘電体層２４を挟持す構成としたが、設計コンセプトなどの必要に応じて、誘電体層２４を複層とする構成としてもよい。この場合、それぞれの誘電体層２４の間に、中間電極層を形成することが肝要である。
前記キャパシタ用ビア２６の厚さ方向に示す配線長は、２０μｍ程度に形成されている。なお、キャパシタ用ビア２６の配線長としては、１００μｍ以下、好ましくは１０〜５０μｍの範囲とするよい。この範囲を超えると、インダクタンス成分が大きくなり、キャパシタとして機能しにくい傾向があり、この範囲を下回ると、層間絶縁樹脂の電気特性が不安定になる傾向がある。
すなわち、キャパシタ用ビア２６の厚さ方向に示す配線長が、デカップリングキャパシタ８の配線長とされており、このデカップリングキャパシタ８の配線長を１００μｍ以下と短くすることが容易にできるようになっている。
前記誘電体層２４の上面には、ポリイミド、ガラスエポキシなどの絶縁性素材により膜厚が最大２５μｍ程度に形成された上部層間絶縁層２７が、上部電源用ビア２１、上部信号用ビア２２、上部接地用ビア１８およびキャパシタ用ビア２６のそれぞれの周囲を覆うように積層形成されている。この上部層間絶縁層２７の上面の高さ位置は、上部電源用ビア２１、上部信号用ビア２２、上部接地用ビア１８およびキャパシタ用ビア２６の上端と面一になるように形成されている。
前記上部層間絶縁層２７の上面、すなわち、本実施形態のキャパシタ内蔵基板１の上面には、半導体素子３の端子７と対応する端子６としての複数の電源供給端子（ＶＣＣ）２８、出力側信号端子２９、出力側接地端子３０、半導体素子３の端子７とは直接には接続されない出力側電源端子３１、並びに、複数の電源供給端子２８と出力側電源端子３１とを接続する配線パターン３２が形成されている。これらの電源供給端子２８、出力側信号端子２９、出力側接地端子３０、出力側電源端子３１および配線パターン３２は、上部層間絶縁層２７の上面に、厚さ１２μｍ程度の銅あるいは銅合金などの導電性を有する金属膜により形成された出力側電極層Ｓ２を形成し、この出力側電極層Ｓ２をフォトリソ法などにより所定のパターンにパターニングすることにより形成されている。
勿論、配線パターン３２は、出力側信号端子２９および出力側接地端子３０と短絡しないように配置されている。
前記電源供給端子２８、出力側信号端子２９、出力側接地端子３０、出力側電源端子３１および配線パターン３２は、絶縁性保護膜である出力側ソルダーレジスト３３によって保持固定されている。また、出力側信号端子２９、出力側接地端子３０および電源供給端子２８の上方は開口とされており、それぞれの開口内の外部露出部には、従来公知の如く、下層のニッケルメッキ層と、上層の金メッキ層からなる金／ニッケルパッド（図示せず）が形成されている。なお、出力側電源端子３１および配線パターン３２のそれぞれの表面は、出力側ソルダーレジスト３３によって被覆されている。
前記電源供給端子２８の下面には、キャパシタ用ビア２６の上端が接続されており、出力側信号端子２９の下面には、上部信号用ビア２２の上端が接続されている。そして、出力側接地端子３０の下面には、上部接地用ビア１８の上端が接続されており、出力側電源端子３１の下面には、上部電源用ビア２１の上端が接続されている。また、配線パターン３２は、その一端が出力側電源端子３１の側面に接続されており、その他端は分岐されて複数の電源供給端子２８の側面のそれぞれに接続されている。
すなわち、各電源供給端子２８は、半導体素子３およびデカップリングキャパシタ８への電源の供給の分岐をなすように形成されている。
したがって、各電源供給端子２８の直下にデカップリングキャパシタ８が配置されており、各電源供給端子２８のそれぞれには配線パターン３２によって出力側電極層Ｓ２の厚さ方向に対して直交する水平方向から電源が供給されており、キャパシタ用ビアの配線長が１００μｍ以下に形成されている。
このような、配線パターン３２を用いた出力側電源端子３１と複数の電源供給端子２８との接続構造の一例を図３に示す。
本実施形態のキャパシタ内蔵基板１においては、各層間絶縁層１６、２３、２７とデカップリングキャパシタ８の一対の内部電極層を構成する接地層１７および電源層２５との密着性を確保するため、接着剤もしくはトリアジンチオールの如く化学的吸着膜を用いるとよい。また、炭素および窒素を有する有機材料にトリアジンチオールを含有させ、かつ、誘電率εを６０以上の素材とすることで、誘電体層２４の素材として用いることも可能である。またさらに、ナノメートルオーダーの金属粒子を高分子樹脂に分散させて形成される高誘電率材料を用いてもよい（ナノマテリアル）。これらの材料を利用することにより、数十〜数百ｎＦ／ｍｍ２ の容量も実現できる。なお、このような有機素材を誘電体層２４の素材として用いた場合には、電源層２５とキャパシタ用ビア２６との接合に、熱圧着などの誘電体層２４に損傷を与えない方法を用いることが肝要である。
つぎに、前述した構成からなる本実施形態の作用について説明する。
本実施形態のキャパシタ内蔵基板１によれば、半導体素子３への電源供給に用いる複数の電源供給端子２８が出力側電極層Ｓ２をパターニングすることにより形成されており、これらの電源供給端子２８が層間接続に用いられるキャパシタ用ビア２６のみによってデカップリングキャパシタ８の電源層２５にそれぞれ接続されているので、半導体素子３の電源電圧を補うデカップリングキャパシタ８が、キャパシタ用ビア２６のみで膜厚方向の配線長にて接続することができる。その結果、インダクタンス成分を極力なくすことができる理想的な構造とすることができるので、ＧＨｚ帯以上の高周波帯域においても、十分にキャパシタとして寄与する。このことは、配線長によるインピーダンスと周波数との関係についてのシミュレーションによって確認できた。この配線長によるインピーダンスと周波数との関係についてのシミュレーション結果を図４に示す。なお、シミュレーションは、デカップリングキャパシタ８の容量を３．５ｎＦ／ｍｍ２ とし、デカップリングキャパシタ８に対する電源配線をキャパシタ用ビア２６のみによる直下型で配線長を１００μｍとしたものを本発明品とし、従来の電源配線による配線長を１ｍｍとしたものを従来品１、配線長を３ｍｍとしたものを従来品２、配線長を９ｍｍとしたものを従来品３とした。図４に示すように、配線長を短くするほど、インピーダンスを広い周波数において下げることができることが確認できた。
したがって、本実施形態のキャパシタ内蔵基板１によれば、電源電圧の変動を確実に補うことができる。
また、本実施形態のキャパシタ内蔵基板１によれば、電源供給端子２８が層間接続に用いられるキャパシタ用ビア２６のみによってデカップリングキャパシタ８の電源層２５にそれぞれ接続される構成とされているので、デカップリングキャパシタ８への電源の供給経路を最短かつ簡単にすることができる。その結果、キャパシタ内蔵基板１を簡便な製造工程によって得ることができるので、生産性の向上、低コスト化などを容易に図ることができる。
また、フォトリソ法による方法以外でも作成することができる。例えば、オフセット印刷、スクリーン印刷などの印刷法によっても誘電体は形成できる。さらに電極は、セミアディティブ、フルアディティブ法を用いたメッキによる形成もできる。
また、本実施形態のキャパシタ内蔵基板１によれば、複数の電源供給端子２８の直下にデカップリングキャパシタ８が配置されており、複数の電源供給端子２８のそれぞれには配線パターン３２によって出力側電極層Ｓ２の厚さ方向に対して直交する水平方向から電源が供給されており、キャパシタ用ビア２６の配線長が、１００μｍ以下に形成されているので、製造工程をより簡単にすることができるとともに、インダクタンス成分を極力なくすことができるより理想的な構造とすることができるので、ＧＨｚ帯以上の高周波帯域においても、より十分にキャパシタとして寄与する。
また、本実施形態のキャパシタ内蔵基板１によれば、接地層１７上のほぼ全面でデカップリングキャパシタ８を形成するように配設されているので、キャパシタ内蔵基板１の大きさそのものをデカップリングキャパシタ８として利用することができる。その結果、デカップリングキャパシタ８の大容量化と、広い周波数帯における低インピーダンス化を容易に図ることができる。
また、本実施形態のキャパシタ内蔵基板１によれば、デカップリングキャパシタ８の容量が１ｎＦ／ｍｍ２ 以上であり、かつ、デカップリングキャパシタ８の容量が接地層１７の面積、すなわち、キャパシタ内蔵基板１の実装面積によって変更可能に形成されているので、デカップリングキャパシタ８の大容量化を容易に図ることができる。
また、本実施形態のキャパシタ内蔵基板１によれば、キャパシタ用ビア２６が、銅もしくは銅合金で形成されているとともに、キャパシタ用ビア２６と電源層２５とが電源層２５の厚さ方向で金属結合されているので、従来の異種金属接続と異なり、低抵抗でかつ層間接続を低コストで行うことができるとともに、層間接続の信頼性を向上させることができる。
また、本実施形態のキャパシタ内蔵基板１によれば、誘電体層２４が、シリコンの窒化物またはチタンの酸化物により形成されているとともに、それぞれその膜厚が１μｍ以下であるので、デカップリングキャパシタ８の容量の大容量化を確実かつ容易に行うことができる。
また、誘電率εが３００以上とされるトリアジンチオールや、誘電率εが２００以上とされるナノマテリアルを用いることで、数十〜数百ｎＦ／ｍｍ２ の容量も可能となる。
図５および図６は、本発明に係るキャパシタ内蔵基板の第２実施形態を示すものであり、図５は実装状態における要部の構成を簡略化して示す模式図、図６は要部の拡大断面図である。なお、前述した第１実施形態のキャパシタ内蔵基板１と同一ないし相当する構成については図面中に同一の符号を付してある。
本実施形態のキャパシタ内蔵基板１Ａは、図５に示すように、プリント配線板などの実装基板２と半導体素子３を実装したインターポーザ４１との中間に配置されるソケット型のものを示している。そして、実装基板２の上面には、複数の端子４が形成されており、これらの端子４は、キャパシタ内蔵基板１Ａの底面に設けられた対応する端子５とハンダなどの接合部材により電気的に接続されている。また、キャパシタ内蔵基板１Ａの上面にも、複数の端子６が設けられており、インターポーザ４１の底面に設けられた対応する端子７Ａとハンダなどの接合部材により電気的に接続されている。また、キャパシタ内蔵基板１Ａの内部には、図５および図６に示すように、デカップリングキャパシタ８が形成されており、このデカップリングキャパシタ８には、キャパシタ内蔵基板１の上面側から電源が供給されるようになっている。さらに、本実施形態のキャパシタ内蔵基板１Ａにおいては、入力側電源端子（図６に１つのみ図示）９が複数設けられており、これらの入力側電源端子９は、入力側配線パターン３５によって、実装基板２の端子４とは直接には接続されない１つの入力側電源端子３６に接続されており、この入力用電源端子３６の上面に、下部電源用ビア１３の下面が接続されている。
すなわち、入力側配線パターン３５は、その一端が入力側電源端子３６の側面に接続されており、その他端は分岐されて複数の入力側電源端子３６の側面のそれぞれに接続されている。この入力側配線パターン３５および入力側電源端子３６は、入力側電極層Ｓ１をフォトリソ法などにより所定のパターンにパターニングして、入力側電源端子９、入力側信号端子１０および入力側接地端子１１を形成する際に、入力側電源端子９、入力側信号端子１０および入力側接地端子１１の形成と同時に形成されている。
なお、入力側電源端子９を複数設け、これらを入力側配線パターン３５によって１つの入力側電源端子３６に接続し、入力用電源端子３６の上面に下部電源用ビア１３の下面を接続する構成は、前述した第１実施形態のキャパシタ内蔵基板１にも用いることができる。
本実施形態のキャパシタ内蔵基板１Ａのその他の構成については、前述した第１実施形態のキャパシタ内蔵基板１と同様とされているので、その詳しい説明は省略する。
このような構成からなる本実施形態のキャパシタ内蔵基板１Ａによれば、前述した第１実施形態のキャパシタ内蔵基板１と同様の効果を奏することができる。
なお、本発明は、前述した各実施形態に限定されるものではなく、必要に応じて種々の変更が可能である。
本発明に係るキャパシタ内蔵基板の第１実施形態の実装状態における要部の構成を簡略化して示す模式図 図１のキャパシタ内蔵基板の要部を示す拡大断面図 配線パターンを用いた出力側電源端子と複数の電源供給端子との接続構造の一例を示す斜視図 配線長によるインピーダンスと周波数との関係を示す線図 本発明に係るキャパシタ内蔵基板の第２実施形態の実装状態における要部の構成を簡略化して示す模式図 図５のキャパシタ内蔵基板の要部を示す拡大断面図
符号の説明
１、１Ａ キャパシタ内蔵基板
２ 実装基板
３ 半導体素子
４、５，６，７ 端子
８ デカップリングキャパシタ
９ 入力側電源端子
１１ 入力側接地端子
１３ 下部電源用ビア
１５ 下部接地用ビア
１６ 下部層間絶縁層
１７ 接地層
１８ 上部接地用ビア
１９ 電源接続部
２１ 上部電源用ビア
２４ 誘電体層
２５ 電源層
２６ キャパシタ用ビア
２７ 上部層間絶縁層
２８ 電源供給端子
３０ 出力側接地端子
３１ 出力側電源端子
３２ 配線パターン
３５ 入力側配線パターン
３６ 入力側電源端子
Ｓ１ 入力側電極層
Ｓ２ 出力側電極層

Claims (7)

  1. 実装基板と半導体素子との間に配置され、入力側電極層と出力側電極層との間に層間絶縁層を介してデカップリングキャパシタが形成されており、このデカップリングキャパシタは、接地層および電源層からなる一対の内部電極層の間に誘電体層を設けることにより形成されているキャパシタ内蔵基板であって、
    前記半導体素子への電源供給に用いる複数の電源供給端子が前記出力側電極層をパターニングすることにより形成されており、これらの電源供給端子が層間接続に用いられるキャパシタ用ビアによって前記電源層とそれぞれ接続されていることを特徴とするキャパシタ内蔵基板。
  2. 前記複数の電源供給端子の直下にデカップリングキャパシタが配置されており、前記複数の電源供給端子のそれぞれには前記出力側電極層の厚さ方向に対して直交する水平方向から電源が供給されており、前記キャパシタ用ビアの配線長が、１００μｍ以下に形成されていることを特徴とする請求項１に記載のキャパシタ内蔵基板。
  3. 前記誘電体層が、前記接地層上のほぼ全面でデカップリングキャパシタを形成するように配設されていることを特徴とする請求項１または請求項２に記載のキャパシタ内蔵基板。
  4. 前記デカップリングキャパシタの容量が１ｎＦ／ｍｍ２ 以上であり、かつ、前記デカップリングキャパシタの容量が前記接地層の面積および前記誘電体層の膜厚によって変更可能に形成されていることを特徴とする請求項１ないし請求項３のいずれか１項に記載のキャパシタ内蔵基板。
  5. 前記キャパシタ用ビアが、銅もしくは銅合金で形成されているとともに、前記キャパシタ用ビアと前記電源層とが前記電源層の厚さ方向で金属結合されていることを特徴とする請求項１ないし請求項４のいずれか１項に記載のキャパシタ内蔵基板。
  6. 前記誘電体層が、シリコンの窒化物により形成されているとともに、その膜厚が１μｍ以下であることを特徴とする請求項１ないし請求項５のいずれか１項に記載のキャパシタ内蔵基板。
  7. 前記誘電体層が、チタンの酸化物により形成されているとともに、その膜厚が１μｍ以下であることを特徴とする請求項１ないし請求項５のいずれか１項に記載のキャパシタ内蔵基板。
JP2004121622A 2004-04-16 2004-04-16 キャパシタ内蔵基板 Withdrawn JP2005310814A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2004121622A JP2005310814A (ja) 2004-04-16 2004-04-16 キャパシタ内蔵基板
US11/100,827 US7046501B2 (en) 2004-04-16 2005-04-06 Capacitor-embedded substrate
CN200510065260.8A CN1684575A (zh) 2004-04-16 2005-04-15 电容器内置基板

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004121622A JP2005310814A (ja) 2004-04-16 2004-04-16 キャパシタ内蔵基板

Publications (1)

Publication Number Publication Date
JP2005310814A true JP2005310814A (ja) 2005-11-04

Family

ID=35096018

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004121622A Withdrawn JP2005310814A (ja) 2004-04-16 2004-04-16 キャパシタ内蔵基板

Country Status (3)

Country Link
US (1) US7046501B2 (ja)
JP (1) JP2005310814A (ja)
CN (1) CN1684575A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007287847A (ja) * 2006-04-14 2007-11-01 System Fabrication Technologies Inc インターポーザ及び半導体装置
JP2012159425A (ja) * 2011-02-01 2012-08-23 Three M Innovative Properties Co Ｉｃデバイス用ソケット
US9640477B1 (en) 2016-03-04 2017-05-02 Fuji Xerox Co., Ltd. Semiconductor package and method of producing the semiconductor package
US10020277B2 (en) 2016-02-03 2018-07-10 Fuji Xerox Co., Ltd. Circuit substrate and method for manufacturing circuit substrate

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007052674A1 (ja) * 2005-11-02 2007-05-10 Ibiden Co., Ltd. 半導体装置用多層プリント配線板及びその製造方法
US20080017407A1 (en) * 2006-07-24 2008-01-24 Ibiden Co., Ltd. Interposer and electronic device using the same
TWI327361B (en) * 2006-07-28 2010-07-11 Unimicron Technology Corp Circuit board structure having passive component and stack structure thereof
CN1946267B (zh) * 2006-08-26 2010-09-08 华为技术有限公司 一种印刷电路板的埋容方法及印刷电路板
JP5284155B2 (ja) * 2008-03-24 2013-09-11 日本特殊陶業株式会社 部品内蔵配線基板
KR101297192B1 (ko) * 2008-11-10 2013-08-19 삼성전자주식회사 화상형성장치, 칩, 및, 칩 패키지
JP2010118635A (ja) * 2008-11-12 2010-05-27 Ibiden Co Ltd 多層プリント配線板
US20110058348A1 (en) * 2009-09-10 2011-03-10 Ibiden Co., Ltd. Semiconductor device
JP5290215B2 (ja) 2010-02-15 2013-09-18 ルネサスエレクトロニクス株式会社 半導体装置、半導体パッケージ、インタポーザ、及びインタポーザの製造方法
CN101937852B (zh) * 2010-08-19 2012-07-04 日月光半导体制造股份有限公司 线路基板制造方法
WO2015041127A1 (ja) * 2013-09-20 2015-03-26 株式会社村田製作所 コンデンサモジュール、および、電力変換装置
US9681558B2 (en) * 2014-08-12 2017-06-13 Infineon Technologies Ag Module with integrated power electronic circuitry and logic circuitry
US20160055976A1 (en) * 2014-08-25 2016-02-25 Qualcomm Incorporated Package substrates including embedded capacitors
US10211158B2 (en) 2014-10-31 2019-02-19 Infineon Technologies Ag Power semiconductor module having a direct copper bonded substrate and an integrated passive component, and an integrated power module
JP2018137310A (ja) * 2017-02-21 2018-08-30 Tdk株式会社 薄膜キャパシタ
CN209402820U (zh) * 2018-10-31 2019-09-17 惠科股份有限公司 电路板及显示装置
JP2020150145A (ja) * 2019-03-14 2020-09-17 キオクシア株式会社 半導体装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4508756A (en) * 1980-10-08 1985-04-02 Murata Manufacturing Co., Ltd. Method for inhibiting oxidation of a copper film on ceramic body
JP2969237B2 (ja) * 1992-07-06 1999-11-02 日本特殊陶業株式会社 コンデンサー内蔵基板及びその製造方法
US5323520A (en) * 1993-04-29 1994-06-28 Fujitsu Limited Process for fabricating a substrate with thin film capacitor
JP2001358248A (ja) 2000-06-13 2001-12-26 Hitachi Ltd キャパシタを内蔵した回路基板とその製造方法
US6775150B1 (en) * 2000-08-30 2004-08-10 Intel Corporation Electronic assembly comprising ceramic/organic hybrid substrate with embedded capacitors and methods of manufacture
JP2002260959A (ja) * 2001-03-01 2002-09-13 Nec Corp 積層コンデンサとその製造方法およびこのコンデンサを用いた半導体装置、電子回路基板
JP4377617B2 (ja) * 2003-06-20 2009-12-02 日本特殊陶業株式会社 コンデンサ、コンデンサ付き半導体素子、コンデンサ付き配線基板、および、半導体素子とコンデンサと配線基板とを備える電子ユニット

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007287847A (ja) * 2006-04-14 2007-11-01 System Fabrication Technologies Inc インターポーザ及び半導体装置
JP2012159425A (ja) * 2011-02-01 2012-08-23 Three M Innovative Properties Co Ｉｃデバイス用ソケット
US10020277B2 (en) 2016-02-03 2018-07-10 Fuji Xerox Co., Ltd. Circuit substrate and method for manufacturing circuit substrate
US10340243B2 (en) 2016-02-03 2019-07-02 Fuji Xerox Co., Ltd. Circuit substrate and method for manufacturing circuit substrate
US9640477B1 (en) 2016-03-04 2017-05-02 Fuji Xerox Co., Ltd. Semiconductor package and method of producing the semiconductor package

Also Published As

Publication number Publication date
US20050231889A1 (en) 2005-10-20
US7046501B2 (en) 2006-05-16
CN1684575A (zh) 2005-10-19

Similar Documents

Publication Publication Date Title
US7046501B2 (en) Capacitor-embedded substrate
US7889509B2 (en) Ceramic capacitor
KR100550480B1 (ko) 다중 계층 어레이 커패시터 및 그 제작 방법
US6501157B1 (en) Substrate for accepting wire bonded or flip-chip components
US8179689B2 (en) Printed circuit board, method of fabricating printed circuit board, and semiconductor device
US5708296A (en) Power-ground plane for a C4 flip-chip substrate
US7279771B2 (en) Wiring board mounting a capacitor
US5786630A (en) Multi-layer C4 flip-chip substrate
US8242612B2 (en) Wiring board having piercing linear conductors and semiconductor device using the same
US6967398B2 (en) Module power distribution network
JP4365166B2 (ja) キャパシタ、多層配線基板及び半導体装置
JP2002539612A (ja) 高ｑリアクタンス性コンポーネントを有する集積回路のための装置および方法
JP4395166B2 (ja) コンデンサを内蔵した半導体装置及びその製造方法
US8350390B2 (en) Wiring substrate and semiconductor device
WO2000019515A1 (fr) Dispositif semi-conducteur et procede de fabrication de celui-ci, carte de circuit imprime et equipement electronique
US8338965B2 (en) Semiconductor chip and semiconductor device, and method for manufacturing semiconductor device
JP2011155199A (ja) 回路実装基板
JP3081786B2 (ja) 高周波半導体装置
JP2002164658A (ja) モジュール基板
US7829424B2 (en) Package configuration and manufacturing method enabling the addition of decoupling capacitors to standard package designs
WO2023008111A1 (ja) インターポーザ
US20040201109A1 (en) Semiconductor devices, manufacturing methods therefore, circuit substrates and electronic devices
JP2007158207A (ja) 積層型電子回路構造体とその製造方法
JP2003068968A (ja) 半導体集積回路装置
JP2007103560A (ja) フレキシブル配線基板

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060912

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080111

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080122

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20080229