WO2007052674A1 - 半導体装置用多層プリント配線板及びその製造方法 - Google Patents

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Ayao Niki
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Ibiden Co., Ltd.
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Definitions

  • Multilayer printed wiring board for semiconductor device and manufacturing method thereof Multilayer printed wiring board for semiconductor device and manufacturing method thereof
  • the present invention relates to a multilayer printed wiring board for a semiconductor device and a method for manufacturing the same, and more particularly to a multilayer printed wiring board for a semiconductor device having a small thickness and a method for manufacturing the same.
  • JP-A-2000-323613 uses a copper plate as a support plate, and the direction of the external connection terminal mounting layer in which the external connection terminal mounting surface is formed from the semiconductor element mounting layer in which the semiconductor element mounting surface is formed on the copper plate.
  • via holes, conductor wiring, and insulating layers are sequentially formed, and the copper plate is removed to obtain a thin multilayer printed wiring board for semiconductor devices.
  • Patent Document 1 Japanese Patent Laid-Open No. 2000-323613 “Multilayer Substrate for Semiconductor Device and Method for Manufacturing the Same” (2000)
  • the number of gates contained in the semiconductor element is so large that it is necessary to connect to the printed wiring board at very many points.
  • a semiconductor element in which a large number of pads are formed is connected to a land of a printed wiring board at connection points of 2,000 to 30,000.
  • a cold thermal cycle test (“heat cycle acceleration test") in which a printed wiring board is alternately exposed to a low temperature atmosphere (for example, -55 degrees C) and a high temperature atmosphere (for example, +125 degrees C) alternately.
  • a low temperature atmosphere for example, -55 degrees C
  • a high temperature atmosphere for example, +125 degrees C
  • cracks may occur.
  • the occurrence of cracks in such accelerated tests impairs the reliability of printed circuit boards for long-term use, which is preferable. That's not true. Therefore, it has been desired to develop a multilayer printed wiring board that can suppress the occurrence of cracks even in an accelerated test.
  • an object of the present invention is to provide a multilayer printed wiring board that can be satisfactorily connected even when it is connected to a semiconductor element at a large number of connection points.
  • an object of the present invention is to provide a method for manufacturing a multilayer printed wiring board that can be satisfactorily connected even when connected to a semiconductor element at a large number of connection points.
  • an object of the present invention is to provide a multilayer printed wiring board that can reduce the occurrence of cracks even in an accelerated test.
  • an object of the present invention is to provide a method for manufacturing a multilayer printed wiring board that can reduce the occurrence of cracks even in an accelerated test.
  • a multilayer printed wiring board includes a multilayer printed wiring including one or more resin layers formed with via holes and a core layer formed with via holes.
  • the via hole formed in the resin layer and the via hole formed in the core layer are opposite to each other in the opening direction of the via hole.
  • the via hole formed in the resin layer is opened on the semiconductor element mounting surface side, and the via hole formed in the core layer is formed on the external terminal connection surface side (the side opposite to the semiconductor element mounting surface). Be beaten!
  • one surface of the multilayer printed wiring board is a semiconductor element mounting surface
  • the other surface is an external terminal connection surface
  • the via hole formed in the resin layer includes the semiconductor layer.
  • the via hole formed on the element mounting surface side and formed in the core layer can be opened on the external terminal connection surface side.
  • the multilayer printed wiring board according to the present invention is arranged on the first resin layer, the first via hole formed in the first resin layer, and the upper surface of the first resin layer.
  • the second resin layer formed, the second via hole formed in the second resin layer, the core layer disposed on the lower surface of the first resin layer, and the via hole formed in the core layer The via hole formed in the resin layer and the via hole formed in the core layer have opposite directions of the opening of the via hole.
  • the via hole is filled with a conductive material and filled with a conductive material. It can be Dobia.
  • the via hole formed in the resin layer has a cross-sectional shape that is wide upward and narrow downward, and the via hole that is formed in the core layer has a cross-sectional shape upward. It can also be made into a wide shape that is narrow and wide downward.
  • the core layer may further include one or more resin layers having via holes on the upper surface.
  • the core layer may be FRP.
  • the core layer may be formed from a substrate cover obtained by impregnating an epoxy resin BT resin into a glass cloth nylon nonwoven fabric and curing it.
  • a substrate cover obtained by impregnating an epoxy resin BT resin into a glass cloth nylon nonwoven fabric and curing it.
  • high dimensional stability and crack resistance are ensured by a plurality of glass woven fabrics constituting the glass epoxy.
  • 2-ply (ply) in which glass woven fabrics are stacked in two steps is preferable.
  • the core layer is formed using a copper clad laminate or a double-sided copper clad laminate as a starting material, and the land formed in the core layer is stretched on the laminate.
  • Copper foil can also be used.
  • the copper-clad laminate or the double-sided copper-clad laminate is, for example, impregnated with epoxy resin in a glass woven fabric and dried (semi-cured), laminated with copper foil on one or both sides, and pressed in a heated state. The resulting cured substrate.
  • the method for manufacturing a multilayer printed wiring board includes a step of preparing a single-sided copper-clad laminate or a double-sided copper-clad laminate, a step of forming lands on the laminate, Forming a resin layer on the upper surface and opening a hole for the via hole to form a via hole; and opening a hole for the via hole from the lower surface of the laminated plate to form a via hole; The direction of the via hole formed in the resin layer and the opening formed in the laminated plate are opposite to each other.
  • a conductor circuit may be formed at the same time.
  • the via hole in the resin layer has a cross-sectional shape that is wide upward and narrow downward, whereas the via hole formed in the laminated board has a cross-sectional shape.
  • the shape can be narrowed upward and wide downward.
  • the single-sided copper-clad laminate or the double-sided copper-clad laminate is a glass woven fabric base epoxy impregnated single-sided copper clad laminate or a glass woven fabric base epoxy. It can also be an impregnated double-sided copper-clad laminate.
  • the resin layer is further formed.
  • the step of forming via holes, opening holes for via holes, and forming via holes may be repeated once or twice or more.
  • the via hole may be filled with a conductive material by a filling method (filled via).
  • the opening loss step for the via hole may be formed by a laser.
  • the step of preparing the laminate includes preparing two copper-clad laminates or double-sided copper-clad laminates and bonding them together with an adhesive. From the step of forming lands on the laminated board, the manufacturing process for two sheets is performed at the same time until the step of forming a resin layer, opening a hole for via holes and forming a via hole, The adhesive is melted or softened, separated, a hole for a via hole is opened from the lower surface of the laminated board, and the steps after forming the via hole are performed separately.
  • the multilayer printed wiring board according to the present invention includes a first resin layer, a via hole formed in the first resin layer, and a first resin disposed on the upper surface of the first resin layer.
  • the cross-sectional shape of the via hole formed in the first and second resin layers is that of the via hole formed in the third resin layer that is wide upward and narrows downward.
  • the cross-sectional shape may be narrow upward and wide downward.
  • one or more resin layers similar to the first or second resin layer may be further formed.
  • a step of preparing a support plate Forming a land on the support plate; forming a first resin layer on the upper surface of the support plate; opening a hole for a via hole; and forming a via hole; and a first resin
  • a second resin layer is formed on the upper surface of the layer, a hole for via hole is formed, a via hole is formed, the step of removing the support plate, and a lower surface of the first resin layer.
  • the via hole and the via hole formed in the third resin layer after removing the support plate are formed in opposite directions.
  • the support plate may be a copper plate.
  • the via holes formed in the first and second resin layers were formed broadly upward and narrowly downward, and formed in the third resin layer.
  • the via hole can be formed narrower upward and wider downward.
  • the step of further forming a resin layer on the upper surface of the resin layer in which the via hole is formed, opening a hole for the via hole, and forming the via hole it can be repeated more than once.
  • the via hole can be filled with a conductive material by a plating method (filled via).
  • the opening loss step for the via hole may be formed by a laser.
  • the step of preparing the support plate includes the steps of preparing two support plates and bonding them together with an adhesive to form lands on the support plate.
  • the manufacturing process for two sheets is simultaneously performed until the step of forming the second resin layer, opening the hole for the via hole, and forming the via hole, and then melting or bonding the adhesive.
  • the steps after the softening, separating the support plate, and removing the support plate can be performed separately.
  • a conductor circuit may be formed simultaneously.
  • the invention's effect it is possible to provide a multilayer printed wiring board in which good connection is ensured even when connecting to a semiconductor element at a large number of connection points.
  • FIG. 1 is a cross-sectional view of a multilayer printed wiring board according to the first embodiment of the present invention.
  • FIG. 2B is a diagram illustrating a manufacturing process of the multilayer printed wiring board according to the first embodiment of FIG. 1, together with the other drawings of FIG. 2.
  • FIG. 2B is a diagram illustrating a manufacturing process of the multilayer printed wiring board according to the first embodiment of FIG. 1, together with the other drawings of FIG. 2.
  • FIG. 2C explains the manufacturing process of the multilayer printed wiring board according to the first embodiment of FIG. 1 together with the other drawings of FIG.
  • FIG. 2D explains the manufacturing process of the multilayer printed wiring board according to the first embodiment of FIG. 1 together with the other drawings of FIG.
  • FIG. 2E explains a manufacturing process of the multilayer printed wiring board according to the first embodiment of FIG. 1 together with other drawings of FIG.
  • FIG. 2F explains the manufacturing process of the multilayer printed wiring board according to the first embodiment of FIG. 1 together with the other drawings of FIG.
  • FIG. 2H explains the manufacturing process of the multilayer printed wiring board according to the first embodiment of FIG. 1 together with the other drawings of FIG.
  • FIG. 21 is a multilayer printed wiring board according to the first embodiment of FIG. 1, together with the other drawings of FIG. The manufacturing process will be described.
  • FIG. 2J explains the manufacturing process of the multilayer printed wiring board according to the first embodiment of FIG. 1 together with the other drawings of FIG.
  • FIG. 2K explains the manufacturing process of the multilayer printed wiring board according to the first embodiment of FIG. 1 together with the other drawings of FIG.
  • FIG. 2L explains the manufacturing process of the multilayer printed wiring board according to the first embodiment of FIG. 1 together with the other drawings of FIG.
  • FIG. 2M explains the manufacturing process of the multilayer printed wiring board according to the first embodiment of FIG. 1 together with the other drawings of FIG.
  • FIG. 2N explains the manufacturing process of the multilayer printed wiring board according to the first embodiment of FIG. 1, together with the other drawings of FIG.
  • FIG. 20 shows a manufacturing process of the multilayer printed wiring board according to the first embodiment of FIG. 1 together with other drawings of FIG.
  • FIG. 2P explains the manufacturing process of the multilayer printed wiring board according to the first embodiment of FIG. 1 together with the other drawings of FIG.
  • FIG. 2Q explains the manufacturing process of the multilayer printed wiring board according to the first embodiment of FIG. 1 together with the other drawings of FIG.
  • FIG. 2R explains the manufacturing process of the multilayer printed wiring board according to the first embodiment of FIG. 1 together with the other drawings of FIG.
  • FIG. 3 is a cross-sectional view of a multilayer printed wiring board according to a second embodiment of the present invention.
  • FIG. 4B explains the manufacturing process of the multilayer printed wiring board according to the second embodiment of FIG. 3 together with the other drawings of FIG.
  • FIG. 4C explains the manufacturing process of the multilayer printed wiring board according to the second embodiment of FIG. 3 together with other drawings of FIG.
  • FIG. 4D explains the manufacturing process of the multilayer printed wiring board according to the second embodiment of FIG. 3 together with other drawings of FIG.
  • FIG. 4E explains the manufacturing process of the multilayer printed wiring board according to the second embodiment of FIG. 3 together with other drawings of FIG.
  • FIG. 4F explains the manufacturing process of the multilayer printed wiring board according to the second embodiment of FIG. 3 together with the other drawings of FIG.
  • FIG. 4G explains the manufacturing process of the multilayer printed wiring board according to the second embodiment of FIG. 3 together with the other drawings of FIG.
  • FIG. 4H explains the manufacturing process of the multilayer printed wiring board according to the second embodiment of FIG. 3 together with other drawings of FIG.
  • FIG. 41 together with the other drawings of FIG. 4, explains the production process of the multilayer printed wiring board according to the second embodiment of FIG.
  • FIG. 4J FIG. 4A and FIG. 4B together with the other drawings of FIG.
  • FIG. 4K explains the manufacturing process of the multilayer printed wiring board according to the second embodiment of FIG. 3 together with other drawings of FIG.
  • FIG. 4L explains the manufacturing process of the multilayer printed wiring board according to the second embodiment of FIG. 3 together with other drawings of FIG.
  • FIG. 4M explains the manufacturing process of the multilayer printed wiring board according to the second embodiment of FIG. 3 together with other drawings of FIG.
  • FIG. 4N explains the manufacturing process of the multilayer printed wiring board according to the second embodiment of FIG. 3 together with other drawings of FIG.
  • FIG. 40 explains the manufacturing process of the multilayer printed wiring board according to the second embodiment of FIG. 3 together with other drawings of FIG.
  • FIG. 4P explains the manufacturing process of the multilayer printed wiring board according to the second embodiment of FIG. 3 together with the other drawings of FIG.
  • FIG. 4Q explains the manufacturing process of the multilayer printed wiring board according to the second embodiment of FIG. 3 together with other drawings of FIG.
  • FIG. 4R explains the manufacturing process of the multilayer printed wiring board according to the second embodiment of FIG. 3 together with other drawings of FIG.
  • FIG. 4S explains the manufacturing process of the multilayer printed wiring board according to the second embodiment of FIG. 3 together with other drawings of FIG.
  • FIG. 4T explains the manufacturing process of the multilayer printed wiring board according to the second embodiment of FIG. 3 together with other drawings of FIG.
  • FIG. 5 is a cross-sectional view of a multilayer printed wiring board according to a third embodiment of the present invention. Explanation of symbols
  • FIG. 1 is a diagram showing a configuration of a multilayer printed wiring board 20 according to the first embodiment of the present invention.
  • the multilayer printed wiring board 20 according to the first embodiment is arranged on the first resin layer 26-1, the via hole 33-1 formed in the first resin layer, and the upper surface of the first resin layer.
  • the second resin layer 26 -2 formed, the via hole 33-2 formed in the second resin layer, and the opposite surface of the first resin layer 26-1 to the second resin layer ( Core layer 22 arranged on the lower surface side and via hole 42 formed in the core layer, and the direction of opening of via holes 33-1, 33-2 and via hole 42 is reversed.
  • the cross-sectional shape of the via holes 33-1, 33_2 in the first and second resin layers is wide in the upward direction and narrow in the downward direction, and the cross-section of the via hole 42 provided in the lowermost layer 22 Shape Narrow upwards and widen downwards.
  • This lowermost core layer 22 typically also has FRP (F3 ⁇ 4er Reinforced Plastics) force. Further preferably, the lowermost layer 22 is typically constructed from a copper-clad laminate, such as a glass substrate epoxy impregnated double-sided copper-clad laminate, and the copper stretched on the laminate 22 Foil 23 is used.
  • FRP F3 ⁇ 4er Reinforced Plastics
  • the force introducing the first and second resin layers (two layers) 26-1, 26-2 as the resin layer is not limited to this.
  • a printed board having one or three or more necessary resin layers on the upper surface of the core layer 22 can be obtained.
  • the multilayer printed wiring board 20 according to the first embodiment shown in FIG. 1 has the following advantages.
  • the multilayer printed wiring board 20 shown in FIG. 1 is formed in the via holes 33-1, 33-2 and the core layer 22 formed in the first and second resin layers 26-1, 26-2. Since the direction of the opening of the via hole 42 is opposite to that of the via hole 42, the direction of warping is opposite between the resin layers 26-1, 26-2 and the core layer 22. As a result, the amount of warpage is reduced in the multilayer printed wiring board in which the opening direction of the via hole is reversed between the core layer and the resin layer.
  • the core layer 22 typically uses a glass substrate as a substrate, the core layer 22 has a thermal expansion as compared with a layer composed only of a resin (for example, an epoxy resin layer). Excellent coefficient of dimensional stability with very small coefficient.
  • a resin for example, an epoxy resin layer.
  • the semiconductor element is mounted with the resin layer 26-2 as the semiconductor element mounting surface, the semiconductor element (not shown.
  • the order of the resin layers 26-1, 26-2 and the core layer 22 is obtained. Since the resin layer 26-1, 26-2 is sandwiched between the semiconductor element having a smaller thermal expansion coefficient than the resin layer and the core layer 22, in the cold thermal cycle test after mounting the semiconductor element, The amount of warpage of the semiconductor element mounting substrate is reduced, and cracks are generated in the multilayer printed wiring board.
  • the lowermost layer 22 is typically configured using a copper-clad laminate as a starting material, and uses a copper foil 23 stretched on the laminate 22.
  • the core layer 22 is typically made of a glass substrate epoxy impregnated copper clad laminate.
  • the lamination of the copper foil 23 as shown in the enlarged view in the circle.
  • the surface of the plate 22 is matted (coarsely wrinkled), and when viewed microscopically, the protrusions (anchors) 27 bite into the laminated plate 22 and adhere very strongly to the laminated plate.
  • the copper foil 23 and the laminated board 22 are joined with very strong adhesion, thereby strengthening the printed wiring board.
  • the core layer 22 is typically made of a glass-based epoxy-impregnated laminate.
  • a plurality of glass woven fabrics (not shown) constituting the glass substrate have very good dimensional stability against heating.
  • the core material since the core material has a glass cloth, it has the advantage of high rigidity and less warpage.
  • a double-sided copper clad laminate (for example, FR-4) 21 is typically prepared as a starting material.
  • Laminate plate 22 as a core substrate is not shown in the figure, but is a glass woven fabric made of a plurality of sheets, which is impregnated with semi-cured thermosetting epoxy resin, and copper-clad laminate 21 is Copper foil 23 is stretched on both sides and heat-cured.
  • a glass substrate epoxy-impregnated double-sided copper clad laminate having a thickness of 0.06 mm and a 12 micron copper foil 23 stretched can be used.
  • a glass-based bismaleimide triazine resin-impregnated laminate, a glass-based polyphenylene ether resin-impregnated laminate, a glass-based polyimide resin-impregnated laminate, and the like can also be used.
  • the thickness of the core layer is preferably 0.04 to 0.40 mm.
  • the warpage of the multilayer printed wiring board can be reduced by / J by offsetting the rigidity of the core layer and the warp direction of the core layer and the resin layer.
  • an etching resist 24 is formed on a portion of the upper copper foil 23 to be left as a pattern of the land, conductor circuit, etc. (hereinafter simply referred to as “land”) in the future.
  • a dry film is laminated on the copper foil 23, and a pattern of the etching resist 24 is formed by photolithography.
  • a liquid resist may be screen printed.
  • the copper foil 23 other than the portion covered with the etching resist 24 is removed by etching.
  • the etching resist 24 on the copper foil 23 is removed.
  • a land 25 using the copper foil 23 is formed on the upper surface of the copper clad laminate 21.
  • a resin layer 26-1 is formed on the upper surface of the laminate 22.
  • This resin layer is typically heat-cured or cured by applying a semi-cured resin sheet such as a pre-preda, a resin film for interlayer insulation (for example, model number ABF made by Ajinomoto Fine Technone Earth), etc.
  • the previous resin can be formed by screen printing and heating.
  • the surface (including side surfaces) of the land 25 may be subjected to roughening treatment if desired.
  • an opening 26a-l for forming a via hole is formed in a portion of the resin layer 26-1 located above the land 25 for laser irradiation using, for example, a carbon dioxide laser. More form.
  • the copper land 25 functions as a stagger at the time of opening formation, and the depth of the opening 26a-1 reaches the upper surface of the land 25. Therefore, the via hole opening is on the resin surface side and the land 25 side is on the bottom.
  • the formed opening 26a-l may have a shape (wide mouth tapered shape) that becomes narrower as it goes downward (toward the bottom).
  • the cross-sectional shape of the via hole is generally an inverted trapezoidal shape rather than a rectangular shape. In other words, the entire via hole is not a cylindrical shape but a generally inverted truncated conical metal copper.
  • an excimer laser, YAG laser, UV laser, or the like may be used.
  • a protective film such as a PET film may be used if desired. The same applies to the opening of the following via holes.
  • a catalyst nucleus for electroless plating is formed on the resin layer 26 in which the openings 26a-l are formed (for example, by a sputtering method), and an electroless copper plating method is formed.
  • an electroless plating layer 28-1 having a thickness of about 0.6 to 3.0 microns is formed.
  • desmear treatment may be used to remove the residue of greaves! / ⁇ .
  • an electrolytic copper plating layer 30-1 of about several tens of microns, for example, is formed by electrolytic copper plating using the electroless plating layer 28-1 as a power feeding layer (electrode).
  • the electrolytic soldering may be used, or the entire copper plating layer 28-1, 30-1 may be formed by an electroless copper plating method. Thereafter, if desired, the surface may be flattened by an appropriate method.
  • etching resist 32-1 is formed on the portion of electrolytic copper plating layer 30-1 located above opening 26a-l.
  • it can be formed by the photolithography method or screen printing method described in FIG. 2B.
  • the copper plating layers 28-1 and 30-1 other than the portion covered with the etching resist 32-1 are removed by etching.
  • the etching resist 32-1 on the copper plating layer 30-1 is removed.
  • the land 34-1 using the copper plating layers 28-1, 30-1 is formed in the resin layer 26.
  • the power using the subtractive method for land 34-1 may be used. It should be noted that independent conductor circuits are not shown here for the sake of simplicity.
  • filled via holes (filled vias) 33-1 are formed which electrically connect the lands 25 in the laminate 22 (layer) and the lands 34-1 in the resin layer 26-1.
  • the shape of this via hole 33-1 corresponds to the hole shape formed by the laser irradiation described in FIG. 2F, has a wide-mouthed cross-sectional shape, and is generally an inverted truncated cone-shaped metal as a whole. It may be copper.
  • a resin layer 2 6-1 having lands 34-1 and via holes 33-1 was formed on the laminate 22.
  • the surface state is a resin layer 26-1 formed with lands 34-1, and has substantially the same structure as the laminated plate 22 formed with lands 25 in FIG. 2D. Therefore, if necessary, further necessary layers can be formed on the resin layer 26-1 by repeating the steps of FIGS. 2E to 2K as many times as necessary. In this embodiment, these steps are repeated once more.
  • the lower copper foil is formed by, for example, photolithography or screen printing.
  • the opening 22a for forming the via hole is formed by laser irradiation on the lower surface portion of the laminated plate 22 positioned below the land 25. (So-called conformal method).
  • the land 25 functions as a stopper at the time of forming the opening, and the depth of the opening 22a reaches the lower surface of the land 25. Accordingly, the direction of the opening of the via hole formed in the core layer is opposite to the direction of the via hole formed in the resin layer.
  • the opening 22a may have a shape (wide tapered shape) that becomes narrower as it goes upward (toward the bottom).
  • an electroless plating layer 37 is formed on the laminated plate 22 with the openings 22a formed by an electroless copper plating method.
  • a catalyst nucleus for the electroless plating may be formed before the electroless copper plating process, for example, by a sputtering method or a plating method.
  • a photoresist resist 39 is formed in a portion of the electroless plating layer 37 other than the via hole formation portion and the conductor circuit formation portion (not shown). For example, it can be formed by the photolithography method or screen printing method described in FIG. 2B.
  • an electroless copper plating layer 38 is formed by an electrolytic copper plating method using the electroless plating layer 37 as a power feeding layer.
  • a via hole 42 whose opening direction is opposite to that of the via holes 33-1 and 33-2 in FIGS. 2K and 2L is formed.
  • the via hole 42 may have a shape in which the upper part is narrow and the lower part is wide when viewed in cross section.
  • the entire copper plating layer 37, 38 may be formed by electroless copper plating.
  • the plating resist 39 on the electroless plating layer 37 is peeled off.
  • an appropriate etching resist is formed on the via hole 42, and the electroless plating layer 37 and the copper foil 23 are removed by etching. Then, the etching resist is removed. If desired, a portion other than the soldered portion of the double-sided or single-sided land may be covered with a solder resist (not shown) to prevent the occurrence of a solder bridge or the like. Thus, the multilayer printed wiring board shown in FIG. 1 can be manufactured.
  • FIG. 3 is a diagram showing a configuration of the multilayer printed wiring board 30 according to the second embodiment of the present invention.
  • this multilayer printed wiring board 30 has a core material such as a glass cloth in which the lowermost layer 52 is connected by the core layer.
  • it is different in that it is a resin layer, that is, a coreless printed wiring board as a whole.
  • the opening direction of the via hole and the shape of the via hole can be the same as those of the multilayer printed wiring board 20 according to the first embodiment.
  • the multilayer printed wiring board according to the second embodiment is the same as that of the first embodiment.
  • the third resin layer 52 is composed of layers having the same structure as the first and second resin layers 26-1, 26-2 connected by the core layer, and constitutes a coreless wiring board as a whole. Therefore, the multilayer printed wiring board 30 lacks dimensional stability as compared with the printed wiring board 20 having the core layer according to the first embodiment, but is highly flexible because it is coreless. Therefore, it has the property of easily absorbing the expansion / contraction of the wiring board during solder reflow.
  • the multilayer printed wiring board 30 of FIG. 3 has the following advantages.
  • the multilayer printed board 30 is hardly warped by heating during reflow of the solder bumps, so that there is almost no problem that a poor connection between the semiconductor element and the printed board occurs. do not do.
  • the coreless wiring board is highly flexible and easily absorbs the expansion of the wiring board during solder reflow. Therefore, the difference in thermal expansion coefficient between the semiconductor element and the printed board 10 is absorbed, and cracks caused by this are hardly generated.
  • first and second resin layers (two layers) 26-1, 26-2 are introduced as the resin layers formed on the support plate (copper plate) as described later.
  • a printed board having three or more necessary resin layers can be obtained.
  • a support plate 60 is prepared as a starting material.
  • a copper plate is preferable as the support plate.
  • a Mex resist 61 is formed on the upper surface of the copper plate 60.
  • a dry film is laminated on the copper plate 60, and a pattern of the resist resist 61 is formed by photolithography.
  • a liquid resist may be applied by screen printing.
  • a copper plating layer 62 is formed on portions other than the pattern of the plating resist 61 by an electrolytic copper plating method using the copper plate 60 as a power feeding layer.
  • a seed layer (not shown) (which also has a chromium layer and a copper layer force) is previously used as a base of the copper plating layer 62. May be. This chrome layer is not etched by the etchant of the copper plate 60 in the manufacturing process of FIG. 4M, and becomes an etchant stopper.
  • the metal resist 61 on the upper surface of the copper plate 60 is peeled off.
  • a portion 62 (hereinafter simply referred to as “land” t) 62 is formed on the copper plate 60 as a pattern of lands and conductor circuits.
  • the step of forming the resin layer 26-1 on the upper surface of the copper plate 60 of Fig. 4E is substantially the same as the step of Fig. 2E.
  • the next opening formation process in FIG. 4F is substantially the same as the process in FIG. 2F.
  • the electroless plating process in FIG. 4G is substantially the same as the process in FIG. 2G.
  • the electrolytic copper plating process shown in Fig. 4H is substantially the same as the process shown in Fig. 2H.
  • the next etching resist formation process of FIG. 41 is substantially the same as the process of FIG.
  • the next etching process in FIG. J is substantially the same as the process in FIG. 2J.
  • the next etching resist stripping process of FIG. 4K is substantially the same as the process of FIG. 2K.
  • a resin layer 26-1 having lands 30-1 and via holes 33-1 was formed on the copper plate 60.
  • This surface is a resin layer 26-1 on which lands 30-1 are formed, and has substantially the same shape as the copper plate 60 on which the land 62 in FIG. 4D is formed. Therefore, by repeating the steps of FIG. 4E to FIG. 4K for the number of required layers, further necessary layers can be formed on the resin layer 26-1. In this embodiment, these steps are repeated once more. Yes.
  • the first and second resin layers 26-1, 26-2 can be formed by repeating the steps of FIGS. 4E to 4K once more.
  • the copper plate 60 is removed by an etching method.
  • a seed layer is plated as the base of the copper plating layer 62, and this is used as an etching stopper.
  • the resin layer 52 is formed on the lower surface of the resin layer 26-1.
  • This resin layer is typically formed by pasting a semi-cured resin sheet, a resin film, etc., and heat-curing, or screen-printing the resin before curing, as in the process of FIG. 2E. I can do it.
  • an opening 52a for forming a via hole is formed in the portion of the resin layer 52 located below the land 62 by laser irradiation.
  • the land 62 functions as a stopper at the time of opening formation, and the depth of the opening 22a reaches the lower surface of the land 62.
  • the opening 52a may have a shape (wide mouth tapered shape) that is wide at the lower side and narrows as it goes upward (toward the bottom). 40 is substantially the same as FIG. 2M except for the presence or absence of the copper foil 23.
  • the next electroless copper plating process of FIG. 4P is substantially the same as the process of FIG. 2N.
  • the next step of forming the resist resist in FIG. 4Q is substantially the same as the step shown in FIG.
  • the electrolytic copper plating process shown in Fig. 4R is substantially the same as the process shown in Fig. 2P.
  • the next step of peeling off the resist in FIG. 4S is substantially the same as the step in FIG. 2Q.
  • the electroless plating 37 other than the via hole 42 is removed by a quick etching process.
  • an etching resist may be used for the via hole 42 portion.
  • the multilayer printed wiring board shown in FIG. 3 can be manufactured.
  • FIG. 5 is a cross-sectional view of a multilayer printed wiring board according to the third embodiment of the present invention.
  • the multilayer printed wiring board 40 according to the third embodiment includes an insulating layer 220 having an opening.
  • conductive layer 23 force that also has CU, Au, Ag, NI, W force is formed on the upper surface of this insulating layer and closes one end of the opening of the insulating layer.
  • resin, polyimide, or thermosetting A resin layer 26-1 made of a mixture of an oxidizable resin and a thermoplastic resin is formed on the insulating layer 220 and the conductive layer 23 and has an opening reaching the conductive layer 23.
  • the via hole 42 includes an electroless plating film 37 and an electrolytic plating film 38 and is formed in the opening of the insulating layer 220.
  • the electroless film 37 is formed on the opening surface of the insulating layer and the lower surface of the conductive layer 23, and the electrolytic plating layer 38 is formed on the electroless plating film 37.
  • the other via hole 33-1 includes an electroless plating film 28-1 and an electrolytic plating film 30-1, and is formed in the opening of the insulating layer 26-1.
  • the electroless plating film 28-1 is formed on the opening surface of the insulating layer and the upper surface of the conductive layer, and the electrolytic plating film 30-1 is formed on the electroless plating film 28-1.
  • one via hole having an electroless plating film and an electrolytic plating in this order is formed on the upper surface of the conductive layer, and the electroless plating film and the electrolytic plating are also formed in this order on the lower surface of the conductive layer.
  • the other via hole is formed.
  • the insulating layer 220 may be a core layer or a coreless layer.
  • the core layer is a core material such as resin and glass cloth or glass fiber, and the core layer may be a single-sided or double-sided copper-clad laminate.
  • the core layer may be a glass cloth base epoxy resin impregnated copper clad laminate, a glass base bismaleimide triazine resin impregnated laminate, a glass base polyphenylene ether resin impregnated laminate, or a glass base polyimide. It may be a resin-impregnated laminate.
  • the coreless layer is a resin layer without a core material.
  • the coreless layer can be formed from a resin layer such as epoxy or polyimide without a core layer.
  • the multilayer printed wiring board 40 of the third embodiment can be manufactured by the steps shown in FIGS. 4A to 4T. In this case, the steps shown in FIGS. 4E to 4K are not repeated.
  • the number of the resin layers 26-1, 26-2 is two. However, the number of resin layers is not limited to two. Please note that there may be only one layer 26-1, or more than three layers Sell 26-2,, 26-3,....
  • a method for producing a multilayer printed wiring board according to the present invention comprises a step of bonding two copper-clad laminates (or support plates) with an adhesive such as wax, and via holes and lands on the resin layer. And a step of separating the copper-clad laminate (or support plate) after forming the ridge portion left as a pattern of a conductor circuit or the like.
  • This adhesive does not melt or soften at the processing temperature during the printed board manufacturing process, but melts or softens at a high temperature without deterioration of the printed wiring board.
  • the processes from FIG. 2A to FIG. 2L are performed by placing two copper clad laminates back to back and between the copper foils 23. It can be fixed with adhesive and processed at the same time.
  • the processes from FIG. 4A to FIG. 4L are performed with two support plates (copper plates) 60 back to back. The space can be fixed with an adhesive and can be manufactured at the same time. After that, the two printed boards are separated and the rest of the manufacturing process proceeds separately.
  • the two copper-clad laminates (or support plates) are fixed with an adhesive during the manufacturing process of the multilayer printed wiring board. It is possible to process two multilayer printed wiring boards that are bonded to each other, and it is possible to simultaneously manufacture two multilayer printed wiring boards in almost the entire manufacturing process. Side force bonded with adhesive of multilayer printed wiring board In the final stage of processing, the two multilayer printed wiring boards are separated by heating to a temperature at which the adhesive melts or softens, and the subsequent processing steps are performed. Advance.

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Abstract

 多数の接続ポイントで半導体素子と接続する場合であっても、良好な接続が確保された多層プリント配線板を提供する。  この多層プリント配線板(20)は、第1の樹脂層(26-1)と、第1の樹脂層に形成された第1のビアホール(33-1)と、第1の樹脂層の上面に配置された第2の樹脂層(26-2)と、第2の樹脂層に形成された第2のビアホール(33-2)と、第1の樹脂層の第2の樹脂層とは反対面に配置されたコア層(22)と、上記コア層に形成されたビアホール(42)とを備えている。前記樹脂層(26-1,26-2)に形成されたビアホール(33-1,33-2)の開口の向きと、前記コア層(22)に形成されたビアホール(42)開口の向きとは、逆になっている。

Description

明 細 書
半導体装置用多層プリント配線板及びその製造方法
技術分野
[0001] 本発明は半導体装置用多層プリント配線板及びその製造方法に関し、更に詳細に は厚みが薄い半導体装置用多層プリント配線板及びその製造方法に関する。
背景技術
[0002] 特開 2000-323613は、銅板を支持板とし、銅板上に、半導体素子搭載面が形成さ れた半導体素子搭載層から外部接続端子装着面が形成された外部接続端子装着 層の方向に、バイァホール、導体配線及び絶縁層を順次形成していき、銅板を除去 して厚みの薄 、半導体装置用多層プリント配線板として 、る。
特許文献 1:特開 2000-323613「半導体装置用多層基板及びその製造方法」 ( (平成 1 2年) 2000年 11月 24日公開)
発明の開示
発明が解決しょうとする課題
[0003] このような半導体装置用多層プリント配線板において、半導体素子 (ICチップ)に内 蔵されるゲート数が非常に多ぐ従ってプリント配線板と非常に多くのポイントで接続 を必要とする場合がある。例えば、多数のパッドが形成された半導体素子では、 2,00 0〜30,000の接続ポイントでプリント配線板のランドと夫々接続される。
[0004] このような多数パッドの半導体素子をプリント配線板に実装する場合、半導体素子 実装後に例えばプラグイン'テスタ等で試験すると、幾つかの接続ポイントで接続不 良が発生しているのが発見される場合がある。従って、多数の接続ポイントで半導体 素子と接続する場合に接続不良の発生を抑制し得る多層プリント配線板の開発が望 まれていた。
[0005] また、例えば、プリント配線板を低温雰囲気 (例えば、—55度 C)と高温雰囲気 (例え ば、 + 125度 C)に交互に複数回曝す冷'熱サイクル試験(「ヒートサイクル加速試験」 ともいう。)に於いて、クラック(ひび割れ)が発生する場合がある。このような加速試験 に於けるクラックの発生は、プリント配線板の長期使用に対する信頼性を損ね、好ま しいことではない。従って、加速試験に於いてもクラックの発生を抑制し得る多層プリ ント配線板の開発が望まれていた。
課題を解決するための手段
[0006] 従って、本発明は、多数の接続ポイントで半導体素子と接続する場合であっても、 良好に接続し得る多層プリント配線板を提供することを目的とする。
[0007] 更に、本発明は、多数の接続ポイントで半導体素子と接続する場合であっても、良 好に接続し得る多層プリント配線板の製造方法を提供することを目的とする。
[0008] 更に、本発明は、加速試験に於いてもクラック発生を減少し得る多層プリント配線板 を提供することを目的とする。
[0009] 更に、本発明は、加速試験に於いてもクラック発生を減少し得る多層プリント配線板 の製造方法を提供することを目的とする。
[0010] 上記目的に鑑みて、本発明に係る多層プリント配線板は、ビアホールが形成された 1層又は 2層以上の榭脂層と、ビアホールが形成されたコア層とを備えた多層プリント 配線板であって、前記榭脂層に形成されたビアホールと前記コア層に形成されたビ ァホーとでは、ビアホールの開口の向きが逆向きである。例えば、榭脂層に形成され たビアホールは、半導体素子搭載面側に開口されており、コア層に形成されたビアホ ールは外部端子接続面側(半導体素子搭載面とは反対側)に形成されて!ヽる。
[0011] 更に、上記多層プリント配線板では、前記多層プリント配線板の一面は半導体素子 搭載面であり、他面は外部端子接続面であり、前記榭脂層に形成されたビアホール は、前記半導体素子搭載面側に開口され、前記コア層に形成されたビアホールは、 前記外部端子接続面側に開口されて 、るようにできる。
[0012] 更に、本発明に係る多層プリント配線板は、第 1の榭脂層と、第 1の榭脂層に形成さ れた第 1のビアホールと、第 1の榭脂層の上面に配置された第 2の榭脂層と、第 2の 榭脂層に形成された第 2のビアホールと、第 1の榭脂層の下面に配置されたコア層と 、上記コア層に形成されたビアホールとを備え、前記榭脂層に形成されたビアホール と前記コア層に形成されたビアホーとでは、ビアホールの開口の向きが逆向きである
[0013] 更に、上記多層プリント配線板では、前記ビアホールは、導電物が充填されフィル ドビアとすることができる。
[0014] 更に、上記多層プリント配線板では、前記榭脂層に形成されたビアホールは、断面 形状が上方に広く下方に狭い形状とし、前記コア層に形成されたビアホールは、断 面形状が上方に狭く下方に広い広い形状とすることもできる。
[0015] 更に、上記多層プリント配線板では、前記コア層は、上面に、ビアホールを有する 榭脂層を更に 1層以上形成することもできる。
[0016] 更に、上記多層プリント配線板では、上記コア層は、 FRPとすることもできる。
[0017] 更に、上記多層プリント配線板では、上記コア層は、ガラスクロスゃァラミド不織布に エポキシ榭脂ゃ BTレジンを含浸させ硬化させた基板カゝら形成することもできる。ここ では、ガラエポを構成する複数枚のガラス織布により高 、寸法安定性及び耐クラック 性が確保されている。この場合、ガラス織布を 2段に重ねた 2プライ (ply)が好ましい。
[0018] 更に、上記多層プリント配線板では、上記コア層は、銅張積層板又は両面銅張積 層板を出発材料として構成され、該コア層に形成されたランドは該積層板に張られた 銅箔を利用することもできる。ここで、銅張積層板又は両面銅張積層板は、例えば、 ガラス織布にエポキシ榭脂を含浸させ乾燥 (半硬化)し、片面又は両面に銅箔を積層 し、加熱状態で加圧して得られる硬化済みの基板である。
[0019] 更に、本発明に係る多層プリント配線板の製造方法は、片面銅張積層板又は両面 銅張積層板を用意するステップと、前記積層板にランドを形成するステップと、前記 積層板の上面に、榭脂層を形成し、ビアホール用の穴を開口してビアホールを形成 するステップと、前記積層板の下面よりビアホール用の穴を開口し、ビアホールを形 成するステップとを含み、前記榭脂層に形成されたビアホールと前記積層板に形成 された開口の向きが逆向きである。前記積層板にランドを形成するステップでは、同 時に導体回路を形成してもよ ヽ。
[0020] 更に、多層プリント配線板の製造方法では、榭脂層のビアホールは、断面形状が上 方に広く下方に狭い形状であるのに対して、前記積層板に形成されたビアホールは 、断面形状が上方に狭く下方に広い形状にできる。
[0021] 更に、多層プリント配線板の製造方法では、前記片面銅張積層板又は両面銅張積 層板は、ガラス織布基材エポキシ含浸片面銅張積層板又はガラス織布基材エポキシ 含浸両面銅張積層板とすることもできる。
[0022] 更に、上記多層プリント配線板の製造方法では、前記積層板の上面に、榭脂層を 形成し、ビアホール用の穴を開口してビアホールを形成するステップの後に、更に、 榭脂層を形成し、ビアホール用の穴を開口し、ビアホールを形成するステップを 1回 又は 2回以上繰り返してもよ 、。
[0023] 更に、上記多層プリント配線板の製造方法では、前記ビアホールは、メツキ工法に より導電物を充填することもできる (フィルドビア)。
[0024] 更に、上記多層プリント配線板の製造方法では、前記ビアホール用の穴の開ロス テツプは、レーザによって開口を形成することもできる。
[0025] 更に、上記多層プリント配線板の製造方法では、前記積層板を用意するステップは 、 2枚の銅張積層板又は両面銅張積層板を用意してこれらを接着剤で貼り合わせ、 前記積層板にランドを形成するステップカゝら前記更に、榭脂層を形成し、ビアホール 用の穴を開口してビアホールを形成するステップ迄を、同時に 2枚分の製造処理を 実行し、その後、前記接着剤を溶融又は軟化させて、分離し、前記積層板の下面より ビアホール用の穴を開口し、ビアホールを形成するステップ以降を、夫々別個に実 行することちでさる。
[0026] 更に、本発明に係る多層プリント配線板は、第 1の榭脂層と、第 1の榭脂層に形成さ れたビアホールと、第 1の榭脂層の上面に配置された第 2の榭脂層と、第 2の榭脂層 に形成されたビアホールと、第 1の榭脂層の第 2の榭脂層とは反対面に配置された第 3の榭脂層と、第 3の榭脂層に形成されたビアホールとを備えるコアレス'プリント板で あって、第 1と第 2の榭脂層に形成されているビアホールと第 3の榭脂層に形成され ているビアホールとでは、その開口の向きが逆向きになっている。
[0027] 更に、上記多層プリント配線板では、第 1と第 2の榭脂層に形成されたビアホールの 断面形状は、上方に広く下方に狭ぐ第 3の榭脂層に形成されたビアホールの断面 形状は、上方に狭く下方に広くてもよい。
[0028] 更に、上記多層プリント配線板では、前記第 1又は 2の榭脂層と同様の榭脂層が更 に 1層以上形成することもできる。
[0029] 更に、本発明に係る多層プリント配線板の製造方法は、支持板を用意するステップ と、前記支持板にランドを形成するステップと、前記支持板の上面に、第 1の榭脂層 を形成し、ビアホール用の穴を開口し、ビアホールを形成するステップと、第 1の榭脂 層の上面に、更に、第 2の榭脂層を形成し、ビアホール用の穴を開口し、ビアホール を形成するステップと、前記支持板を取り去るステップと、前記第 1の榭脂層の下面に 、第 3の榭脂層を形成し、ビアホール用の穴を開口し、ビアホールを形成するステツ プとを含み、予め前記支持板の上面に形成された第 1及び第 2の榭脂層に形成され たビアホールと、前記支持板を取り去った後に第 3の榭脂層に形成されたビアホール とは、開口の向きが逆向きに形成される。
[0030] 更に、上記多層プリント配線板の製造方法では、前記支持板は銅板とすることもで きる。
[0031] 更に、上記多層プリント配線板の製造方法では、第 1及び第 2の榭脂層に形成され たビアホールは、上方に広く下方に狭く形成し、第 3の榭脂層に形成されたビアホー ルは、上方に狭く下方に広く形成することもできる。
[0032] 更に、上記多層プリント配線板の製造方法では、ビアホールが形成された榭脂層の 上面に、更に、榭脂層を形成し、ビアホール用の穴を開口し、ビアホールを形成する ステップを 2回以上繰り返すこともできる。
[0033] 更に、上記多層プリント配線板の製造方法では、前記ビアホールは、メツキ工法に より導電物が充填することもできる(フィルドビア)。
[0034] 更に、上記多層プリント配線板の製造方法では、前記ビアホール用の穴の開ロス テツプは、レーザによって開口を形成することもできる。
[0035] 更に、上記多層プリント配線板の製造方法では、前記支持板を用意するステップは 、 2枚の支持板を用意してこれらを接着剤で貼り合わせ、前記支持板にランドを形成 するステップ力も前記更に、第 2の榭脂層を形成し、ビアホール用の穴を開口してビ ァホールを形成するステップ迄を、同時に 2枚分の製造処理を実行し、その後、前記 接着剤を溶融又は軟化させて、支持板を分離し、前記支持板を取り去るステップ以 降を、夫々別個に実行することもできる。前記支持板にランドを形成するステップでは 、同時に導体回路を形成してもよい。
発明の効果 [0036] 本発明によれば、多数の接続ポイントで半導体素子と接続する場合であっても、良 好な接続が確保された多層プリント配線板を提供することができる。
[0037] 更に、本発明によれば、多数の接続ポイントで半導体素子と接続する場合であって も、良好な接続が確保された多層プリント配線板の製造方法を提供することができる
[0038] 更に、本発明によれば、加速試験に於いてもクラック発生を減少した多層プリント配 線板を提供することができる。
[0039] 更に、本発明によれば、加速試験に於いてもクラック発生を減少した多層プリント配 線板の製造方法を提供することができる。
図面の簡単な説明
[0040] [図 1]図 1は、本発明の第 1実施形態に係る多層プリント配線板の断面図である。
[図 2A]図 2Aは、図 2の他の図面と共に、図 1の第 1実施形態に係る多層プリント配線 板の製造工程を説明する。
[図 2B]図 2Bは、図 2の他の図面と共に、図 1の第 1実施形態に係る多層プリント配線 板の製造工程を説明する。
[図 2C]図 2Cは、図 2の他の図面と共に、図 1の第 1実施形態に係る多層プリント配線 板の製造工程を説明する。
[図 2D]図 2Dは、図 2の他の図面と共に、図 1の第 1実施形態に係る多層プリント配線 板の製造工程を説明する。
[図 2E]図 2Eは、図 2の他の図面と共に、図 1の第 1実施形態に係る多層プリント配線 板の製造工程を説明する。
[図 2F]図 2Fは、図 2の他の図面と共に、図 1の第 1実施形態に係る多層プリント配線 板の製造工程を説明する。
[図 2G]図 2Gは、図 2の他の図面と共に、図 1の第 1実施形態に係る多層プリント配線 板の製造工程を説明する。
[図 2H]図 2Hは、図 2の他の図面と共に、図 1の第 1実施形態に係る多層プリント配線 板の製造工程を説明する。
[図 21]図 21は、図 2の他の図面と共に、図 1の第 1実施形態に係る多層プリント配線板 の製造工程を説明する。
[図 2J]図 2Jは、図 2の他の図面と共に、図 1の第 1実施形態に係る多層プリント配線板 の製造工程を説明する。
[図 2K]図 2Kは、図 2の他の図面と共に、図 1の第 1実施形態に係る多層プリント配線 板の製造工程を説明する。
[図 2L]図 2Lは、図 2の他の図面と共に、図 1の第 1実施形態に係る多層プリント配線 板の製造工程を説明する。
[図 2M]図 2Mは、図 2の他の図面と共に、図 1の第 1実施形態に係る多層プリント配 線板の製造工程を説明する。
[図 2N]図 2Nは、図 2の他の図面と共に、図 1の第 1実施形態に係る多層プリント配線 板の製造工程を説明する。
[図 20]図 20は、図 2の他の図面と共に、図 1の第 1実施形態に係る多層プリント配線 板の製造工程を説明する。
[図 2P]図 2Pは、図 2の他の図面と共に、図 1の第 1実施形態に係る多層プリント配線 板の製造工程を説明する。
[図 2Q]図 2Qは、図 2の他の図面と共に、図 1の第 1実施形態に係る多層プリント配線 板の製造工程を説明する。
[図 2R]図 2Rは、図 2の他の図面と共に、図 1の第 1実施形態に係る多層プリント配線 板の製造工程を説明する。
[図 3]図 3は、本発明の第 2実施形態に係る多層プリント配線板の断面図である。
[図 4A]図 4Aは、図 4の他の図面と共に、図 3の第 2実施形態に係る多層プリント配線 板の製造工程を説明する。
[図 4B]図 4Bは、図 4の他の図面と共に、図 3の第 2実施形態に係る多層プリント配線 板の製造工程を説明する。
[図 4C]図 4Cは、図 4の他の図面と共に、図 3の第 2実施形態に係る多層プリント配線 板の製造工程を説明する。
[図 4D]図 4Dは、図 4の他の図面と共に、図 3の第 2実施形態に係る多層プリント配線 板の製造工程を説明する。 [図 4E]図 4Eは、図 4の他の図面と共に、図 3の第 2実施形態に係る多層プリント配線 板の製造工程を説明する。
[図 4F]図 4Fは、図 4の他の図面と共に、図 3の第 2実施形態に係る多層プリント配線 板の製造工程を説明する。
[図 4G]図 4Gは、図 4の他の図面と共に、図 3の第 2実施形態に係る多層プリント配線 板の製造工程を説明する。
[図 4H]図 4Hは、図 4の他の図面と共に、図 3の第 2実施形態に係る多層プリント配線 板の製造工程を説明する。
[図 41]図 41は、図 4の他の図面と共に、図 3の第 2実施形態に係る多層プリント配線板 の製造工程を説明する。
[図 4J]図 Jは、図 4の他の図面と共に、図 3の第 2実施形態に係る多層プリント配線板 の製造工程を説明する。
[図 4K]図 4Kは、図 4の他の図面と共に、図 3の第 2実施形態に係る多層プリント配線 板の製造工程を説明する。
[図 4L]図 4Lは、図 4の他の図面と共に、図 3の第 2実施形態に係る多層プリント配線 板の製造工程を説明する。
[図 4M]図 4Mは、図 4の他の図面と共に、図 3の第 2実施形態に係る多層プリント配 線板の製造工程を説明する。
[図 4N]図 4Nは、図 4の他の図面と共に、図 3の第 2実施形態に係る多層プリント配線 板の製造工程を説明する。
[図 40]図 40は、図 4の他の図面と共に、図 3の第 2実施形態に係る多層プリント配線 板の製造工程を説明する。
[図 4P]図 4Pは、図 4の他の図面と共に、図 3の第 2実施形態に係る多層プリント配線 板の製造工程を説明する。
[図 4Q]図 4Qは、図 4の他の図面と共に、図 3の第 2実施形態に係る多層プリント配線 板の製造工程を説明する。
[図 4R]図 4Rは、図 4の他の図面と共に、図 3の第 2実施形態に係る多層プリント配線 板の製造工程を説明する。 [図 4S]図 4Sは、図 4の他の図面と共に、図 3の第 2実施形態に係る多層プリント配線 板の製造工程を説明する。
[図 4T]図 4Tは、図 4の他の図面と共に、図 3の第 2実施形態に係る多層プリント配線 板の製造工程を説明する。
[図 5]図 5は、本発明の第 3実施形態に係る多層プリント配線板の断面図である。 符号の説明
[0041] 10 :従来の多層プリント配線板、 11, 12 :各層、 13 :半田バンプ、 14, 14-1, 1 4-2 :ランド、 15 :ランド、 20 :第 1実施形態に係る多層プリント配線板、 21 :ガラス 基材エポキシ含浸銅張積層板、 22 :最下層,コア層,積層板、 22a:開口、 23 : 銅箔、 25 :ランド、 26-1, 26- 2 :榭脂層、 27 :突起(アンカー)、 28-1, 28-2 : 無電解メツキ層、 29-1, 29-2 :電解銅メツキ層、 30 :第 2実施形態に係る多層プリ ント配線板、 32-1, 32- 2 :エッチングレジスト、 33-1, 33- 2 :ビアホール、 42 :ビ ァホール、 52 :榭脂層、 60 :支持板 (銅板)、 220 :絶縁層、
発明を実施するための最良の形態
[0042] 以下、本発明に係る多層プリント配線板及びその製法の実施形態に関して、添付 の図面を参照しながら詳細に説明する。図中、同じ要素の対しては同じ符号を付して
、重複した説明を省略する。
[0043] [第 1の実施形態]
(構成)
図 1は、本発明の第 1実施形態に係る多層プリント配線板 20の構成を示す図である 。第 1実施形態に係る多層プリント配線板 20は、第 1の榭脂層 26-1と、第 1の榭脂層 に形成されたビアホール 33-1と、第 1の榭脂層の上面に配置された第 2の榭脂層 26 -2と、第 2の榭脂層に形成されたビアホール 33-2と、第 1の榭脂層 26-1の第 2の榭 脂層とは反対面 (下面側)に配置されたコア層 22と、コア層に形成されたビアホール 4 2とを備え、ビアホール 33-1, 33-2とビアホール 42との開口の向きが逆となっている
[0044] ここで、第 1及び第 2の榭脂層のビアホール 33-1, 33_2の断面形状が上方に広く 下方に狭い形状とは逆に、この最下層 22に設けられたビアホール 42の断面形状は 上方に狭く下方に広 、形状としてもょ 、。
[0045] この最下層のコア層 22は、典型的には FRP(F¾er Reinforced Plastics:繊維強化プ ラスチック)力もなる。更に、好ましくは、この最下層 22は、典型的にはガラス基材ェポ キシ含浸両面銅張積層板のような銅張積層板を出発材料として構成され、この積層 板 22に張られた銅箔 23を利用している。
[0046] なお、図 1では、榭脂層として第 1及び第 2の榭脂層 (2層) 26-1, 26-2を紹介してい る力 これに限定されない。コア層 22の上面に 1層又は 3層以上の必要な榭脂層を 有するプリント板とすることが出来る。
[0047] 図 1に示す第 1実施形態に係る多層プリント配線板 20は、次のような利点を有して いる。
[0048] (利点)
(1)図 1に示す多層プリント配線板 20は、第 1及び第 2の榭脂層 26-1, 26-2に形成 されているビアホール 33-1, 33-2とコア層 22に形成されているビアホール 42とでは 、その開口の向きが逆であるため、榭脂層 26-1, 26-2とコア層 22では反りの方向が 反対となる。その結果、コア層と榭脂層でビアホールの開口方向が逆向きの多層プリ ント配線板では反り量が小さくなるのである。
[0049] 半田バンプのリフローの際の加熱によっても、多層プリント配線板 20に反りがほとん ど発生しないので、半導体素子とプリント配線板との間隔がほぼ一定に維持される。 従って、半導体素子搭載エリア(半導体素子の電極と接続するためのプリント配線板 のパッドが形成されている領域)力 例えば 200〜2,000mm2と大きぐノ ッド数が 2,00 0〜30,000個と多数であっても、接続不良が発生する様な問題はほとんど発生しない
[0050] (2)コア層 22には、基材として典型的にはガラス基材を用いているため、榭脂のみか ら成る層(例えば、エポキシ榭脂層)と比較して、熱膨張係数が非常に小さぐ寸法安 定性に優れている。榭脂層 26-2を半導体素子搭載面にして半導体素子を搭載する と、半導体素子 (図示せず。 榭脂層 26-1, 26-2、コア層 22という順序となる。そうす ると、榭脂層 26-1, 26-2を、榭脂層より熱膨張係数の小さな半導体素子とコア層 22 とで挟み込む構成になるので、半導体素子実装後の冷'熱サイクル試験において、 半導体素子実装基板の反り量が減少し、多層プリント配線板にクラックが入りに《な る。
[0051] (3)最下層 22は、典型的には銅張積層板を出発材料として構成され、この積層板 2 2に張られた銅箔 23を利用している。例えば、コア層 22は、典型的にはガラス基材ェ ポキシ含浸銅張積層板よりなる。一般に、銅張積層板が積層板メーカで製造される 際、両面の銅箔 23と積層板 22との密着力を確保するため、円内に拡大図で示した ように、銅箔 23の積層板 22側はマット処理 (粗ィ匕処理)が施され、ミクロに観察すると 突起 (アンカー) 27が積層板 22に食 、込み、積層板と非常に強く密着して 、る。
[0052] 従って、銅箔 23と積層板 22との間は、非常に強い密着力で接合され、プリント配線 板を強固なものとしている。
[0053] (4)また、コア層 22は、典型的にはガラス基材エポキシ含浸積層板よりなる。ガラス 基材を構成する複数枚のガラス織布(図示せず。 )は、加熱に対して非常に良好な寸 法安定性を有している。このように、芯材にガラスクロスを有しているので剛性が高ぐ 反りにくい利点を有している。
[0054] (製造方法)
次に、図 2A乃至 2Rを参照しながら、図 1に示す多層プリント配線板の製造方法を 順を追って説明する。
[0055] 図 2Aに示すように、出発材料として、典型的には両面銅張積層板 (例えば、 FR— 4 )21を用意する。コア基材となる積層板 22は、図に示していないが、複数枚からなる ガラス織布に熱硬化性のエポキシ榭脂を含浸し半硬化させたものであり、銅張積層 板 21は、両面に銅箔 23を張って熱硬化させたものである。例えば、 12ミクロンの銅箔 23が張られた厚さ 0.06mmのガラス基材エポキシ含浸両面銅張積層板を用いること ができる。
[0056] その他、ガラス基材ビスマレイミドトリアジン榭脂含浸積層板、ガラス基材ポリフエ- レンエーテル榭脂含浸積層板、ガラス基材ポリイミド榭脂含浸積層板等を用いること もできる。ここで、コア層の厚みは、 0.04〜0.40mmが好ましい。その範囲であると、コ ァ層の剛性やコア層と榭脂層の反り方向の相殺により、多層プリント配線板の反りを /J、さくできる。 [0057] 図 2Bに示すように、上方の銅箔 23の将来、ランド,導体回路等 (以下、単に「ランド 」という。)のパターンとして残したい部分にエッチングレジスト 24を形成する。例えば 、銅箔 23の上にドライフィルムをラミネートし、写真製版法 (photolithography)によりェ ツチングレジスト 24のパターンを形成する。又は、液体レジストをスクリーン印刷しても よい。
[0058] 図 2Cに示すように、エッチングレジスト 24で覆われた部分以外の銅箔 23を、エッチ ングにより取り去る。
[0059] 図 2Dに示すように、銅箔 23の上のエッチングレジスト 24を剥離する。銅張積層板 2 1の上面に銅箔 23を利用したランド 25が形成される。
[0060] 図 2Eに示すように、積層板 22の上面に榭脂層 26-1を形成する。この榭脂層は、 典型的には、プリプレダのような半硬化榭脂シート,層間絶縁用榭脂フィルム(例えば 、味の素ファインテクノネ土製の型番 ABF)等を貼り付けて熱硬化したり、硬化前の榭 脂をスクリーン印刷して加熱し形成することが出来る。なお、榭脂層 26-1の形成前に 、所望によりランド 25の表面 (側面を含む。)を粗ィ匕処理してもよい。
[0061] 図 2Fに示すように、榭脂層 26-1のランド 25の上方に位置する部分に対して、ビア ホール形成のための開口 26a-lを、例えば炭酸ガスレーザを用いたレーザ照射によ り形成する。このとき、銅のランド 25は、開口形成時のストツバとして機能し、開口 26a -1の深さはランド 25の上面までとなる。従って、ビアホールの開口は榭脂表面側が上 となり、ランド 25側が下となる。形成された開口 26a-lは、上方僴ロ)が広ぐ下方に( 底の方に)行くに従って狭くなる形状 (広口先細形状)としてもよい。この場合、ビアホ ールの断面形状は、矩形ではなぐ概して逆台形形状となる。即ち、ビアホール全体 としては、円柱形状ではなぐ概して倒立した円錐台形状の金属銅となる。
[0062] なお、炭酸ガスレーザ以外にも、エキシマレーザ、 YAGレーザ、 UVレーザ等を使 用してもよい。更に、開口時には、所望により、例えば PETフィルムのような保護フィ ルムを利用してもよい。以下のビアホールの開口に関しても同様である。
[0063] 図 2Gに示すように、開口 26a-lの形成された榭脂層 26の上に、無電解メツキに対 する触媒核を (例えば、スパッタリング工法により)形成し、無電解銅メツキ工法により 、例えば 0.6〜3.0ミクロン程度の無電解メツキ層 28-1を形成する。所望により、無電 解銅メツキ工程の前に、例えばデスミア処理をして榭脂残渣を除去してもよ!/ヽ。
[0064] 図 2Hに示すように、この無電解メツキ層 28-1を給電層(電極)として電解銅メッキエ 法により、例えば数十ミクロン程度の電解銅メツキ層 30-1を形成する。なお、電解半 田メツキを利用したり、銅メツキ層 28-1, 30-1の全体を無電解銅メツキ工法により形 成してもよい。その後、所望により適当な方法で表面の平坦ィ匕処理をしてもよい。
[0065] 図 21に示すように、開口 26a-lの上方に位置する電解銅メツキ層 30-1の部分にェ ツチングレジスト 32-1を形成する。例えば、図 2Bで説明した写真製版法又はスクリー ン印刷法により形成することができる。
[0066] 図 2Jに示すように、エッチングレジスト 32-1で覆われた部分以外の銅メツキ層 28-1 , 30- 1を、エッチングにより取り去る。
[0067] 図 2Kに示すように、銅メツキ層 30-1の上のエッチングレジスト 32-1を剥離する。こう して、榭脂層 26に、銅メツキ層 28-1, 30-1を利用したランド 34-1が形成される。ここ では、ランド 34-1をサブトラクティブ法を利用した力 公知のセミアディティブ法を利 用してもよい。なお、図面を簡単にするため、ここでは独立の導体回路は図示してい ないことを承知されたい。同時に、積層板 22(の層)にあるランド 25と、榭脂層 26-1に あるランド 34-1とを電気的に接続する充填されたビアホール (フィルドビア) 33-1が形 成される。このビアホール 33-1の形状は、図 2Fで説明したレーザ照射により形成さ れた穴形状に対応しており、広口先細の断面形状を有し、全体としては概して倒立し た円錐台形状の金属銅としてもよい。
[0068] この段階で、積層板 22の上に、ランド 34-1及びビアホール 33-1を有する榭脂層 2 6-1が形成された。表面の状態はランド 34-1が形成され榭脂層 26-1であり、図 2Dの ランド 25が形成された積層板 22と実質的に同じ構造となっている。従って、所望によ り、図 2E〜図 2Kの工程を必要とする層数分だけ繰り返すことにより、更に必要な層 を榭脂層 26-1の上に形成することができる。この実施形態では、これらの工程を更に 1回繰り返している。
[0069] 図 2Lに示すように、図 2E〜図 2Kの工程を更に 1回繰り返すことにより、第 1及び第
2の榭脂層 26-1, 26- 2を形成できる。
[0070] 図 2Mに示すように、例えば、写真製版法又はスクリーン印刷法により、下方の銅箔 23のビアホール形成用のための開口部分の銅箔部分を除去した後、ランド 25の下 方に位置する積層板 22の下面部分に対して、ビアホール形成のための開口 22aを レーザ照射により形成する(所謂、コンフォーマル法)。このとき、ランド 25は、開口形 成時のストッパとして機能し、開口 22aの深さはランド 25の下面までとなる。従って、コ ァ層に形成されるビアホールの開口の向きは、榭脂層に形成されるビアホールの向 きとは逆となる。開口 22aは下方僴ロ)が広ぐ上方に (底の方に)行くに従って狭くな る形状 (広口先細形状)としてもよ 、。
[0071] 図 2Nに示すように、開口 22aの形成された積層板 22の上に、無電解銅メツキ工法 により無電解メツキ層 37を形成する。所望により、無電解銅メツキ工程の前に、例え ばスパッタリング工法又はメツキ工法により、無電解メツキに対する触媒核を形成して ちょい。
[0072] 図 20に示すように、無電解メツキ層 37のビアホール形成箇所及び導体回路形成 箇所(図示せず。)以外の部分に、メツキレジスト 39を形成する。例えば、図 2Bで説 明した写真製版法又はスクリーン印刷法により形成することができる。
[0073] 図 2Pに示すように、無電解メツキ層 37を給電層にして、電解銅メツキ工法により電 解銅メツキ層 38を形成する。これにより、図 2K及び 2Lのビアホール 33-1, 33-2とは 開口の向きが逆のビアホール 42が形成される。断面で見て、上方が狭く下方が広い 形状のビアホール 42としてもよい。なお、銅メツキ層 37, 38の全体を無電解銅メツキ により形成してもよい。
[0074] 図 2Qに示すように、無電解メツキ層 37の上のメツキレジスト 39を剥離する。
[0075] 図 2Rに示すように、例えば、ビアホール 42の上に適当なエッチングレジストを形成 し、エッチングにより無電解メツキ層 37と銅箔 23とを取り去る。その後、そのエツチン グレジストを剥離する。なお、所望により、更に、両面又は片面のランドの半田付け部 分以外の部分をソルダーレジスト(図示せず。)で被覆し、半田ブリッジ等の発生を防 止してもよい。こうして、図 1に示した多層プリント配線板を製造することができる。
[0076] [第 2の実施形態]
(構成)
図 3は、本発明の第 2実施形態に係る多層プリント配線板 30の構成を示す図である 。図 1に示す第 1実施形態に係るコア層 22を有する多層プリント板と比較すると、この 多層プリント配線板 30は、最下層 52がコア層でなぐガラスクロス等の芯材を有して V、な 、榭脂層である点、即ち全体としてコアレス ·プリント配線板である点で相違する 。しかし、ビアホールの開口方向やビアホールの形状は、第 1の実施形態に係る多層 プリント配線板 20のそれらと同じにすることが出来る。また、ビアホールの開口の向き 、開口の形状に起因する利点 (効果)に関しても、第 2の実施形態に係る多層プリント 配線板は、第 1の実施形態のそれと同じである。
[0077] 第 3の榭脂層 52は、コア層でなぐ第 1及び第 2の榭脂層 26-1, 26-2と同じ構造の 層からなり、全体としてコアレス配線板を構成する。従って、多層プリント配線板 30は 、第 1実施形態に係るコア層を有するプリント配線板 20に比較すると寸法安定性に 欠けるが、コアレスゆえに可撓性に富んでいる。そのため半田リフロー時の配線板の 伸張 ·収縮を容易に吸収する性質を有する。
[0078] (利点)
図 3の多層プリント配線板 30は、次のような利点を有している。
[0079] (1)半田バンプのリフローの際の加熱によっても、多層プリント板 30に反りがほとんど 発生しないので、半導体素子とプリント板との接続不良が発生するような問題はほと んど発生しない。
[0080] (2)反りが発生し難い点に加えて、コアレス配線板となるため可撓性に富んで、半田 リフロー時の配線板の伸張を容易に吸収する性質を有する。従って、半導体素子と プリント板 10との熱膨張係数の差を吸収し、これに起因するクラックはほとんど発生し ない。
[0081] なお、図 3では、後で説明するように支持板 (銅板)に形成する榭脂層として第 1〜 第 2の榭脂層 (2層) 26-1, 26-2を紹介しているが、これに限定されない。 3層以上の 必要な榭脂層を有するプリント板とすることが出来る。
[0082] (製造方法)
次に、図 4A乃至図 4Tを参照しながら、図 3に示す多層プリント配線板 30の製造方 法を順を追って説明する。なお、図 4A乃至図 4Tの各工程に関し、図 2A乃至図 2R のいずれかと実質的に同じ工程に関しては、その旨を記載して、詳しい説明を省略 する。
[0083] 図 4Aに示すように、出発材料として、支持板 60を用意する。支持板としては、例え ば、銅板が好ましい。
[0084] 図 4Bに示すように、銅板 60の上面にメツキレジスト 61を形成する。例えば、銅板 60 の上にドライフィルムをラミネートし、写真製版法 (photolithography)によりメツキレジス ト 61のパターンを形成する。又は、液体レジストをスクリーン印刷により塗布してもよい
[0085] 図 4Cに示すように、銅板 60を給電層として電解銅メツキ工法により、メツキレジスト 6 1のパターン以外の部分に対して銅メツキ層 62を形成する。なお、後述の図 4Mの銅 板 60のエッチング工程の際のエッチング 'ストッパとして、銅メツキ層 62の下地として 予め(例えば、クロム層と銅層力も成る)シード層(図示せず。)をメツキしてもよい。こ のクロム層は、図 4Mの製造工程で、銅板 60のエツチャントでエッチングされず、エツ チンダストッパとなる。
[0086] 図 4Dに示すように、銅板 60の上面のメツキレジスト 61を剥離する。こうして、銅板 6 0の上にランドや導体回路等のパターンとして残した 、部分 (以下、単に「ランド」 t ヽ う。)62が形成される。
[0087] 次の図 4Eの銅板 60に上面に榭脂層 26-1を形成する工程は、図 2Eの工程と実質 的に同じである。次の図 4Fの開口形成工程は、図 2Fの工程と実質的に同じである。 次の図 4Gの無電解メツキ工程は、図 2Gの工程と実質的に同じである。次の図 4Hの 電解銅メツキ工程は、図 2Hの工程と実質的に同じである。次の図 41のエッチングレ ジスト形成工程は、図 21の工程と実質的に同じである。次の図 Jのエッチング工程は 、図 2Jの工程と実質的に同じである。次の図 4Kのエッチングレジスト剥離工程は、図 2Kの工程と実質的に同じである。
[0088] この段階で、銅板 60の上に、ランド 30-1及びビアホール 33-1を有する榭脂層 26- 1が形成された。この表面はランド 30-1が形成された榭脂層 26-1であり、図 4Dのラ ンド 62が形成された銅板 60と実質的に同じ形状となっている。従って、図 4E〜図 4 Kの工程を必要とする層数分だけ繰り返すことにより、更に必要な層を榭脂層 26-1 の上に形成することができる。この実施形態では、これらの工程を更に 1回繰り返して いる。
[0089] 図 4Lに示すように、図 4E〜図 4Kの工程を更に一回繰り返すことにより、第 1及び 第 2の榭脂層 26-1, 26- 2を形成できる。
[0090] 図 4Mに示すように、エッチング工法により銅板 60を取り去る。なお、図 4Cの工程 で銅メツキ層 62の下地としてシード層をメツキして、これをエッチングのストッパとして ちょい。
[0091] 図 4Nに示すように、榭脂層 26-1の下面に榭脂層 52を形成する。この榭脂層は、 図 2Eの工程と同様に、典型的には、半硬化榭脂シート,榭脂フィルム等を貼り付け て熱硬化したり、硬化前の榭脂をスクリーン印刷して形成することが出来る。
[0092] 図 40に示すように、ランド 62の下方に位置する榭脂層 52の部分に対して、ビアホ ール形成のための開口 52aをレーザ照射により形成する。このとき、ランド 62は、開 口形成時のストッパとして機能し、開口 22aの深さはランド 62の下面までとなる。開口 52aは下方僴口)が広く、上方に (底の方に)行くに従って狭くなる形状 (広口先細形 状)としてもよい。従って、図 40の開口形成工程は、銅箔 23の有無を除き、図 2Mと 実質的に同じとなる。
[0093] 次の図 4Pの無電解銅メツキ工程は、図 2Nの工程と実質的に同じである。次の図 4 Qのメツキレジスト形成工程は、図 20の工程と実質的に同じである。次の図 4Rの電 解銅メツキ工程は、図 2Pの工程と実質的に同じである。次の図 4Sのメツキレジスト剥 離工程は、図 2Qの工程と実質的に同じである。
[0094] 図 4Tに示すように、ビアホール 42以外の部分の無電解メツキ 37をクイックエツチン グ工程により取り去る。このとき、ビアホール 42部分にエッチングレジストを使用しても よい。
[0095] こうして、図 3に示した多層プリント配線板を製造することができる。
[0096] [第 3の実施形態]
図 5は、本発明の第 3実施形態に係る多層プリント配線板の断面図である。図 5を参 照すると、第 3の実施形態に係る多層プリント配線板 40は、開孔をもつ絶縁層 220を 有している。例えば、 CU, Au, Ag, NI, W力も成る導電層 23力 この絶縁層の上面に 形成され、絶縁層の開孔の一端を閉塞している。例えば、榭脂、ポリイミド、又は熱硬 化性榭脂及び熱可塑性榭脂の混合物カゝら成る榭脂層 26-1は、絶縁層 220及び導 電層 23の上に形成され、導電層 23に達する開孔を有している。ビアホール 42は、無 電解メツキ膜 37と電解メツキ膜 38とから成り、絶縁層 220の開孔内に形成される。
[0097] 無電解膜 37が、絶縁層の開孔面及び導電層 23の下面に形成され、電解メツキ層 3 8が、無電解メツキ膜 37の上に形成される。他のビアホール 33-1は、無電解メツキ膜 28-1と電解メツキ膜 30-1とから成り、絶縁層 26-1の開孔に形成される。無電解メツキ 膜 28-1が、絶縁層の開孔面及び導電層の上面に形成され、電解メツキ膜 30-1が、 無電解めつき膜 28-1の上に形成される。
[0098] 即ち、導電層の上面に、無電解メツキ膜と電解メツキとをこの順序でもつ一方のビア ホールが形成され、導電層の下面に、無電解メツキ膜と電解メツキとをこの順序でも つ他方のビアホールが形成される。このような構成を採択することにより、多層プリント 配線板のこれらのメツキ膜に起因するストレスが大幅に減少することになる。
[0099] 絶縁層 220はコア層でもよぐコアレス層でもよい。コア層は、榭脂及びガラスクロス 又はグラスファイバのようなコア材であり、このコア層は片面又は両面銅張積層板でよ い。例えば、コア層は、ガラスクロス基材エポキシ榭脂含浸銅張積層板、ガラス基材 ビスマレイミドトリアジン榭脂含浸積層板、ガラス基材ポリフエ-レンエーテル榭脂含 浸積層板、又はガラス基材ポリイミド榭脂含浸積層板であってよい。コアレス層は、コ ァ材無しの榭脂層である。例えば、コアレス層は、コア層無しのエポキシ、ポリイミドの ような榭脂層から形成することができる。
[0100] 第 3実施形態の多層プリント配線板 40は、図 4A乃至 4Tに示す工程によって製造 することができる。この場合、図 4E乃至図 4Kに示す工程の繰り返しは行わない。
[0101] [その他の事項]
以上、本発明の実施形態に付いて説明したが、しかし、これらは例示であって、本 発明はこれらに限定されないことを承知されたい。本発明は、当業者が容易になしえ る付加 '削除'変更等を含むものである。
[0102] (1)各製造工程では、現在の典型例を記述して!/、る。従って、材料、製造条件等は、 種々の事情によって当然に変更される。
[0103] (2)プリント配線板の上面に半導体素子が実装される例で説明してある。しかし、本 発明は、プリント配線板の下面又は両面に半導体素子等の搭載部品を実装する場 合を含む。
[0104] (3)図 1及び図 3に於いて榭脂層 26-1, 26-2の層数は 2層となっている。しかし、榭 脂層の層数は 2層に限定されない。 1層 26-1だけの場合もあり、或いは 3層以上 Sell 26-2, , 26-3,…の場合もあることを承知されたい。
[0105] (4)本発明に係る多層プリント配線板の製造方法は、 2枚の銅張積層板 (又は支持 板)をワックス等の接着剤で貼り付けるステップと、榭脂層にビアホール及びランドや 導体回路等のパターンとして残した ヽ部分を形成後に該銅張積層板 (又は支持板) を分離するステップとを含んでいてもよい。この接着剤は、プリント板製造工程中の処 理温度では溶融や軟化はしな!/、が、プリント配線板が劣化しな 、程度の高!、温度で 溶融又は軟化する接着剤である。
[0106] 具体的には、第 1の実施形態の多層プリント配線板 20の製造工程では、図 2A〜図 2L迄の工程を、 2枚の銅張積層板を背中合わせにし銅箔 23の間を接着剤で固定し て、同時に製造処理できる。同様に、第 2の実施形態の多層プリント配線板 30の製 造工程では、図 4A〜図 4L迄の工程を、 2枚の支持板 (銅板) 60を背中合わせにし、 この支持板 (銅板)の間を接着剤で固定して、同時に製造処理できる。その後、 2個 のプリント板を分離し、残りの製造工程を別々に進める。
[0107] このよう〖こすると、 2枚の銅張積層板 (又は支持板)は、多層プリント配線板の製造 工程中は接着剤で固定されているため、各処理工程において 1度の処理によって相 互に接着された 2枚の多層プリント配線板の処理が可能となり、製造工程のほとんど の範囲で 2枚の多層プリント配線板の同時製造が可能となる。多層プリント配線板の 接着剤で接着されている側力 処理する最終段階において、 2枚の多層プリント配線 板を、接着剤が溶融又は軟化する温度まで加温して分離し、その後の処理工程を進 める。
[0108] 従って、本発明の技術的範囲は、添付の特許請求の範囲の記載によって定められ る。

Claims

請求の範囲
[1] ビアホールが形成された 1層又は 2層以上の榭脂層と、ビアホールが形成されたコ ァ層とを備えた多層プリント配線板であって、
前記榭脂層に形成されたビアホールと前記コア層に形成されたビアホーとでは、ビ ァホールの開口の向きが逆向きである、多層プリント配線板。
[2] 請求項 1に記載の多層プリント配線板に於 、て、
前記多層プリント配線板の一面は半導体素子搭載面であり、他面は外部端子接続 面であり、
前記榭脂層に形成されたビアホールは、前記半導体素子搭載面側に開口されて おり、
前記コア層に形成されたビアホールは、前記外部端子接続面側に開口されている 、多層プリント配線板。
[3] 第 1の榭脂層と、
第 1の榭脂層に形成された第 1のビアホールと、
第 1の榭脂層の上面に配置された第 2の榭脂層と、
第 2の榭脂層に形成された第 2のビアホールと、
第 1の榭脂層の下面に配置されたコア層と、
上記コア層に形成されたビアホールとを備え、
前記榭脂層に形成されたビアホールと前記コア層に形成されたビアホーとでは、ビ ァホールの開口の向きが逆向きである、多層プリント配線板。
[4] 請求項 1又は 3に記載の多層プリント配線板に於いて、
前記ビアホールは、導電物が充填されフィルドビアである、多層プリント配線板。
[5] 請求項 1又は 3に記載の多層プリント配線板に於いて、
前記榭脂層に形成されたビアホールは、断面形状が上方に広く下方に狭!、形状で あり、
前記コア層に形成されたビアホールは、断面形状が上方に狭く下方に広 ヽ広 、形 状である、多層プリント配線板。
[6] 請求項 3に記載の多層プリント配線板に於いて、 前記コア層の上面に、ビアホールを有する榭脂層が更に 1層以上形成されている、 多層プリント配線板。
[7] 請求項 1又は 3に記載の多層プリント配線板に於いて、
上記コア層は、 FRPカゝらなる、多層プリント配線板。
[8] 請求項 1又は 3に記載の多層プリント配線板に於いて、
上記コア層は、ガラス織布ゃァラミド不織布にエポキシ榭脂ゃ BTレジンを含浸させ 硬化させた基板力もなる、多層プリント配線板。
[9] 請求項 8に記載の多層プリント配線板に於いて、
前記ガラス織布は、 2プライとなっている、多層プリント配線板。
[10] 請求項 1又は 3に記載の多層プリント配線板に於いて、
上記コア層は、銅張積層板又は両面銅張積層板を出発材料として構成され、該コ ァ層に形成されたランドは該積層板に張られた銅箔を利用して ヽる、多層プリント配 板。
[11] 多層プリント配線板の製造方法に於いて、
片面銅張積層板又は両面銅張積層板を用意するステップと、
前記積層板にランドを形成するステップと、
前記積層板の上面に、榭脂層を形成し、ビアホール用の穴を開口してビアホール を形成するステップと、
前記積層板の下面よりビアホール用の穴を開口し、ビアホールを形成するステップ とを含み、
前記榭脂層に形成されたビアホールと前記積層板に形成された開口の向きが逆向 きである、多層プリント配線板の製造方法。
[12] 請求項 11に記載の多層プリント配線板の製造方法に於 、て、
前記榭脂層に形成されたビアホールは、断面形状が上方に広く下方に狭!、形状で あるのに対して、前記積層板に形成されたビアホールは、断面形状が上方に狭く下 方に広 、形状である、多層プリント配線板の製造方法。
[13] 請求項 11に記載の多層プリント配線板の製造方法に於 、て、
前記片面銅張積層板及び両面銅張積層板は、ガラス織布基材エポキシ含浸片面 銅張積層板及びガラス織布基材エポキシ含浸両面銅張積層板カゝら夫々なる、多層 プリント配線板の製造方法。
[14] 請求項 11に記載の多層プリント配線板の製造方法に於 、て、
前記積層板の上面に、榭脂層を形成し、ビアホール用の穴を開口してビアホール を形成するステップの後に、更に、
榭脂層を形成し、ビアホール用の穴を開口し、ビアホールを形成するステップを 1回 又は 2回以上繰り返す、多層プリント配線板の製造方法。
[15] 請求項 11に記載の多層プリント配線板の製造方法に於 、て、
前記ビアホールは、メツキ工法により導電物が充填されフィルドビアとなって 、る、 多層プリント配線板の製造方法。
[16] 請求項 11に記載の多層プリント配線板の製造方法に於 、て、
前記ビアホール用の穴の開口ステップは、レーザによって開口が形成される、多層 プリント配線板の製造方法。
[17] 請求項 11に記載の多層プリント配線板の製造方法に於 、て、
前記積層板を用意するステップは、 2枚のガラス基材エポキシ含浸銅張積層板又 はガラス基材エポキシ含浸両面銅張積層板を用意してこれらを接着剤で貼り合わせ
前記積層板にランドを形成するステップカゝら前記更に、榭脂層を形成し、ビアホー ル用の穴を開口してビアホールを形成するステップ迄を、同時に 2枚分の製造処理 を実行し、
その後、前記接着剤を溶融又は軟化させて、分離し、前記積層板の下面よりビアホ ール用の穴を開口し、ビアホールを形成するステップ以降を、夫々別個に実行する、 多層プリント配線板の製造方法。
[18] 第 1の榭脂層と、
第 1の榭脂層に形成されたビアホールと、
第 1の榭脂層の上面に配置された第 2の榭脂層と、
第 2の榭脂層に形成されたビアホールと、
第 1の榭脂層の下面に配置された第 3の榭脂層と、 第 3の榭脂層に形成されたビアホールとを備えるコアレスタイプの多層プリント配線 板板であって、
第 1と第 2の榭脂層に形成されて!、るビアホールと、第 3の榭脂層に形成されて!、る ビアホールとではその開口の向きが逆になつている、多層プリント配線板。
[19] 請求項 18に記載の多層プリント配線板に於いて、
第 1と第 2の榭脂層に形成されたビアホールは、上方に広く下方に狭く形成され、 第 3の榭脂層に形成されたビアホールは、上方に狭く下方に広く形成されている、 多層プリント配線板。
[20] 請求項 18に記載の多層プリント配線板に於いて、
前記第 1又は 2の榭脂層と同様の榭脂層が更に 1層以上形成されている、多層プリ ント配線板。
[21] 多層プリント配線板の製造方法に於いて、
支持板を用意するステップと、
前記支持板にランドを形成するステップと、
前記支持板の上面に、第 1の榭脂層を形成し、ビアホール用の穴を開口してビアホ ールを形成するステップと、
第 1の榭脂層の上面に、更に、第 2の榭脂層を形成し、ビアホール用の穴を開口し てビアホールを形成するステップと、
前記支持板を取り去るステップと、
前記第 1の榭脂層の下面に、第 3の榭脂層を形成し、ビアホール用の穴を開口して ビアホールを形成するステップとを含み、
予め前記支持板の上面に形成された第 1及び第 2の榭脂層に形成されたビアホー ルと、前記銅板を取り去った後に第 3の榭脂層に形成されたビアホールとは、開口の 向きが逆向きに形成される、多層プリント配線板の製造方法。
[22] 請求項 21に記載の多層プリント配線板の製造方法に於 、て、
前記支持板は、銅板からなる、多層プリント配線板の製造方法。
[23] 請求項 21に記載の多層プリント配線板の製造方法に於 、て、
第 1及び第 2の榭脂層に形成されたビアホールは、上方に広く下方に狭く形成され 第 3の榭脂層に形成されたビアホールは、上方に狭く下方に広く形成されている、 多層プリント配線板の製造方法。
[24] 請求項 21に記載の多層プリント配線板の製造方法に於 、て、
ビアホールが形成された榭脂層の上面に、更に、榭脂層を形成し、ビアホール用の 穴を開口し、ビアホールを形成するステップを 2回以上繰り返す、多層プリント配線板 の製造方法。
[25] 請求項 21に記載の多層プリント配線板の製造方法に於 、て、
前記ビアホールは、メツキ工法により導電物が充填されフィルドビアを形成して 、る 、多層プリント配線板の製造方法。
[26] 請求項 21に記載の多層プリント配線板の製造方法に於 、て、
前記ビアホール用の穴の開口ステップは、レーザによって開口が形成される、多層 プリント配線板の製造方法。
[27] 請求項 21に記載の多層プリント配線板の製造方法に於 、て、
前記支持板を用意するステップは、 2枚の支持板を用意してこれらを接着剤で貼り 合わせ、
前記支持板にランドを形成するステップカゝら前記更に、第 2の榭脂層を形成し、ビア ホール用の穴を開口してビアホールを形成するステップ迄を、同時に 2枚分の製造 処理を実行し、
その後、前記接着剤を溶融又は軟化させて、支持板を分離し、前記支持板を取り 去るステップ以降を、夫々別個に実行する、多層プリント配線板の製造方法。
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