KR20110028939A - 솔더 볼 및 반도체 패키지 - Google Patents

솔더 볼 및 반도체 패키지 Download PDF

Info

Publication number
KR20110028939A
KR20110028939A KR1020090086585A KR20090086585A KR20110028939A KR 20110028939 A KR20110028939 A KR 20110028939A KR 1020090086585 A KR1020090086585 A KR 1020090086585A KR 20090086585 A KR20090086585 A KR 20090086585A KR 20110028939 A KR20110028939 A KR 20110028939A
Authority
KR
South Korea
Prior art keywords
underfill
solder ball
core
semiconductor chip
substrate
Prior art date
Application number
KR1020090086585A
Other languages
English (en)
Other versions
KR101101550B1 (ko
Inventor
김운천
심현섭
임순규
김진구
도재천
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020090086585A priority Critical patent/KR101101550B1/ko
Priority to JP2009272223A priority patent/JP5159750B2/ja
Publication of KR20110028939A publication Critical patent/KR20110028939A/ko
Application granted granted Critical
Publication of KR101101550B1 publication Critical patent/KR101101550B1/ko
Priority to JP2012024479A priority patent/JP2012089898A/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/0781—Adhesive characteristics other than chemical being an ohmic electrical conductor
    • H01L2924/07811—Extrinsic, i.e. with electrical conductive fillers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)

Abstract

반도체 칩을 기판부에 전기적으로 연결시키는 솔더 볼에 있어서, 본 발명에 따른 솔더볼은 상기 반도체 칩과 상기 기판부를 전기적으로 도통시키기 위한 코어부; 및 상기 코어부의 외측을 감싸도록 상기 코어부에 코팅되며, 상기 코어부의 외부를 보호하기 위한 언더필부;를 포함할 수 있다.

Description

솔더 볼 및 반도체 패키지{Solder Ball and Semiconductor Package}
본 발명은 솔더 볼 및 반도체 패키지에 관한 것으로서, 보다 자세하게는 반도체 칩을 기판부에 전기적으로 연결되도록 접착시키는 솔더 볼 및, 이러한 솔더 볼을 포함하는 반도체 패키지에 관한 것이다.
기존의 반도체 패키지는 인쇄회로기판에의 실장 수단으로서 리드 프레임을 사용하여 왔다. 이러한 기존의 반도체 패키지는 칩을 봉지하고 있는 패키지 몸체의 외측으로 리드 프레임의 리드가 연장된 구조를 가지며, 상기 리드를 기판 상에 솔더링하는 것에 의해 실장이 이루어진다.
그런데, 표면 실장 기술에 따라 실장되는 기존의 반도체 패키지는 넓은 실장 면적을 필요로 한다. 즉, 기존의 반도체 패키지는 그 자체 크기에 해당하는 면적 이외에 패키지 몸체의 외측으로 연장된 리드 프레임의 상기 리드의 길이 만큼의 추가 면적을 실장 면적으로 필요로 하기 때문에 패키지의 크기 감소를 통해 실장 면적을 감소시키더라도 실장 면적의 감소에 한계를 갖게 된다.
따라서, 반도체 산업에 있어서 기술 개발의 주요한 추세 중의 하나는 반도체 소자의 크기를 축소하는 것이다.
반도체 패키지 분야에서 있어서도 소형 컴퓨터 및 휴대용 전자기기 등의 수요 급증에 따라 소형의 크기를 가지면서 다수의 핀(pin)을 구현할 수 있는 파인 피치 볼 그리드 어레이(Fine pitch Ball Grid Array : FBGA) 패키지 또는 칩 스케일 패키지(Chip Scale Package : CSP) 등의 반도체 패키지가 개발되고 있다.
이때, 이러한 반도체 패키지는 솔더 볼을 통해서 각 기판 간에 전기적인 연결이 이뤄지는 데, 솔더 볼을 사용하여 서로 접착되는 반도체 패키지의 경우에는 반도체 칩과 기판부 사이에 전기적인 접촉 부분을 보호하기 위해서 리플로우 공정을 통해서 언더필층을 형성시키게 된다.
그러나, 상기와 같이 외측에서 언더필층을 형성시키도록 리플로우 공정을 할 때, 반도체 칩과 기판부 내측에는 솔더 볼 주변에 언더필층이 제대로 형성되지 않는 경우가 종종 발생하게 되며, 이러한 경우에는 전기적인 접속이 불안정할 수 있다. 따라서, 이러한 문제점을 해결해야 할 기술들이 요구되고 있다.
본 발명은 상술된 종래 기술의 문제를 해결하기 위한 것으로, 그 목적은 코어부의 외측을 둘러싸도록 언더필부가 형성되는 솔더 볼 및 상기 솔더 볼에 의해서 반도체 칩 및 기판부이 서로 전기적으로 연결되는 반도체 패키지를 제공하는 데 있다.
반도체 칩을 기판부에 전기적으로 연결시키는 솔더 볼에 있어서, 본 발명에 따른 솔더 볼은 상기 반도체 칩과 상기 기판부를 전기적으로 도통시키기 위한 코어부; 및 상기 코어부의 주변을 감싸도록 상기 코어부에 코팅되며, 상기 코어부가 상기 반도체 칩과 상기 기판부의 접촉 시에 상기 코어부 주변을 보호하기 위한 언더필부;를 포함할 수 있다.
또한, 본 발명에 따른 솔더 볼의 상기 언더필부는 전도성 필러를 포함하는 것을 특징으로 할 수 있다.
또한, 본 발명에 따른 솔더 볼의 상기 언더필부는 전도성 필러를 포함하는 전도층 및, 상기 전도층을 둘러싸도록 형성되는 비전도층을 포함하는 것을 특징으로 할 수 있다.
또한, 본 발명에 따른 솔더 볼의 상기 언더필부는 열경화성 수지, 열가소성 수지 또는 이들의 혼합물에서 하나를 선택적으로 사용하는 것을 특징으로 할 수 있다.
또한, 본 발명에 따른 솔더볼의 상기 코어부는 비전도성 재질의 중심부 및, 상기 중심부를 둘러싸도록 형성되는 금속 재질의 외곽부를 포함하는 것을 특징으로 할 수 있다.
또한, 본 발명에 따른 솔더볼의 코어부는 상기 중심부 및 상기 외곽부의 사이에 위치하는 구리(Cu) 재질의 내측 전도층을 포함하는 것을 특징으로 할 수 있다.
또한, 본 발명에 따른 반도체 패키지는 일면에 전극부가 형성되는 반도체 칩; 상기 반도체 칩과 전기적으로 연결되는 기판부; 및 상기 반도체 칩과 상기 기판부를 전기적으로 도통시키기 위한 코어부 및, 상기 코어부가 상기 반도체 칩과 상기 기판부의 접촉 시에 상기 코어부 주변을 보호하기 위한 언더필부를 구비하는 솔더 볼;을 포함할 수 있다.
또한, 본 발명에 따른 반도체 패키지의 상기 언더필부는 내부에 전도성 필러를 다수 포함하는 것을 특징으로 할 수 있다.
또한, 본 발명에 따른 반도체 패키지의 상기 언더필부는 전도성 필러를 포함하는 전도층 및, 상기 전도층을 둘러싸도록 형성되는 비전도층을 포함하는 것을 특징으로 할 수 있다.
또한, 본 발명에 따른 반도체 패키지의 상기 언더필부는 열경화성 수지, 열가소성 수지 또는 이들의 혼합물에서 하나를 선택적으로 사용하는 것을 특징으로 할 수 있다.
또한, 본 발명에 따른 반도체 패키지의 상기 코어부는 비전도성 재질의 중심 부 및, 상기 중심부를 둘러싸도록 형성되는 금속 재질의 외곽부를 포함하는 것을 특징으로 할 수 있다.
또한, 본 발명에 따른 반도체 패키지의 상기 코어부는 상기 중심부 및 상기 외곽부의 사이에 위치하는 구리(Cu) 재질의 내측 전도층을 포함하는 것을 특징으로 할 수 있다.
본 발명에 따른 솔더 볼 및 반도체 패키지는 코어부의 외측을 둘러싸도록 언더필부가 형성되므로 기판부와 반도체 칩의 전기적인 접촉과 언더필층을 형성하는 리플로우 공정을 함께 진행할 수 있으며, 이에 따라 제조 공정이 단축되는 효과가 있다.
또한, 본 발명에 따른 솔더 볼 및 반도체 패키지는 각 코어부에 각 언더필부가 형성되므로 기판부 내부에 장착되는 코어부의 주변에도 언더필층이 형성되기 용이하며, 이에 따라 기판부의 내측에서 전기적인 접속이 불안정화되는 것을 방지할 수 있다.
본 발명에 따른 솔더 볼 및 반도체 패키지에 관하여 도 1 내지 도 11를 참조하여 좀 더 구체적으로 설명한다. 이하에서는 도면을 참조하여 본 발명의 구체적인 실시예를 상세하게 설명한다.
다만, 본 발명의 사상은 제시되는 실시예에 제한되지 아니하고, 본 발명의 사상을 이해하는 당업자는 동일한 사상의 범위 내에서 다른 구성요소를 추가, 변경, 삭제 등을 통하여, 퇴보적인 다른 발명이나 본 발명 사상의 범위 내에 포함되는 다른 실시예를 용이하게 제안할 수 있을 것이나, 이 또한 본원 발명 사상 범위 내에 포함된다고 할 것이다.
또한, 각 실시예의 도면에 나타나는 동일 또는 유사한 사상의 범위 내의 기능이 동일한 구성요소는 동일 또는 유사한 참조부호를 사용하여 설명한다.
도 1 및 도 2는 본 발명의 일 실시예에 따른 솔더 볼 및 반도체 패키지의 단면도들이다.
도 1 및 도 2를 참조하면, 반도체 패키지(100)는 반도체 칩(110), 기판부(120), 및 솔더 볼(130)을 포함할 수 있다.
반도체 칩(110)은 기판부(120) 상에 연결되며, 반도체 칩(110)의 하부에는 전도성 접착제인 솔더 볼(130)이 장착될 수 있다. 이때, 반도체 칩(110)의 하부에 형성되는 솔더 볼(130)은 기판부(120)의 패턴부(122)가 형성되는 위치와 대응되도록 서로 이격되어 형성되게 된다.
기판부(120)의 표면에는 반도체 칩(110)과 전기적으로 연결하기 위한 패턴부(122)가 형성된다. 이때, 기판부(120)는 유기 기판이나 LTCC(low temperature co-fired ceramic)와 같은 세라믹 기판 등이 이용될 수 있다.
또한, 기판부(120)의 상부에는 패턴부(122) 주변에 솔더 레지스트층(140)이 마련될 수 있다. 그리고, 기판부(120)는 다수의 층으로 제조될 수 있으며, 이러한 다수의 층이 전기적으로 연결하기 위한 회로 패턴들이 형성될 수 있다.
솔더 레지스트층(140)은 기판부(120)의 표면에 마련되는 데, 패턴부(122)가 노출되도록 패턴부(122) 주변에 형성되게 된다.
그리고, 솔더 레지스트층(140)은 전기적인 절연 기능과 함께 열 응력을 완화시키는 역할을 하며, 폴리머(polymer)를 포함하는 절연 물질로 이루어질 수 있다. 이때, 솔더 레지스트층(140)은 패턴부(122)를 오픈하기 위해 감광성의 폴리머를 포함하는 절연 물질일 수 있으며, 절연 물질을 선택적으로 노광, 현상하여 패턴부(122)를 오픈할 수 있다.
이때, 본 실시예에서는 솔더 레지스트층(140)이 형성되지만 이에 한정되지 않으며 솔더 레지스트층(140)이 생략되는 것도 가능하다.
도 2에서 도시된 바와 같이, 반도체 칩(110)을 기판부(120) 상에서 솔더 볼(130)이 서로 접촉되도록 배치시킨 이후에는 리플로우 공정을 통해서 반도체 칩(110)과 기판부(120)를 전기적으로 연결시킨다.
이때, 코어부(132)의 외곽에 형성된 언더필부(134)는 반도체 칩(110)과 기판부(120)의 경계면을 따라 이동되게 된다.
따라서, 각 코어부(132)는 각 언더필부(134)에 의해서 외부로부터 보호될 수 있으므로 기판부(120) 내부에 장착되는 솔더 볼(130) 주변에도 언더필층이 형성되기 용이하며, 이에 따라 기판부(120)의 내측의 전기적인 접속이 불안정화되는 것을 방지할 수 있다.
또한, 도 2에서 도시된 바와 같이, 언더필부(134)가 형성되는 것은 불연속적으로 형성되기 때문에 외부 환경에 의해서 스트레스가 발생하여도 언더필부(134)들 사이에서 분산되는 효과가 있다.
도 3은 본 발명의 일 실시예에 따른 반도체 패키지에 장착되는 솔더 볼을 설명하기 위한 단면도이다.
도 3을 참조하면, 솔더 볼(130)은 코어부(132) 및 언더필부(134)를 포함할 수 있다.
코어부(132)는 반도체 칩(110)과 기판부(120)의 패턴부(122)를 전기적으로 연결할 수 있도록 Ni, Au, Cu 등의 전도성 재질의 메탈 또는 메탈 합금으로 이루어질 수 있다. 또한, 코어부(132)는 리플로우 공정을 통해서 일정량이 플럭스될 수 있는 솔더 재질이면 바람직하다.
언더필부(134)는 코어부(132)의 외부를 둘러싸도록 코팅되며, 코어부(132)의 외부를 보호하게 된다.
이때, 리플로우 공정에 의해서 코어부(132)가 반도체 칩(110)과 기판부(120)에 접촉될 때, 언더필부(134)도 함께 녹아서 주변에 넓게 퍼지는 현상이 발생되며, 이러한 구조에 의해서 내부에 코어부(132)를 봉지하는 역할을 하게 된다.
이러한 언더필부(134)는 비전도성 수지로 형성될 수 있으며, 구체적으로 열경화성 수지 또는 열가소성 수지 또는 이들의 혼합물로 이루어질 수 있다. 예를 들어, 언더필부(134)는 비전도성 접착제(NCA: Non Conductive Adhesive)등을 사용할 수 있다. 이때, 언더필부(134)가 열가소성 수지일 경우에는 재사용이 가능하다는 효과가 있다.
따라서, 본 실시예에 따른 솔더 볼 및 반도체 패키지는 솔더 볼의 외측을 둘러싸도록 언더필부가 코팅 형성되므로 코어부(132) 자체의 산화를 방지하는 효과가 있으며, 언더필층을 기판부(120) 및 반도체 칩(110)의 경계면 전면에 사용되지 않으므로 보다 제조 단가를 줄일 수 있는 효과도 있다.
도 4 및 도 5는 본 발명의 다른 실시예에 따른 반도체 패키지를 설명하기 위한 단면도들이고, 도 6은 도 4의 반도체 패키지에 장착되는 솔더 볼을 설명하기 위한 단면도이다.
도 4 및 도 5를 참조하면, 반도체 패키지(200)는 반도체 칩(210), 기판부(220), 및 솔더 볼(230)을 포함할 수 있다.
반도체 칩(210)은 기판부(220) 상에 연결되며, 반도체 칩(210)의 하부에는 전도성 접착제인 솔더 볼(230)이 장착될 수 있다. 이때, 반도체 칩(210)의 하부에 형성되는 솔더 볼(230)은 기판부(220)의 패턴부(222)가 형성되는 위치와 대응되도록 서로 이격되어 형성되게 된다.
기판부(220)의 표면에는 반도체 칩(210)과 전기적으로 연결하기 위한 패턴부(222)가 형성된다. 이때, 기판부(220)는 유기 기판이나 LTCC(low temperature co-fired ceramic)와 같은 세라믹 기판 등이 이용될 수 있다.
또한, 기판부(220)의 상부에는 패턴부(222) 주변에 솔더 레지스트층(240)이 마련될 수 있다. 그리고, 기판부(220)는 다수의 층으로 제조될 수 있으며, 이러한 다수의 층이 전기적으로 연결하기 위한 회로 패턴들이 형성될 수 있다.
솔더 레지스트층(240)은 기판부(220)의 표면에 마련되는 데, 패턴부(222)가 노출되도록 패턴부(222) 주변에 형성되게 된다.
도 6을 참조하면, 솔더 볼(230)은 코어부(232) 및 언더필부(234)를 포함할 수 있다.
코어부(232)는 반도체 칩(210)과 기판부(220)의 패턴부(222)를 전기적으로 연결할 수 있도록 전도성 재질의 메탈 또는 메탈 합금으로 이루어질 수 있다. 또한, 코어부(232)는 리플로우 공정을 통해서 일정량이 플럭스될 수 있는 솔더 재질이면 바람직하다.
언더필부(234)는 코어부(232)의 외부를 둘러싸도록 코팅되며, 코어부(232)의 외부를 보호하게 된다.
이러한 언더필부(234)는 비전도성 수지로 형성될 수 있으며, 구체적으로 열경화성 수지 또는 열가소성 수지 또는 이들의 혼합물로 이루어질 수 있다. 또한, 언더필부(234)는 비전도성 접착제(NCA: Non Conductive Adhesive)등을 사용할 수 있다.
그리고, 언더필부(234)는 볼(ball) 형상으로 형성되는 다수의 전도성 필러(236)가 다수 함유되는 것을 특징으로 할 수 있다. 이러한 전도성 필러(236)의 재질은 이방성 전도성 접착제(ACA: Anisotropic Conductive Adhesive)나 등방성 전 도성 접착제(ICA: Isotropic Conductive Adhesive)를 사용할 수 있다.
따라서, 도 5에서 도시된 바와 같이, 솔더 볼(230)에 의해서 반도체 칩(210)과 기판부(220)를 전기적으로 연결하기 위한 리플로우 공정을 진행하면, 전도성 필러(236)가 기판부(220)의 패턴부(222) 및 반도체 칩(210)의 전극부에 치우치게 되므로 코어부가 접촉되지 않더라도 그 사이를 전도성 필러(236)가 채워지게 되어 전기적인 연결성이 보다 뛰어나다는 효과가 있다.
도 7 내지 도 11은 본 발명의 또 다른 실시예에 따른 솔더 볼을 설명하기 위한 단면도들이다.
도 7을 참조하면, 솔더 볼(330)은 코어부(332), 언더필부(334)를 포함할 수 있다.
본 실시예에서 언더필부(334)는 실질적으로 앞선 실시예와 동일하므로 그 구체적인 설명은 생략할 수 있다.
그리고, 코어부(332)는 비전도성 재질의 중심부(332a) 및, 상기 중심부(332a)를 둘러싸도록 형성되는 금속 재질의 외곽부(332b)를 포함할 수 있다.
중심부(332a)는 비전도성의 재질로 구성될 수 있으며, 구체적으로 세라믹이나 플라스틱 재질을 사용할 수 있다.
그리고, 외곽부(332b)는 반도체 칩과 기판부의 패턴부를 전기적으로 연결할 수 있도록 전도성 재질의 메탈 또는 메탈 합금으로 이루어질 수 있다.
따라서, 본 실시예에 따른 솔더 볼(330)은 중심부(332a)의 사용으로 인해서 전체적으로 전도 재질을 사용하는 경우보다 원가를 절감할 수 있다는 효과가 있으며, 단단한 재질의 중심부(332a)에 의해서 반도체 칩과 기판부를 서로 접착시킬 경우에 그 높이를 일정 높이 이상 유지할 수 있다는 장점이 있다.
또한, 중심부(332a)가 외부의 충격을 흡수하는 역할을 하므로 반도체 패키지 자체를 외부 충격으로부터 보호하는 역할을 할 수 있다.
도 8을 참조하면, 솔더 볼(430)이 코어부(432), 언더필부(434)를 포함할 수 있다.
이때, 코어부(432)는 비전도성 재질의 중심부(432a) 및, 상기 중심부(432a)를 둘러싸도록 형성되는 금속 재질의 외곽부(432b)를 포함할 수 있다.
중심부(432a)는 비전도성의 재질로 구성될 수 있으며, 구체적으로 세라믹이나 플라스틱 재질을 사용할 수 있다.
언더필부(434)에는 볼(ball) 형상으로 형성되는 다수의 전도성 필러(436)가 다수 함유되는 것을 특징으로 할 수 있다. 이러한 전도성 필러(436)의 재질은 이방성 전도성 접착제(ACA: Anisotropic Conductive Adhesive)나 등방성 전도성 접착제(ICA: Isotropic Conductive Adhesive)를 사용할 수 있다.
따라서, 리플로우 공정에 의해서 전도성 필러(436)가 기판부의 패턴부 및 반도체 칩의 전극부에 치우치게 되므로 코어부가 접촉되지 않더라도 그 사이를 전도성 필러(236)가 채워지게 되어 전기적인 연결성이 보다 뛰어나다는 효과가 있다.
도 9를 참조하면, 솔더 볼(530)은 코어부(532), 언더필부(534)를 포함할 수 있다.
코어부(532)는 비전도성 재질의 중심부(532a) 및, 상기 중심부(532a)를 둘러싸도록 형성되는 금속 재질의 외곽부(532b)를 포함할 수 있다.
중심부(532a)는 비전도성의 재질로 구성될 수 있으며, 구체적으로 세라믹이나 플라스틱 재질을 사용할 수 있다.
그리고, 외곽부(532b)는 반도체 칩과 기판부의 패턴부를 전기적으로 연결할 수 있도록 전도성 재질의 메탈 또는 메탈 합금으로 이루어질 수 있다.
이때, 중심부(532a) 및 외곽부(532b) 사이에는 구리(Cu) 재질의 내측 전도층(532c)을 포함할 수 있다. 내측 전도층(532c)은 외곽부(532b)의 내측에 위치하므로 전기 전도도 및 전기적인 연결에 대한 신뢰도를 향상시키는 역할을 한다.
도 10을 참조하면, 언더필부(634)는 코어부(632)를 둘러싸도록 형성되는 제1 비전도층(636) 및, 제2 비전도층(638)을 포함할 수 있다.
이때, 제1 비전도층(636)은 비전도성 수지로 형성될 수 있으며, 구체적으로 열경화성 수지 또는 열가소성 수지 또는 이들의 혼합물로 이루어질 수 있다. 예를 들어, 제1 비전도층(636)은 비전도성 접착제(NCA: Non Conductive Adhesive)등을 사용할 수 있다.
그리고, 제2 비전도층(638)은 상기 제1 비전도층(636)을 둘러싸도록 형성되며, 열가소성 수지로 구성될 수 있다.
따라서, 코어부(632)의 외곽에 언더필부(634)가 2중으로 형성되므로 언더필이 미충진되거나 내부에 에어 트랩이 발생되는 불량 등을 해결할 수 있다.
도 11을 참조하면, 언더필부(734)는 코어부(732)를 둘러싸도록 형성되는 전도층(736) 및, 비전도층(738)을 포함할 수 있다.
이때, 전도층(736)은 볼(ball) 형상으로 형성되는 다수의 전도성 필러(737)가 다수 함유되는 것을 특징으로 할 수 있다. 이러한 전도성 필러(737)의 재질은 이방성 전도성 접착제(ACA: Anisotropic Conductive Adhesive)나 등방성 전도성 접착제(ICA: Isotropic Conductive Adhesive)를 사용할 수 있다.
그리고, 비전도층(738)은 전도층(737)을 둘러싸도록 형성되며, 열가소성 수지 또는 열경화성 수지로 구성될 수 있다. 그러나, 비전도층(738)은 상기 재질에만 한정되지 않는다.
따라서, 도 5에서 도시된 바와 같이, 솔더 볼(730)에 의해서 반도체 칩과 기판부를 전기적으로 연결하기 위한 리플로우 공정을 진행하면, 전도성 필러(737)가 기판부의 패턴부 및 반도체 칩의 전극부 측으로 치우쳐서 전기적인 연결을 도우므로 전기적인 연결성이 보다 뛰어나다는 효과가 있다.
도 1 및 도 2는 본 발명의 일 실시예에 따른 솔더 볼 및 반도체 패키지의 단면도들이다.
도 3은 본 발명의 일 실시예에 따른 반도체 패키지에 장착되는 솔더 볼을 설명하기 위한 단면도이다.
도 4 및 도 5는 본 발명의 다른 실시예에 따른 반도체 패키지를 설명하기 위한 단면도들이다.
도 6은 도 4의 반도체 패키지에 장착되는 솔더 볼을 설명하기 위한 단면도이다.
도 7 내지 도 11은 본 발명의 또 다른 실시예에 따른 솔더 볼을 설명하기 위한 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
110, 210.... 반도체 칩 120, 220.... 기판부
130, 230.... 솔더부 132, 232.... 코어부
140, 240.... 솔더 레지스트층

Claims (12)

  1. 반도체 칩을 기판부에 전기적으로 연결시키는 솔더 볼에 있어서,
    상기 반도체 칩과 상기 기판부를 전기적으로 도통시키기 위한 코어부; 및
    상기 코어부의 외측을 감싸도록 상기 코어부에 코팅되며, 상기 코어부가 상기 반도체 칩과 상기 기판부의 접촉 시에 상기 코어부 주변을 보호하기 위한 언더필부;
    를 포함하는 솔더 볼.
  2. 제1항에 있어서,
    상기 언더필부는 내부에 전도성 필러를 다수 포함하는 것을 특징으로 하는 솔더 볼.
  3. 제1항에 있어서,
    상기 언더필부는,
    내부에 전도성 필러를 다수 포함하는 전도층 및, 상기 전도층을 둘러싸도록 형성되는 비전도층을 포함하는 것을 특징으로 하는 솔더 볼.
  4. 제1항에 있어서,
    상기 언더필부는 열경화성 수지, 열가소성 수지 또는 이들의 혼합물에서 하나를 선택적으로 사용하는 것을 특징으로 하는 솔더볼.
  5. 제1항에 있어서,
    상기 코어부는,
    중심에 위치하는 비전도성 재질의 중심부 및, 상기 중심부를 둘러싸도록 형성되는 금속 재질의 외곽부를 포함하는 것을 특징으로 하는 솔더볼.
  6. 제5항에 있어서,
    상기 코어부는,
    상기 중심부 및 상기 외곽부의 사이에 위치하는 구리(Cu) 재질의 내측 전도층을 포함하는 것을 특징으로 하는 솔더볼.
  7. 일면에 전극부가 형성되는 반도체 칩;
    상기 반도체 칩과 전기적으로 연결되는 기판부; 및
    상기 반도체 칩과 상기 기판부를 전기적으로 도통시키기 위한 코어부 및, 상기 코어부의 외측을 감싸도록 상기 코어부에 형성되며, 상기 코어부가 상기 반도체 칩과 상기 기판부에 접촉 시에 상기 코어부 주변을 보호하기 위한 언더필부를 구비하는 솔더 볼;
    을 포함하는 반도체 패키지.
  8. 제7항에 있어서,
    상기 언더필부는 내부에 전도성 필러를 다수 포함하는 것을 특징으로 하는 반도체 패키지.
  9. 제7항에 있어서,
    상기 언더필부는,
    내부에 전도성 필러를 다수 포함하는 전도층 및, 상기 전도층을 둘러싸도록 형성되는 비전도층을 포함하는 것을 특징으로 하는 반도체 패키지.
  10. 제7항에 있어서,
    상기 언더필부는 열경화성 수지, 열가소성 수지 또는 이들의 혼합물에서 하 나를 선택적으로 사용하는 것을 특징으로 하는 반도체 패키지.
  11. 제7항에 있어서,
    상기 코어부는,
    비전도성 재질의 중심부 및, 상기 중심부를 둘러싸도록 형성되는 금속 재질의 외곽부를 포함하는 것을 특징으로 하는 반도체 패키지.
  12. 제11항에 있어서,
    상기 코어부는,
    상기 중심부 및 상기 외곽부의 사이에 위치하는 구리(Cu) 재질의 내측 전도층을 포함하는 것을 특징으로 하는 반도체 패키지.
KR1020090086585A 2009-09-14 2009-09-14 솔더 볼 및 반도체 패키지 KR101101550B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020090086585A KR101101550B1 (ko) 2009-09-14 2009-09-14 솔더 볼 및 반도체 패키지
JP2009272223A JP5159750B2 (ja) 2009-09-14 2009-11-30 半田ボール及び半導体パッケージ
JP2012024479A JP2012089898A (ja) 2009-09-14 2012-02-07 半田ボール及び半導体パッケージ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090086585A KR101101550B1 (ko) 2009-09-14 2009-09-14 솔더 볼 및 반도체 패키지

Publications (2)

Publication Number Publication Date
KR20110028939A true KR20110028939A (ko) 2011-03-22
KR101101550B1 KR101101550B1 (ko) 2012-01-02

Family

ID=43934981

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090086585A KR101101550B1 (ko) 2009-09-14 2009-09-14 솔더 볼 및 반도체 패키지

Country Status (2)

Country Link
JP (2) JP5159750B2 (ko)
KR (1) KR101101550B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140076702A (ko) * 2012-12-13 2014-06-23 엘지이노텍 주식회사 패키지 온 패키지형 반도체 패키지 및 그 제조방법
US9305895B2 (en) 2013-11-25 2016-04-05 SK Hynix Inc. Substrates having ball lands, semiconductor packages including the same, and methods of fabricating semiconductor packages including the same

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101101550B1 (ko) * 2009-09-14 2012-01-02 삼성전기주식회사 솔더 볼 및 반도체 패키지
CN115579300B (zh) * 2022-11-24 2023-03-28 河北北芯半导体科技有限公司 一种倒装芯片封装堆叠方法
CN115513147B (zh) * 2022-11-24 2023-03-24 河北北芯半导体科技有限公司 一种部分填充底填料的倒装芯片封装结构

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62176139A (ja) * 1986-01-29 1987-08-01 Fuji Xerox Co Ltd 異方導電材料およびこれを用いた半導体装置の実装方法
JP2546262B2 (ja) * 1987-03-25 1996-10-23 日立化成工業株式会社 回路の接続部材およびその製造方法
KR970017898A (ko) * 1995-09-30 1997-04-30 김광호 칩 온 글래스(Chip On Glass) 접합방법
US5761048A (en) * 1996-04-16 1998-06-02 Lsi Logic Corp. Conductive polymer ball attachment for grid array semiconductor packages
JP2003158440A (ja) * 2001-11-19 2003-05-30 Daishinku Corp 接合部材および当該接合部材を用いた圧電振動デバイスおよび圧電振動デバイスの製造方法
JP2004247358A (ja) * 2003-02-10 2004-09-02 Sony Corp 半導体装置と、その製造方法と、それに用いるはんだボール
JP3924552B2 (ja) * 2003-06-16 2007-06-06 シャープ株式会社 導電性ボールおよびそれを用いた電子部品の外部電極形成方法
KR20060097308A (ko) * 2005-03-05 2006-09-14 삼성전자주식회사 실장용 솔더를 구비하는 반도체 패키지
JP2007115857A (ja) * 2005-10-20 2007-05-10 Nippon Steel Chem Co Ltd マイクロボール
JP4137112B2 (ja) * 2005-10-20 2008-08-20 日本テキサス・インスツルメンツ株式会社 電子部品の製造方法
JP4791244B2 (ja) * 2006-05-11 2011-10-12 新光電気工業株式会社 電子部品内蔵基板及びその製造方法
KR101101550B1 (ko) * 2009-09-14 2012-01-02 삼성전기주식회사 솔더 볼 및 반도체 패키지

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140076702A (ko) * 2012-12-13 2014-06-23 엘지이노텍 주식회사 패키지 온 패키지형 반도체 패키지 및 그 제조방법
US9305895B2 (en) 2013-11-25 2016-04-05 SK Hynix Inc. Substrates having ball lands, semiconductor packages including the same, and methods of fabricating semiconductor packages including the same

Also Published As

Publication number Publication date
JP2011061175A (ja) 2011-03-24
JP2012089898A (ja) 2012-05-10
JP5159750B2 (ja) 2013-03-13
KR101101550B1 (ko) 2012-01-02

Similar Documents

Publication Publication Date Title
KR102522322B1 (ko) 반도체 패키지
US6734557B2 (en) Semiconductor device
KR101829392B1 (ko) 반도체 패키지 및 그 제조 방법
US20160365379A1 (en) Electronic device package and fabricating method thereof
JP2008091714A (ja) 半導体装置
US8633598B1 (en) Underfill contacting stacking balls package fabrication method and structure
JP4828164B2 (ja) インタポーザおよび半導体装置
TWI419300B (zh) 內建電子零件之基板及其製造方法
KR101046250B1 (ko) 반도체 패키지의 전자파 차폐장치
KR20080014004A (ko) 인터포저 및 반도체 장치
US9035472B2 (en) Semiconductor device
TW201537719A (zh) 堆疊型半導體封裝
KR100826988B1 (ko) 인쇄회로기판 및 이를 이용한 플립 칩 패키지
JP5290215B2 (ja) 半導体装置、半導体パッケージ、インタポーザ、及びインタポーザの製造方法
TWI614861B (zh) 電子封裝結構及其製法
KR101054440B1 (ko) 전자 소자 패키지 및 그 제조 방법
KR101101550B1 (ko) 솔더 볼 및 반도체 패키지
JP2009283828A (ja) 半導体装置および半導体装置の製造方法
US20110068445A1 (en) Chip package and process thereof
KR20120101965A (ko) 반도체 패키지 및 그의 제조 방법
KR101197189B1 (ko) 반도체 패키지 및 그 제조방법
TWI770405B (zh) 封裝元件及其製備方法
CN105244327A (zh) 电子装置模块及其制造方法
KR20160084666A (ko) 인쇄회로기판, 반도체 패키지 및 이들의 제조방법
TWI423405B (zh) 具載板之封裝結構

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20141001

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20151005

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee