KR20140076702A - 패키지 온 패키지형 반도체 패키지 및 그 제조방법 - Google Patents

패키지 온 패키지형 반도체 패키지 및 그 제조방법 Download PDF

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Abstract

본 발명은, 패키지 온 패키지형 반도체 패키지 및 그 제조방법을 제공한다. 상기 패키지 온 패키지형 반도체 패키지는 하부 기판 상에 하나 이상의 반도체 다이를 실장하는 하부 패키지; 상부 기판 상에 하나 이상의 반도체 다이를 실장하는 상부 패키지; 및 상기 하부 패키지와 상기 상부 패키지를 연결하는 연결부;를 포함하고, 상기 연결부는 상기 하부 패키지 상에 형성된 금속 포스트 및 상기 금속 포스트 상에 위치하는 솔더볼을 포함한다. 이에 의해, 상부 패키지와 하부 패키지 사이에 형성된 솔더의 높이 제한을 극복함으로써, 하부 패키지에 다수의 반도체 다이를 실장 할 수 있다.

Description

패키지 온 패키지형 반도체 패키지 및 그 제조방법{PACKAGE ON PACKAGE TYPE SEMICONDUCTOR PACKAGE AND MANUFACTURING METHOD THEREOF}
본 발명은 패키지와 패키지가 결합된 패키지 온 패키지형 반도체 패키지에 관한 것으로서, 더욱 상세하게는, 상부 패키지와 하부 패키지 사이에 형성된 솔더볼의 높이 제한을 극복함으로써, 하부 패키지에 다수의 칩을 실장할 수 있는 패키지 온 패키지형 반도체 패키지에 관한 것이다.
반도체 기술의 발전과 함께 사용자의 요구에 따라 전자기기는 더욱 소형화/경량화하고 있으며, 이에 따라 동일 또는 이종의 반도체 칩들을 하나의 단위 패키지로 구현하는 멀티칩 패키징 (Multi-Chip Packing) 기술이 대두 되었다. 멀티칩 패키징은 각각의 반도체 칩을 패키지로 구현하는 것에 비해 패키지 크기나 무게 및 실장에 유리하고, 특히 소형화와 경량화가 요구되는 휴대용 통신 단말기 등에 많이 적용된다.
이러한 멀티칩 패키징 중 패키지 기판 위에 패키지 기판을 적층하는 스택(stack) 타입을 패키지 온 패키지(Package on Package, 이하, PoP라 한다.) 근래에는 반도체 패키지 기술의 발달과 함께 반도체 패키지가 점차 고용량, 박형화, 소형화 함에 따라 적층되는 칩의 수가 많아지고 있다.
특히, FC PoP란 Flip Chip Package on Package의 약자로 프로세서 다이가 실장된 하부 패키지와 메모리 다이가 실장된 상부 패키지가 솔더볼 부착(Solder Ball Attach) 방식 등을 통해 상호 접속되는 패키지를 말한다. 기존 PoP 상호 연결 방법은 솔더볼 인쇄 및 리플로우 공정을 통해 두 개의 패기지를 연결하거나 먼저 하부 패키지를 몰딩한 후 몰딩 부위를 레이저 드릴 공정(Laser Drilling)을 통해 하부 패키지의 PoP 패드까지 비아(Via)를 형성하여(Through Molded Via 방식) 솔더볼을 비아 내 인쇄하여 메모리 다이가 실장된 상부 패키지를 리플로우 공정을 통해 연결하는 방식을 적용하고 있다.
도 1은 솔더볼 부착 방식이 적용된 패키지 온 패키지형 반도체 패키지의 일예를 도시한다.
도 1을 참조하면, 플립칩 형태 반도체 다이(12)가 솔더볼(16)로 기판(14)에 장착된다. 에폭시 수지와 같은 언더필 재료(18)가 반도체 다이(12) 및 기판(14) 사이에 전착된다. 솔더볼(19)이 또 다른 전기적 상호접속을 위해 기판(14)의 대향 사이드상에 형성된다. 반도체 다이들(20,22,24)이 기판(26)위에 적재되고 봉지재(28)에 의해 커버된다. 반도체 다이들(22-24)은 본드 와이어(30)로 기판(26)에 전기적으로 연결된다. 기판(26)은 솔더볼(32)로 기판(14)에 연결된다.
도 2는 TMV(Through Mold Via) 방식이 적용된 패키지 온 패키지형 반도체 패키지의 일예를 도시한다.
도 2를 참조하면, 반도체 패키지(100)는 상부 패키지(160)가 하부 패키지(110)상에 적층되어 이들이 서로 전기적으로 연결된 이른바 패키지 온 패키지(POP) 타입의 패키지일 수 있다. 하부 패키지(110)는 하부 패키지 기판(112) 상에 적어도 하나의 하부 반도체 칩(120)이 실장된 것일 수 있다. 유사하게, 상부 패키지(160)는 상부 패키지 기판(162) 상에 적어도 하나의 상부 반도체 칩(170)이 실장된 것일 수 있다. 하부 패키지(110)와 상부 패키지(160)는 전기 연결부(154)를 통해 서로 전기적으로 연결될 수 있다. 하부 패키지(110)과 상부 패키지(160)를 연결하는 전기 연결부(154)는 하부 패키지(110)을 몰딩한 후 비아(Via)를 형성함으로써 형성된다.
그런데, 최근 FC PoP 제품에서 고집적 및 고성능 구현을 위해 Die의 실장 개수를 늘리거나 수동소자를 탑재하기 위한 시도가 이루어 지고 있으나 이를 구현하기 위해서는 패키지간 사이의 간격을 기존 대비 크게 해야 하는 제약사항이 발생한다.
특허공개 10-2011-0126559 특허공개 10-2011-0032522
본 발명은 전술한 문제를 해결하기 위해 안출된 것으로서, 본 발명의 목적은, 상부 패키지와 하부 패키지 간의 간격을 증가시킴으로써, 하부 패키지에 실장되는 칩의 개수를 증가시킬 수 있는 패키지 온 패키지형 반도체 패키지를 제공하는 데 있다.
전술한 문제를 해결하기 위한 본 발명의 일 실시형태에 따른 따른 패키지 온 패키지형 반도체 패키지는 하부 기판 상에 하나 이상의 반도체 다이를 실장하는 하부 패키지; 상부 기판 상에 하나 이상의 반도체 다이를 실장하는 상부 패키지; 및 상기 하부 패키지와 상기 상부 패키지를 연결하는 연결부;를 포함하고, 상기 연결부는 상기 하부 패키지 상에 형성된 금속 포스트 및 상기 금속 포스트 상에 위치하는 솔더볼을 포함한다.
상기 연결부는 상기 금속 포스트와 상기 솔더볼을 접착시키는 솔더 페이스트를 더 포함할 수 있다.
상기 금속 포스트는 구리로 형성될 수 있다.
상기 솔더볼은 코이닝(coining)될 수 있다.
본 발명의 다른 실시형태에 따른 패키지 온 패키지형 반도체 패키지를 제조하는 방법은 하나 이상의 반도체 다이를 각각 실장하는 하부 패키지 및 상부 패키지를 제조하고; 상기 하부 패키지 상에 금속 포스트를 형성하고; 상기 금속 포스트 상에 솔더볼을 프린팅한 후 리플로우 공정을 수행하고; 상기 솔더볼 상에 상기 상부 패키지를 적층하는 것을 포함한다.
상기 패키지 온 패키지형 반도체 패키지 제조방법은 상기 금속 포스트의 형성 후 상기 금속 포스트 상에 솔더 페이스트를 프린팅하는 것을 더 포함할 수 있다.
상기 패키지 온 패키지형 반도체 패키지 제조방법은 상기 솔더볼의 프린팅 전에 상기 솔더볼을 전도성 물질로 코딩하는 것을 더 포함할 수 있다.
상기 패키지 온 패키지형 반도체 패키지 제조방법은 상기 금속 포스트의 형성 후 상기 금속 포스트 상에 플럭스를 프린팅하는 것을 더 포함할 수 있다.
본 발명에 의해, 상부 패키지와 하부 패키지 사이에 형성된 솔더볼의 높이 제한을 극복함으로써, 하부 패키지에 다수의 칩을 실장 할 수 있다.
도 1은 솔더볼 부착 방식이 적용된 패키지 온 패키지형 반도체 패키지의 일예를 도시한다.
도 2는 TMV(Through Mold Via) 방식이 적용된 패키지 온 패키지형 반도체 패키지의 일예를 도시한다.
도 3는 본 발명의 일 실시형태에 따른 패키지 온 패키지형 반도체 패키지의 단면도이다.
도 4는 본 발명의 일 실시예에 따른 금속 포스트 제조 공정을 도시한 도면이다.
도 5는 본 발명의 일 실시예에 따른 연결부의 형성 공정을 나타낸 도면이다.
도 6은 본 발명의 다른 실시예에 따른 연결부의 형성 공정을 나타낸 도면이다.
도 7은 본 발명의 또 다른 실시예에 따른 연결부의 형성 공정을 나타낸 도면이다.
이하에서는 첨부한 도면을 참조하여 바람직한 일 실시형태에 따른 패키지 온 패키지에 대해서 상세히 설명한다. 다만, 실시형태를 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그에 대한 상세한 설명은 생략한다.
또한, 도면에서의 각 구성요소들의 크기는 설명을 위하여 과장될 수 있으며, 실제로 적용되는 크기를 의미하는 것은 아니며, 제 1, 제2 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
도 3는 본 발명의 일 실시형태에 따른 패키지 온 패키지형 반도체 패키지의 단면도이다. 도 3을 참조하면, 본 발명의 일 실시형태에 따른 패키지 온 패키지형 반도체 패키지는 상부 패키지(400)가 하부 패키지(300) 상에 적층되어 이들이 서로 전기적으로 연결된 이른바 패키지 온 패키지(POP) 타입의 패키지일 수 있다.
패키지 온 패키지형 반도체 패키지는 하부 패키지(300), 상부 패키지(400) 및 하부 패키지(300)와 상부 패키지(400)를 연결하기 위한 연결부(510, 520, 530)을 포함한다.
하부 패키지(300)는 하부 패키지 기판(310) 상에 적어도 하나의 하부 반도체 다이(370)가 실장된 것일 수 있다. 유사하게, 상부 패키지(400)는 상부 패키지 기판(410) 상에 적어도 하나의 상부 반도체 다이(430)이 실장된 것일 수 있다. 하부 패키지 기판(310)과 상부 패키지 기판(410) 중에서 적어도 어느 하나는 인쇄회로기판(PCB)일 수 있다.
일례로서, 하부 패키지(300)는 하부 패키지 기판(310)과, 하부 패키지 기판 상에 실장된 복수개의 하부 반도체 다이들(370)을 포함할 수 있다. 하부 반도체 다이들(370)은 메모리 소자와 로직 소자 중 어느 하나이거나, 혹은 일부는 메모리 소자이고 다른 일부는 로직 소자일 수 있다. 하부 반도체 다이들(370)은 절연성 물질막의 개재하에 적층될 수 있다.
하부 반도체 다이들(370)의 적층 형태는 상하 엇갈리거나 혹은 상하 엇갈리지 않을 수 있다. 하부 패키지 기판(310)의 하면에는 반도체 패키지(100)를 외부 장치와 전기적으로 연결시키는 솔더볼과 같은 가령 복수개의 외부 단자들(350)이 더 부착되어 있을 수 있다.
유사하게, 상부 패키지(400)는 상부 패키지 기판(410)과, 그리고 상부 패키지 기판(410)의 상면 상에 실장된 복수개의 상부 반도체 다이들(430을 포함할 수 있다. 상부 반도체 칩들(430)은 예컨대 메모리 소자와 로직 소자 중 어느 하나이거나, 혹은 일부는 메모리 소자이고 다른 일부는 로직 소자일 수 있다. 상부 반도체 다이들(430)은 절연성 물질막의 개재하에 상하 엇갈린 형태로 혹은 엇갈리지 않는 형태로 적층될 수 있다. 상부 반도체 다이들(430) 상호간 및/또는 상부 반도체 다이들(4300과 상부 패키지 기판(410)은 복수개의 본딩 와이어들(442)을 통해 서로 전기적으로 연결될 수 있다.
하부 패키지(300)와 상부 패키지(400)는 연결부(500)를 통해 서로 전기적으로 연결될 수 있다. 하부 패키지(110)와 상부 패키지(160)는 연결부(500)의 길이에 따라 이격되거나 혹은 밀착될 수 있다.
본 실시예의 반도체 패키지는 하나의 하부 패키지(300) 상에 하나의 상부 패키지(400)가 적층된 예를 설명한 것이지만, 하부 패키지(300) 및 상부 패키지(400)의 수는 이에 한정되지 아니하며 적어도 어느 하나는 복수 개일 수 있다. 가령 하나의 하부 패키지(300) 상에 2개 이상의 상부 패키지들(400)이 적층될 수 있다.
일실시예에 따라, 연결부(500)는 하부 패키지 기판(310) 상에 형성된 금속 포스트(510), 금속 포스트(510) 상에 형성된 솔더 페이스트(520) 및 솔더 페이스트(520)에 의해 금속 포스트(510) 상에 접착된 솔더볼(530)을 포함한다. 다른 실시예에 따라, 연결부(500)는 솔더 페이스트(520)을 포함하지 않는다. 금속 포스트(510)는 구리(Cu)로 형성되는 것이 바람직하지만, 본 발명은 이에 한정되지 않는다.
금속 포스트(510)의 제조 공정은 도 4에 도시되어 있다.
도 4는 본 발명의 일 실시예에 따른 금속 포스트 제조 공정을 도시한 도면이다.
도 4를 참조하면, 금속 포스트는 하부 패키지 기판(310) 상에 형성된다. 하부 패키지 기판(310) 상에는 회로 등을 위한 금속 패턴(320)이 형성되고 있다. 먼저 이러한 하부 패키지 기판(310) 상에 솔더 레지스트층(330)을 형성한다(S10). 하부 패키지 기판(310) 상에 솔더 레지스트를 도포함으로써 솔더 레지스트층(330)이 형성될 수 있다. 솔더 레지스트층(330)의 미리 결정된 부분을 제거하여 개구부를 형성한다(S20). 본 실시예에 따라, 미리 결정된 부분은 금속 포스트가 형성될 부분에 대응한다. 그런 다음, 금속 포스트의 도금을 위한 시드층(340)을 솔더 레지스트층(340)상에 형성한다. 시드층(340)의 형성후 솔더 레지스트층(340) 상에 포토레지스트층(342)을 라미네이트한다(S40). 포토 레지스트층(342)은 DFR(Dry Film　PhotoResist)로 형성하는 것이 바람직하다.
그런 다음, 금속 포스트에 대응한 패턴을 갖도록 포토 레지스트층(342)을 패터닝한다(S50). 그에 따라, 포토 레지스트층(342)에는 금속 포스트가 형성되는 부분에 개구가 형성된다. 그런 다음, 포토 레지스트층(342)의 개구를 금속으로 채운다(S60). 이를 위해 포토 레지스트층(342) 상에 구리를 도금할 수 있다. 그에 따라 하부 패키지 기판(310) 상에 금속 포스트(510)이 형성된다. 금속 포스트(510)가 도금에 의해 형성되므로, 생성된 금속 포스트(510)의 표면이 고르지 못할 수 있다. 그에 따라, 금속 포스트(510)의 표면을 그라인드하여(S70) 고른 표면을 갖도록 할 수 있다.
전술한 바와 같이 하부 패키지 기판(310) 상에 금속 포스트(510)가 형성된다. 본 발명의 실시예들에 따라 하부 패키지 기판(310) 상에 금속 포스트(510)를 형성한 후, 금속 포스트(510) 상에 솔더볼을 접착시켜 연결부(500)을 형성한다.
도 5는 본 발명의 일 실시예에 따른 연결부의 형성 공정을 나타낸 도면이다.
도 5를 참조하면, 본 발명의 일 실시예에 따라, 하부 패키지 기판(310) 상에 금속 포스트(510)를 형성한 후(S110), 금속 포스트(510) 상에 솔더 페이스트(520)을 프린팅한다(S120). 그리고 솔더 페이스트(520) 상에 솔더볼(530)을 프린팅하고, 리플로우 공정을 수행한다(S130). 이에 따라 솔더볼(530)이 솔더 페이스트(520)를 통해 금속 포스트(510) 상에 안정적으로 접착된다. 솔더볼(530)의 프린팅 시 페이스트(520)나 솔더볼(530)이 관통홀을 통해 빠질 수 있는 마스크를 이용할 수 있다.
마지막으로, 포토 레지스트층(342)를 제거하고, 플럭스(540) 제거 공정(Deflux)을 수행한다(S140). 또한, 시드층(340)을 제거하는 공정을 수행할 수 있다. 시드층의 제거는 에칭을 통해 수행될 수 있다.
도 6은 본 발명의 다른 실시예에 따른 연결부의 형성 공정을 나타낸 도면이다.
도 6을 참조하면, 본 발명의 다른 실시예에 따라, 하부 패키지 기판(310) 상에 금속 포스트(510)를 형성한 후(S210), 금속 포스트(510) 상에 플럭스(540)를 인쇄하고 금속 포스트(510) 상에 전도성 물질(532)로 코팅된 솔더볼(530)을 프린팅하고(S220), 리플로우 공정을 수행한다(S230). 리플로우 공정에 따라 솔더볼(530) 상에 코팅된 전도성 물질(532)은 용융되어 솔더볼(530)과 금속 포스트(510)을 안정적으로 접착시키는 접착제의 역할을 한다. 그리고 솔더 페이스트(520) 상에 솔더볼(530)을 프린팅하고, 리플로우 공정을 수행한다. 이에 따라 솔더볼(530)이 솔더 페이스트(520)를 통해 금속 포스트(510) 상에 안정적으로 접착된다. 마지막으로, 포토 레지스트층(342)를 제거한다(S240). 마지막으로, 포토 레지스트층(342)를 제거하고, 플럭스(540) 제거 공정(Deflux)을 수행한다(S240). 또한, 시드층(340)을 제거하는 공정을 수행할 수 있다.
도 7은 본 발명의 또 다른 실시예에 따른 연결부의 형성 공정을 나타낸 도면이다.
도 7을 참조하면, 본 발명의 또 다른 실시예에 따라, 하부 패키지 기판(310) 상에 금속 포스트(510)를 형성한 후(S310), 금속 포스트(510) 상에 플럭스(540)를 인쇄한다(S320). 금속 포스트(510) 상에 인쇄된 플럭스(540) 상에 솔더볼(530)을 프린팅하고(S330), 리플로우 공정을 수행한다(S340). 리플로우 공정에 따라 솔더볼(530)이 용융되어 금속 포스트(510)에 접착된다. 이어서, 포토 레지스트층(342)를 제거하고, 플럭스(540) 제거 공정(Deflux)을 수행한다(S350). 또한, 시드층(340)을 제거하는 공정을 수행할 수 있다. 선택적으로 솔더볼(530)에 대해 코이닝(coining) 공정을 수행할 수 있다(S360). 코이닝 공정은 보다 정밀한 공차 또는 매끄러운 표면을 얻기 위하여 단조품의 전면(全面) 또는 일부분에 압력을 가하는 작업을 말한다. 본 실시예에서 코이닝 공정은 상부 패키지(400)에 접합되는 솔더볼(530)의 상부에 압력을 가하는 공정을 의미한다. 그에 따라, 솔더볼(530) 상에 상부 패키지(400)가 접합될 때 접합면이 증가하여 솔더볼(530)과 상부 패키지(400)의 접합이 안정적으로 되는 효과가 있다.
다시 도 3을 참조하면, 하부 패키지 기판(310) 상에 연결부(500)를 형성한 후 연결부(500) 상에 상부 패키지(400)을 적층하여 반도체 패키지를 형성한다. 상부 패키지 기판(410)의 하면에는 연결부(500)와 전기적으로 연결시키기 위해 솔더링 되어 솔더부(450)이 형성될 수 있다.
전술한 바와 같은 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였다. 그러나 본 발명의 범주에서 벗어나지 않는 한도 내에서는 여러 가지 변형이 가능하다. 본 발명의 기술적 사상은 본 발명의 전술한 실시예에 국한되어 정해져서는 안 되며, 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
300: 하부 패키지 400: 상부 패키지
500: 연결부 510: 금속 포스트
520: 솔더 페이스트 530: 솔더볼
540: 플럭스

Claims (8)

  1. 하부 기판 상에 하나 이상의 반도체 다이를 실장하는 하부 패키지;
    상부 기판 상에 하나 이상의 반도체 다이를 실장하는 상부 패키지; 및
    상기 하부 패키지와 상기 상부 패키지를 연결하는 연결부;를 포함하고,
    상기 연결부는 상기 하부 패키지 상에 형성된 금속 포스트 및 상기 금속 포스트 상에 위치하는 솔더볼을 포함하는 패키지 온 패키지형 반도체 패키지.
  2. 청구항 1에 있어서,
    상기 연결부는 상기 금속 포스트와 상기 솔더볼을 접착시키는 솔더 페이스트를 더 포함하는 패키지 온 패키지형 반도체 패키지.
  3. 청구항 1에 있어서,
    상기 금속 포스트는 구리로 형성되는 패키지 온 패키지형 반도체 패키지.
  4. 청구항 1에 있어서,
    상기 솔더볼은 코이닝(coining)되는 패키지 온 패키지형 반도체 패키지.
  5. 패키지 온 패키지형 반도체 패키지를 제조하는 방법에 있어서,
    하나 이상의 반도체 다이를 각각 실장하는 하부 패키지 및 상부 패키지를 제조하고;
    상기 하부 패키지 상에 금속 포스트를 형성하고;
    상기 금속 포스트 상에 솔더볼을 프린팅한 후 리플로우 공정을 수행하고;
    상기 솔더볼 상에 상기 상부 패키지를 적층하는 것을 포함하는 패키지 온 패키지형 반도체 패키지 제조방법.
  6. 청구항 5에 있어서,
    상기 금속 포스트의 형성 후 상기 금속 포스트 상에 솔더 페이스트를 프린팅하는 것을 더 포함하는 패키지 온 패키지형 반도체 패키지 제조방법.
  7. 청구항 1에 있어서,
    상기 솔더볼의 프린팅 전에 상기 솔더볼을 전도성 물질로 코딩하는 것을 더 포함하는 패키지 온 패키지형 반도체 패키지 제조방법.
  8. 청구항 1에 있어서,
    상기 금속 포스트의 형성 후 상기 금속 포스트 상에 플럭스를 프린팅하는 것을 더 포함하는 패키지 온 패키지형 반도체 패키지 제조방법.
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