KR20120017883A - 패키지 온 패키지 - Google Patents

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KR20120017883A KR1020100080809A KR20100080809A KR20120017883A KR 20120017883 A KR20120017883 A KR 20120017883A KR 1020100080809 A KR1020100080809 A KR 1020100080809A KR 20100080809 A KR20100080809 A KR 20100080809A KR 20120017883 A KR20120017883 A KR 20120017883A
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Abstract

본 발명은, 상부 패키지 아래에 솔더에 의해 전기적으로 접속된 하부 패키지를 포함하되, 상기 솔더와 상부 패키지 또는 하부 패키지 사이에 형성된 솔더 패드는 2개 이상의 층으로 구성된 패키지 온 패키지에 관한 것이다. 이에 의해, 상부 패키지와 하부 패키지 사이에 형성된 솔더의 높이 제한을 극복함으로써, 하부 패키지에 다수의 칩을 실장 할 수 있다.

Description

패키지 온 패키지{PACKAGE ON PACKAGE}
본 발명은 패키지와 패키지가 결합된 패키지 온 패키지에 관한 것으로서, 더욱 상세하게는, 상부 패키지와 하부 패키지 사이에 형성된 솔더볼의 높이 제한을 극복함으로써, 하부 패키지에 다수의 칩을 실장할 수 있는 에 패키지 온 패키지에 관한 것이다.
반도체 기술의 발전과 함께 사용자의 요구에 따라 전자기기는 더욱 소형화/경량화하고 있으며, 이에 따라 동일 또는 이종의 반도체 칩들을 하나의 단위 패키지로 구현하는 멀티칩 패키징 (Multi-Chip Packing) 기술이 대두 되었다. 멀티칩 패키징은 각각의 반도체 칩을 패키지로 구현하는 것에 비해 패키지 크기나 무게 및 실장에 유리하고, 특히 소형화와 경량화가 요구되는 휴대용 통신 단말기 등에 많이 적용된다.
이러한 멀티칩 패키징 중 패키지 기판 위에 패키지 기판을 적층하는 스택(stack) 타입을 패키지 온 패키지(Package on Package, 이하, PoP라 한다.) 근래에는 반도체 패키지 기술의 발달과 함께 반도체 패키지가 점차 고용량, 박형화, 소형화 함에 따라 적층되는 칩의 수가 많아지고 있다.
도 1은 종래 기술에 따른 패키지 온 패키지의 단면도이다. 도 1을 참조하면, 상부에 위치하는 상부에 위치하는 패키지에 3개의 칩 (231, 232, 및 233)을 적층하고 상부 리드 프레임 (210)에 와이어 (240) 본딩에 의해 실장한 후, 몰딩부 (250)로 몰딩하여 상부 패키지 (200)를 형성한다. 또한, 하부에 위치하는 패키지에는 1개의 칩 (130)을 하부 리드 프레임 (110)에 와이어 (140) 본딩에 의해 실장한 후, 몰딩부 (150)로 몰딩하여 하부 패키지 (100)를 형성한다. 그 후, 하부 패키지 (100)에 상부 패키지 (200)를 적층함으로써 하나의 PoP 구조를 이룬다.
한편, PoP의 성능을 더욱 높이기 위해 하부에 위치하는 하부 패키지 (100)에 2개 이상의 칩을 적층하여 실장하기 위해서는, 상부 패키지 (200)와 하부 패키지 (100)와의 거리가 증가되어야 한다. 그러나 도시된 바와 같이, 솔더 (260)는 상부 패키지 (200)와 하부 패키지 (100) 사이에 형성되어 칩 (130)이 실장되는 간격을 유지시키는 역할을 한다. 이 경우 솔더로서 통상적으로 사용되는 솔더볼(SolderBall) (260)의 크기의 한계로 인해 하부 패키지 (100)에 실장되는 칩 (130)의 개수를 증가시키기가 어렵다.
본 발명은 전술한 문제를 해결하기 위해 안출된 것으로서, 본 발명의 목적은, 상부 패키지와 하부 패키지 간의 간격을 증가시킴으로써, 하부 패키지에 실장되는 칩의 개수를 증가시킬 수 있는 패키지 온 패키지를 제공하는 데 있다.
전술한 문제를 해결하기 위한 본 발명의 일 실시형태에 따른 따른 패키지 온 패키지의 구조는, 상부 패키지 아래에 솔더볼에 의해 전기적으로 접속된 하부 패키지를 포함하되, 상기 솔더볼과 상부 패키지 또는 하부 패키지 사이에 형성된 솔더 패드는 2개의 층으로 구성된다.
이와 같은 구성에 의해 상기 하부 패키지에는 2개 이상의 칩이 적층될 수 있다.
한편, 본 발명의 또 다른 실시형태에 따른 패키지 온 패키지의 구조는, 상부 패키지 아래에 솔더에 의해 전기적으로 접속된 하부 패키지; 및 상기 솔더와 상부 패키지 또는 하부 패키지 사이에 형성된 솔더 패드를 포함하되, 상기 하부 패키지에는 2개 이상의 칩이 적층된다.
이 경우, 상기 솔더 패드는 2개 이상의 층으로 구성되는 것이 바람직하다.
이러한 실시형태들에 있어서, 상기 솔더 패드 중 상기 솔더와 접촉하는 층의 두께는 5㎛ 내지 60㎛인 것이 바람직하다.
또한, 상기 솔더 패드 중 상기 솔더볼과 접촉하는 층은 구리층일 수 있으며, 이 경우, 상기 구리층은 OSP (organic solderability preservative) 표면처리되는 것이 바람직하다.
특히, 상기 솔더 패드 주위엔 솔더 레지스트층이 형성될 수 있으며, 이 경우, 상기 솔더 레지스트 층은 상기 솔더 패드보다 상부로 돌출되는 것이 바람직하다.
본 발명에 의해, 상부 패키지와 하부 패키지 사이에 형성된 솔더볼의 높이 제한을 극복함으로써, 하부 패키지에 다수의 칩을 실장 할 수 있다.
도 1은 종래 기술에 따른 패키지 온 패키지의 단면도.
도 2는 본 발명의 바람직한 일 실시형태에 따른 패키지 온 패키지의 단면도.
도 3은 본 발명의 또 다른 실시형태에 따른 패키지 온 패키지의 단면도.
이하에서는 첨부한 도면을 참조하여 바람직한 일 실시형태에 따른 패키지 온 패키지에 대해서 상세히 설명한다. 다만, 실시형태를 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그에 대한 상세한 설명은 생략한다.
또한, 도면에서의 각 구성요소들의 크기는 설명을 위하여 과장될 수 있으며, 실제로 적용되는 크기를 의미하는 것은 아니며, 제 1, 제2 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
도 2는 본 발명의 바람직한 일 실시형태에 따른 패키지 온 패키지의 단면도이다. 도 2를 참조하면, 상부 패키지 (200)는 3개의 칩 (231, 232, 및 233)이 와이어 (240) 본딩에 의해 상부 리드 프레임 (210)에 실장되며, 몰딩부 (250)로 몰딩되어 있다. 또한, 하부에 위치하는 하부 패키지 (100)에는 2개의 칩 (131 및 132)이 하부 리드 프레임 (110)에 와이어 (140) 본딩에 의해 실장되며, 상기 상부 패키지 (200)가 하부 패키지 (100) 상에 적층된다.
특히, 상부 패키지 (200)와 하부 패키지 (100)를 전기적으로 연결하며, 상부 패키지 (200)와 하부 패키지 (100)의 간격을 유지하는 솔더로서, 솔더볼 (260)은 하부 패키지 (100)에 형성된 솔더 패드와 접촉되며, 이러한 솔더 패드는 2개의 층 (121 및 122)으로 구성된다. 더욱 상세하게는 하부 리드 프레임 (110)의 표면에 형성된 솔더 패드는 제 1솔더 패드 (121)라 지칭하며, 제 1솔더 패드 (121) 상에 형성되며 솔더볼 (260)과 직접 접촉하는 솔더 패드를 제 2솔더 패드 (122)라 지칭한다.
이 경우, 하부 패키지에 형성된 칩 (131) 상에 칩 (132)를 하나 더 적층하기 위해 필요한 최소의 간격은 통상적으로 5㎛ 내지 60㎛가 확보되어야 한다. 따라서, 제 2솔더 패드 (122)의 두께를 5㎛ 내지 60㎛의 범위에서 소정의 간격으로 형성하는 것이 바람직하다. 또한, 제 2솔더 패드 (122)의 재료는 일반적으로 사용되는 솔더의 재료인 구리와 동일하도록, 구리를 사용하여 도금하는 것이 바람직하나 반드시 이에 한정되지는 않는다. 또한, 2솔더 패드 (122)는 산화방지를 위해 OSP(organic solderability preservative) 표면 처리될 수도 있다. 이와 같이 형성된 제 2솔더 패드 (122)는 상부 패키지 (200)와 하부 패키지 (100) 간의 간격을 증가시킴으로써, 하부 패키지 (100)에 실장되는 칩을 다수 적층할 수 있도록 간격을 유지시키는 역할을 수행한다. 더 나아가 제 2솔더 패드 (122)의 두께의 조정에 의해 더 많은 수의 칩을 실장 할 수도 있음은 자명하다.
한편, 본 도면에서는, 솔더 패드 (121 및 122)가 하부 패키지 상에, 즉, 하부 리드 프레임 (110) 상에 형성된 것으로 도시되었지만, 상부 패키지 (200)의 아래에 형성될 수도 있다. 구체적으로는, 상부 리드 프레임 (210)의 아래에 2층으로 구성된 솔더 패드를 형성하고 그 아래에 솔더볼 (260)을 형성할 수도 있다. 또한, 상부 패키지 (200)와 하부 패키지 (100) 모두에 2개의 층으로 구성된 솔더 패드를 형성할 수도 있으며, 상부 패키지 (200)와 하부 패키지 (100) 중 어느 하나에는 1개의 층으로 구성된 솔더 패드를 형성하고 나머지 칩 패키지에는 2개의 층으로 구성된 솔더 패드를 형성할 수도 있다. 이러한 다양한 구성은 하부 패키지 (100)에 실장될 칩의 개수에 따라 다양하게 설계변경이 가능하다.
도 3은 본 발명의 또 다른 실시형태에 따른 패키지 온 패키지의 단면도이다. 도 3을 참조하면, 좌측에 도시된 도면은 하부 패키지 (100)의 하면을 나타내고, 중간에 도시된 도면은 하부 패키지 (100)의 상면을 나타내며, 우측에 도시된 도면은 하부 패키지 (100)의 또 다른 실시형태의 단면도를 나타낸다.
하부 패키지 (100)의 하면은 하부 리드 프레임 (110)에 PCB에 접속될 솔더볼 (이하, PCB 접속 솔더볼 (160)이라 지칭함)이 형성됨을 보여준다. 또한, 하부 패키지 (100)의 상면에는 제 2솔더 패드 (122)가 노출됨을 보여주며, 특히 솔더 패드 (121 및 122) 주위에 제 1, 및 제 2솔더 레지스트층 (270 및 280)이 형성됨을 보여준다. 이러한 제 1, 제 2솔더 레지스트층 (270 및 280)의 구성은 우측의 단면도에 도시된 바와 같이, 제 1솔더 레지스트층 (270)은 하부 리드 프레임 (110) 상의 전면에 형성되며, 제 2솔더 레지스트층 (280)은 제 1솔더 레지스트층상 (270)에 형성되며 제 2솔더 패드 (122)의 주변을 감싸도록 형성된다. 이 경우, 제 2솔더 레지스트층 (280)은 제 2솔더 패드 (122) 보다 상부로 돌출되도록 형성되어 솔더볼 (260)과의 접촉시 좌우로 흔들리지 않게 고정시키는 역할을 수행할 수 있다. 단, 이러한 솔더 레지스트층 (280 및 270)은 반드시 2개의 층으로 구성될 필요는 없으며, 설계의 필요에 따라 제 1솔더 레지스트층 (270)을 제 2솔더 패드 (122)보다 상부로 돌출되도록 구성할 수도 있다.
전술한 바와 같은 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였다. 그러나 본 발명의 범주에서 벗어나지 않는 한도 내에서는 여러 가지 변형이 가능하다. 본 발명의 기술적 사상은 본 발명의 전술한 실시예에 국한되어 정해져서는 안 되며, 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100: 하부 패키지 200: 상부 패키지
110: 하부 리드 프레임 120: 솔더 패드
121: 제 1솔더 패드 122: 제 2솔더 패드
130, 131, 132: 하부 실장 칩 140, 240: 와이어
150, 250: 몰딩부 160: PCB 접속볼
210: 상부 리드 프레임 231, 232, 233: 상부 실장 칩
260: 솔더볼 270: 제 1솔더 레지스트층
280: 제 2솔더 레지스트층

Claims (9)

  1. 상부 패키지 아래에 솔더에 의해 전기적으로 접속된 하부 패키지를 포함하되,
    상기 솔더와 상부 패키지 또는 하부 패키지 사이에 형성된 솔더 패드는 2개 이상의 층으로 구성된 패키지 온 패키지.
  2. 제 1항에 있어서,
    상기 하부 패키지에는 2개 이상의 칩이 적층된 패키지 온 패키지.
  3. 상부 패키지 아래에 솔더에 의해 전기적으로 접속된 하부 패키지; 및
    상기 솔더와 상부 패키지 또는 하부 패키지 사이에 형성된 솔더 패드를 포함하되, 상기 하부 패키지에는 2개 이상의 칩이 적층된 패키지 온 패키지.
  4. 제 3항에 있어서,
    상기 솔더 패드는 2개 이상의 층으로 구성된 패키지 온 패키지.
  5. 제 1항 또는 제 3항에 있어서,
    상기 솔더 패드 중 상기 솔더와 접촉하는 층의 두께는 5㎛ 내지 60㎛인 패키지 온 패키지.
  6. 제 1항 또는 제 3항에 있어서,
    상기 솔더 패드 중 상기 솔더와 접촉하는 층은 구리층인 패키지 온 패키지.
  7. 제 6항에 있어서,
    상기 구리층은 OSP(organic solderability preservative)표면처리된 패키지 온 패키지.
  8. 제 1항 또는 제 3항에 있어서,
    상기 솔더 패드 주위엔 솔더 레지스트층이 형성된 패키지 온 패키지.
  9. 제 8항에 있어서,
    상기 솔더 레지스트 층은 상기 솔더 패드보다 상부로 돌출된 패키지 온 패키지.
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* Cited by examiner, † Cited by third party
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KR20140076702A (ko) * 2012-12-13 2014-06-23 엘지이노텍 주식회사 패키지 온 패키지형 반도체 패키지 및 그 제조방법

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