KR20180030391A - 더미 커넥터를 구비한 반도체 패키지와 이를 형성하는 방법 - Google Patents

더미 커넥터를 구비한 반도체 패키지와 이를 형성하는 방법 Download PDF

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밍-다 쳉
시우-젠 린
이-젠 라이
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양-체 첸
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    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
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    • H01L2224/83102—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus using surface energy, e.g. capillary forces
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    • H01L2224/92—Specific sequence of method steps
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    • H01L2224/9222—Sequential connecting processes
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
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    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
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Abstract

실시예의 패키지는 제1 패키지를 포함한다. 제1 패키지는 제1 집적 회로 다이, 제1 집적 회로 다이 주위의 봉합재, 및 봉합재와 제1 집적 회로 다이 위의 재분배층을 포함한다. 패키지는 또한 복수의 기능 커넥터들에 의해 제1 패키지에 본딩된 제2 패키지를 포함한다. 기능 커넥터들과 재분배층은 제2 패키지의 제2 집적 회로 다이를 제1 집적 회로 다이에 전기적으로 연결시킨다. 패키지는 또한 제1 패키지와 제2 패키지 사이에 배치된 복수의 더미 커넥터들을 포함한다. 제1 패키지를 향하는 복수의 더미 커넥터들 각각의 일단부는 제1 패키지로부터 물리적으로 분리된다.

Description

더미 커넥터를 구비한 반도체 패키지와 이를 형성하는 방법{SEMICONDUCTOR PACKAGES HAVING DUMMY CONNECTORS AND METHODS OF FORMING SAME}
본 출원은 2016년 9월 14일에 출원된 미국 가출원 일련번호 62/394,545의 이익을 주장하며, 그 출원은 참조로서 본 명세서에 병합된다.
본 출원은 더미 커넥터를 구비한 반도체 패키지와 이를 형성하는 방법에 대한 것이다.
반도체 산업은 다양한 전자 컴포넌트들(예컨대, 트랜지스터들, 다이오드들, 저항들, 커패시터들 등)의 집적 밀도에서 계속적인 향상에 기인한 급속한 성장을 경험하였다. 보통, 집적 밀도의 개선은 최소 피처(feature) 크기의 반복적인 감소로부터 비롯되었으며, 이는 주어진 영역 내에 더 많은 컴포넌트들이 집적되게 한다. 수축되는 전자 장치들을 위한 수요가 증가함에 따라, 반도체 다이의 더 작고 더 창의적인 패키징 기술을 위한 필요가 발생했다. 이러한 패키징 시스템의 예시는 패키지-온-패키지(Package-on-Package; PoP) 기술이다. PoP 장치에서, 상단의 반도체 패키지는, 고 레벨의 집적과 컴포넌트 밀도를 제공하도록 하단의 반도체 패키지 위에 적층된다. PoP 기술은 일반적으로 인쇄 회로 기판(printed circuit board; PCB)상에 작은 풋프린트와 향상된 기능을 가진 반도체 장치의 생산을 가능케 한다.
실시예의 패키지는 제1 패키지를 포함한다. 제1 패키지는 제1 집적 회로 다이, 제1 집적 회로 다이 주위의 봉합재, 및 봉합재와 제1 집적 회로 다이 위의 재분배층을 포함한다. 패키지는 또한 복수의 기능 커넥터들에 의해 제1 패키지에 본딩된 제2 패키지를 포함한다. 기능 커넥터들과 재분배층은 제2 패키지의 제2 집적 회로 다이를 제1 집적 회로 다이에 전기적으로 연결시킨다. 패키지는 또한 제1 패키지와 제2 패키지 사이에 배치된 복수의 더미 커넥터들을 포함한다. 제1 패키지를 향하는 복수의 더미 커넥터들 각각의 일단부는 제1 패키지로부터 물리적으로 분리된다.
본 발명 개시의 양상은 첨부한 도면과 함께 읽을 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준적 관행에 따라, 다양한 피처들은 실제 크기대로 도시되지 않는 것을 주목해야 한다. 사실상, 다양한 피처들의 치수는 논의의 명확성을 위해 임의로 증가되거나 감소될 수 있다.
도 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15, 16, 17, 18, 19, 20, 21a, 및 21b는 일부 실시예에 따라 제1 패키지 구조체를 형성하고 다른 패키지 구조체를 제1 패키지에 부착시키기 위한 프로세스 동안의 중간 단계들의 단면도를 예증한다.
도 22, 23a, 23b, 23c, 23d, 24a, 24b, 24c, 24d, 24e, 24f, 24g, 24h, 24i, 및 25는 일부 실시예에 따른 커넥터 구성의 평면도를 예증한다.
도 26은 일부 실시예들에 따라 언더필을 도포(dispense)하기 위한 프로세스 동안의 중간 단계의 단면도를 예증한다.
도 27a, 27b, 27c, 28a, 28b, 및 28c는 일부 실시예에 따라 시뮬레이션 테스트 동안에 언더필 파두(wave front)의 평면도를 예증한다.
도 29는 일부 실시예들에 따라 다른 패키지 구조체를 제1 패키지에 부착시키기 위한 프로세스 동안의 중간 단계의 단면도를 예증한다.
도 30은 일부 실시예들에 따른 반도체 패키지의 단면도를 예증한다.
도 31a, 31b, 및 31c는 일부 실시예에 따른 더미 커넥터들의 투시도를 예증한다.
하기의 개시는 본 발명의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 컴포넌트 및 배열의 특정 예는 본 발명을 단순화하도록 이하에서 설명된다. 물론, 이것들은 단지 예시이고, 제한하는 것으로 의도되지 않는다. 예를 들면, 이하의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처의 형성은, 제1 및 제2 피처들이 직접 접촉해서 형성되는 실시예를 포함하고, 추가적인 피처가 제1 및 제2 피처 사이에 형성될 수 있어서 제1 및 제2 피처가 직접 접촉될 수 없는 실시예를 또한, 포함할 수 있다. 또한, 본 발명 개시는 다양한 예시들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 간략함과 명료함을 위한 것이고, 논의되는 다양한 실시예들 및/또는 구성들 사이의 관계를 본질적으로 지시하지는 않는다.
또한, "밑에", "아래에", "더 낮은", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 예증되는 바와 같이 하나의 요소 또는 피처와 다른 요소(들) 또는 피처(들)간의 관계를 설명하도록 설명의 용이함을 위해 본 명세서에서 이용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 묘사된 방위에 추가적으로, 사용 또는 동작 중인 장치의 상이한 방위들을 포괄하도록 의도된다. 장치는 이와는 다르게 지향될(90도 또는 다른 방위로 회전됨) 수 있고, 본 명세서에서 이용되는 공간적으로 상대적인 설명자는 이에 따라 마찬가지로 해석될 수 있다.
본 개시에서 논의되는 실시예는 특정 상황, 즉, 제1 패키지 컴포넌트와 제2 패키지 컴포넌트 사이에 배치된 더미 커넥터를 구비한 패키지 구조체(예컨대, 패키지 온 패키지(PoP) 구조체)에서 논의될 수 있다. 일부 실시예에서, 제2 패키지 컴포넌트는, 기능 커넥터를 사용해 제1 패키지 컴포넌트(예컨대, 논리 다이와 재분배 구조체를 구비한 집적 팬-아웃(integrated fan-out; InFO) 패키지)에 물리적으로 그리고 전기적으로 결합되는 (예컨대, 하나 이상의 동적 랜덤 액세스 메모리(dynamic random access memory; DRAM) 다이를 구비한) 메모리 패키지이다. 더미 커넥터는 제1 패키지 컴포넌트(예컨대, 논리 다이와 재분배 구조체)의 기능 회로로부터 물리적으로 그리고/또는 전기적으로 분리될 수 있다. 일부 실시예에서, 더미 커넥터는 또한 제2 패키지 컴포넌트의 기능 회로로부터 전기적으로 분리될 수 있다.
기능 커넥터는 평면도에서 제1 패키지 컴포넌트와 제2 패키지 컴포넌트의 주위에 배치될 수 있다. 더미 커넥터는 평면도에서 제1 패키지 컴포넌트와 제2 패키지 컴포넌트의 중앙 영역에 배치될 수 있다. 일부 실시예에서, 기능 커넥터는 평면도에서 더미 커넥터를 둘러쌀 수 있다. 제1 패키지 컴포넌트와 제2 패키지 컴포넌트가 함께 본딩된 후에, 언더필은 제1 패키지 컴포넌트와 제2 패키지 컴포넌트 사이에 그리고 기능 커넥터와 더미 커넥터 주위에 도포될 수 있다. 다양한 실시예 패키지들 내에 더미 커넥터를 포함시킴으로써, 언더필의 파두가 도포(dispensation) 동안 평탄하게 될 수 있다는 것이 관찰되었다. 평탄화된 파두는 제1 패키지 컴포넌트와 제2 패키지 컴포넌트 사이의 언더필 내의 결함(예컨대, 공동(void)의 존재 및/또는 크기)을 감소시킬 수 있다. 더미 커넥터가 없는 실시예와 비교해서, 언더필 결함(예컨대, 공동)이 감소될 수 있으며, 이는 신뢰도 테스트 전후에 더 높은 수율과 더 적은 제조 결함들을 야기할 수 있다. 예를 들면, 더 큰 공동 또는 더 큰 공동량(quantity of voids)은, 패키지 장애를 야기할 수 있는, 신호되 테스트 후의 팝콘 효과(pop-corning effect)를 초래할 수 있다. 더미 커넥터들을 포함시킴으로써, 이러한 공동이 양과 크기 둘 다에서 감소될 수 있다.
더 나아가, 이 개시의 교시는 두 개의 패키지 컴포넌트들을 본딩시키는 기능 커넥터를 포함하는 임의의 패키지 구조체에 적용가능하다. 다른 실시예는, 예컨대, 이 개시를 읽을 때 당업자에게 쉽게 명백할 상이한 패키지 유형들 또는 상이한 구성들과 같은, 다른 응용을 고려한다. 본 개시에서 논의된 실시예가 구조체 내에 존재할 수 있는 모든 컴포넌트 또는 피처를 필연적으로 예증하지는 않을 수 있다는 것을 주목해야 한다. 예를 들면, 예컨대, 한 컴포넌트의 논의가 실시예의 양상을 전달하기 위해 충분할 수 있을 때, 한 컴포넌트의 복수 개가 한 도면으로부터 생략될 수 있다. 더 나아가, 본 개시에서 논의된 방법 실시예는 특정 순서로 수행되는 것으로 논의될 수 있으나, 다른 방법 실시예는 임의의 논리적 순서로 수행될 수 있다.
도 1은 일부 실시예들에 따라 제1 패키지 컴포넌트를 형성하기 위한 프로세스 동안의 중간 단계들의 단면도를 예증한다. 도 1은, 캐리어 기판(100)과, 이 캐리어 기판(100)상에 형성된 릴리스층(102)을 예증한다. 제1 패키지 및 제2 패키지 각각의 형성을 위한 제1 패키지 영역(600) 및 제2 패키지 영역(602)이 예증된다.
캐리어 기판(100)은 유리 캐리어 기판, 세라믹 캐리어 기판 등일 수 있다. 캐리어 기판(100)은 웨이퍼일 수 있어서 다수의 패키지들이 동시에 캐리어 기판(100)상에 형성될 수 있다. 릴리스층(102)은, 후속 단계에서 형성될 상부 구조체로부터 캐리어 기판(100)과 함께 제거될 수 있는 중합체 기반 물질로 형성될 수 있다. 일부 실시예에서, 릴리스층(102)은, 예컨대, 광 대 열 변환(light-to-heat-conversion; LTHC) 릴리스 코팅과 같이, 가열될 때 그 자신의 접착 특성을 잃어버리는 에폭시-기반 열-릴리스 물질이다. 다른 실시예에서, 릴리스층(102)은 자외선(ultra-violet; UV) 광에 노출될 때 그 자신의 접착 특성을 잃어버리는 UV 접착제일 수 있다. 릴리스층(102)은 액체 및 경화된 채로 도포될 수 있거나, 캐리어 기판(100)상으로 라미네이트된 라미네이트막일 수 있다. 릴리스층(102)의 상단 표면은 평평하게 되고, 고도의 동일 평면성(a high degree of coplanarity)을 가질 수 있다.
도 2에서, 유전체층(104)과 금속화 패턴(106)(때때로, 재분배층(106) 또는 재분배 라인(106)이라고 지칭됨)이 형성된다. 도 2에 예증된 바와 같이, 유전체층(104)이 릴리스층(102)상에 형성된다. 유전체층(104)의 하단 표면은 릴리스층(102)의 상단 표면과 접촉할 수 있다. 일부 실시예에서, 유전체층(104)은 PBO(polybenzoxazole), 폴리이미드, BCB(benzocyclobutene) 등과 같은 중합체로 형성된다. 다른 실시예에서, 유전체층(104)은, 질화물(예컨대 실리콘 질화물), 산화물(예컨대 실리콘 산화물, PSG(phosphosilicate glass), BSG(borosilicate glass), BPSG(boron-doped phosphosilicate glass)) 등으로 형성된다. 유전체층(104)은, 스핀 코팅, 화학적 증기 퇴적(chemical vapor deposition; CVD), 라미네이팅 등, 또는 이것들의 조합과 같은 임의의 수용가능한 퇴적 프로세스에 의해 형성될 수 있다.
금속화 패턴(106)은 유전체층(104)상에 형성된다. 금속화 패턴(106)을 형성하는 예시로서, 시드층(미도시됨)은 유전체층(104) 위에 형성된다. 일부 실시예에서, 시드층은 금속층이고, 이 금속층은 단일층이거나 상이한 물질들로 형성된 복수의 서브층들을 포함하는 합성층일 수 있다. 일부 실시예에서, 시드층은 티타늄층과 이 티타늄층 위에 구리층을 포함한다. 시드층은 예를 들면, PVD 등을 사용해 형성될 수 있다. 그런 다음, 포토 레지스트가 시드층상에 형성되고 패터닝된다. 포토 레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위해 광에 노출될 수 있다. 포토 레지스트의 패턴은 금속화 패턴(106)에 대응한다. 패터닝은 시드층을 노출시키도록 포토 레지스트를 관통해 개구를 형성한다. 전도성 물질이 포토 레지스트의 개구 내에 그리고 시드층의 노출된 부분상에 형성된다. 전도성 물질은 예컨대, 전기 도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 전도성 물질은 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 그런 다음, 포토 레지스트와 그 위에 전도성 물질이 형성되지 않는 시드층의 부분이 제거된다. 포토 레지스트는 수용가능한 애싱 또는, 예컨대, 산소 플라즈마 등을 사용하는 박리 프로세스에 의해 제거될 수 있다. 일단 포토 레지스트가 제거되면, 시드층의 노출된 부분은, 예컨대, 습식 또는 건식 에칭과 같은 수용가능한 에칭 프로세스를 사용해서 제거된다. 시드층의 잔여 부분과 전도성 물질은 금속화 패턴(106)을 형성한다.
도 3에서, 유전체층(108)은 금속화 패턴(106)과 유전체층(104)상에 형성된다. 일부 실시예에서, 유전체층(108)은 중합체로 형성되고, 이 중합체는 리소그래피 마스크를 사용해 패터닝될 수 있는, 예컨대, PBO, 폴리이미드, BCB 등과 같은 감광재일 수 있다. 다른 실시예에서, 유전체층(108)은, 질화물(예컨대 실리콘 질화물), 산화물(예컨대 실리콘 산화물, PSG, BSG, BPSG) 등으로 형성된다. 유전체층(108)은 스핀 코팅, 라미네이션, CVD 등, 또는 이들의 조합에 의해 형성될 수 있다. 그런 다음, 유전체층(108)은 금속화 패턴(106)의 개구를 노출시키도록 개구를 형성하기 위해 패터닝된다. 패터닝은, 예컨대, 유전체층이 감광재일 때 유전체층(108)을 광에 노출시킴으로써, 또는 예를 들면, 이방성 에칭을 사용해 에칭하는 것과 같은 수용가능한 프로세스에 의한 것일 수 있다.
유전체층(104 및 108)과 금속화 패턴(106)은 후면 재분배 구조체(110)라고 지칭될 수 있다. 예증된 바와 같이, 후면 재분배 구조체(110)는 두 개의 유전체층들(104 및 108)과 하나의 금속화 패턴(106)을 포함한다. 다른 실시예에서, 후면 재분배 구조체(110)는 임의의 개수의 유전체층들, 금속화 패턴들, 및 비아들을 포함할 수 있다. 하나 이상의 추가적인 금속화 패턴 및 유전체층은 금속화 패턴들(106)과 유전체층(108)을 형성하기 위한 프로세스를 반복함으로써 후면 재분배 구조체(110) 내에 형성될 수 있다. 비아는, 금속화 패턴의 전도성 물질과 시드층을 하부 유전체층의 개구 내에 형성함으로써 금속화 패턴의 형성 동안 형성될 수 있다. 그러므로, 비아는 다양한 금속화 패턴을 상호연결시키고 전기적으로 결합시킬 수 있다.
또한, 도 3에서 관통 비아(112)가 형성된다. 관통 비아(112)를 형성하기 위한 예시로서, 시드층이 후면 재분배 구조체(110), 예를 들면 예증된 바와 같은 금속화 패턴(106)의 노출된 부분과 유전체층(108) 위에 형성된다. 일부 실시예에서, 시드층은 금속층이고, 이 금속층은 단일층이거나 상이한 물질들로 형성된 복수의 서브층들을 포함하는 합성층일 수 있다. 일부 실시예에서, 시드층은 티타늄층과 이 티타늄층 위에 구리층을 포함한다. 시드층은 예를 들면, PVD 등을 사용해 형성될 수 있다. 포토 레지스트가 시드층상에 형성되고 패터닝된다. 포토 레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위해 광에 노출될 수 있다. 포토 레지스트의 패턴은 관통 비아에 대응한다. 패터닝은 시드층을 노출시키도록 포토 레지스트를 관통해 개구를 형성한다. 전도성 물질이 포토 레지스트의 개구 내에 그리고 시드층의 노출된 부분상에 형성된다. 전도성 물질은 예컨대, 전기 도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 전도성 물질은 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 포토 레지스트와 그 위에 전도성 물질이 형성되지 않는 시드층의 부분이 제거된다. 포토 레지스트는 수용가능한 애싱 또는, 예컨대, 산소 플라즈마 등을 사용하는 박리 프로세스에 의해 제거될 수 있다. 일단 포토 레지스트가 제거되면, 시드층의 노출된 부분은, 예컨대, 습식 또는 건식 에칭과 같은 수용가능한 에칭 프로세스를 사용해서 제거된다. 시드층의 잔여 부분과 전도성 물질은 관통 비아(112)를 형성한다.
도 4에서, 집적 회로 다이(114)는 접착제(116)에 의해 유전체층(108)에 부착된다. 도 4에 예증된 바와 같이, 두 개의 집적 회로 다이들(114)이 제1 패키지 영역(600)과 제2 패키지 영역(602) 각각에 부착되고, 다른 실시예에서, 더 많거나 더 적은 집적 회로 다이들(114)이 각 영역 내에 부착될 수 있다. 예를 들면, 일 실시예에서, 단지 하나의 집적 회로 다이(114)만이 각 영역 내에 부착될 수 있다. 집적 회로 다이(114)는 논리 다이(예컨대, 중앙 프로세싱 유닛, 마이크로제어기 등), 메모리 다이(예컨대, 동적 랜덤 액세스 메모리(dynamic random access memory; DRAM) 다이, 정적 랜덤 액세스 메모리(static random access memory; SRAM) 다이 등), 전력 관리 다이(예컨대, 전력 관리 집적 회로(power management integrated circuit; PMIC) 다이), 무선 주파수(radio frequency; RF) 다이, 센서 다이, 마이크로-전기 기계적 시스템(micro-electro mechanical system; MEMS) 다이, 신호 프로세싱 다이(예컨대, 디지털 신호 프로세싱(digital signal processing; DSP) 다이), 프론트 엔드 다이(예컨대, 아날로그 프론트 엔드(analog front-end; AFE) 다이) 등, 또는 이것들의 조합일 수 있다. 또한, 일부 실시예에서, 집적 회로 다이(114)는 상이한 크기들(예컨대, 상이한 높이 및/또는 표면적)일 수 있고, 다른 실시예에서, 집적 회로 다이(114)는 동일 크기(예컨대, 동일 높이 및/또는 표면적)일 수 있다.
유전체층(108)에 부착되기 전에, 집적 회로 다이(114)는, 집적 회로 다이(114) 내에 집적 회로를 형성하도록 적용가능한 제조 프로세스에 따라 프로세싱될 수 있다. 예를 들면, 집적 회로 다이들(114) 각각은 도핑되거나 도핑되지 않은 실리콘과 같은 반도체 기판(118), 또는 반도체-온-인슐레이터(silicon-on-insulator; SOI) SOI 기판의 활성층일 수 있다. 반도체 기판은 게르마늄과 같은 다른 반도체 물질; 탄화실리콘, 갈륨비소, 인화갈륨, 인화인듐, 비화인듐, 및/또는 안티몬화인듐을 포함한 화합물 반도체; SiGe, GaAsP, AlInAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함한 합금 반도체; 또는 이들의 조합을 포함할 수 있다. 다중층 또는 경사(gradient) 기판과 같은 다른 기판이 또한 이용될 수 있다. 예컨대, 트랜지스터, 다이오드, 커패시터, 저항 등과 같은 장치는 예를 들면, 반도체 기판(118) 내에 그리고/또는 상에 형성될 수 있고, 집적 회로를 형성하도록 반도체 기판(118)상의 하나 이상의 유전체층 내의 금속화 패턴에 의해 형성된 상호연결 구조체(120)에 의해 상호연결될 수 있다.
집적 회로 다이(114)는 예컨대, 알루미늄 패드와 같은 패드(122)를 더 포함하고, 이 알루미늄 패드에 외부 연결이 이루어진다. 패드(122)는 집적 회로 다이(114)의 제각각의 활성 측면이라고 지칭되는 것 상에 있다. 패시베이션막(124)은 집적 회로 다이(114)상에와 패드(122)의 부분상에 있다. 개구는 패시베이션막(124)을 관통해 패드(122)에 이어진다. 전도성 필라(예를 들면, 구리와 같은 금속을 포함함)와 같은 다이 커넥터(126)가 패시베이션막(124)을 관통해 개구 내에 있고, 제각각의 패드(122)에 기계적으로 그리고 전기적으로 결합된다. 다이 커넥터(126)는 예를 들면, 도금 등에 의해 형성될 수 있다. 다이 커넥터(126)는 집적 회로 다이(114)의 제각각의 집적 회로들을 전기적으로 결합시킨다.
유전체 물질(128)은 예컨대, 패시베이션막(124)과 다이 커넥터(126)상에서와 같이, 집적 회로 다이(114)의 활성 측면상에 있다. 유전체 물질(128)은 다이 커넥터(126)를 측방향으로 캡슐화하고, 유전체 물질(128)은 제각각의 집적 회로 다이(114)와 측방향으로 접해 있다. 유전체 물질(128)은 예컨대, PBO, 폴리이미드, BCB 등과 같은 중합체; 실리콘 질화물 등과 같은 질화물; 실리콘 산화물, PSG, BSG, BPSG 등과 같은 산화물; 등, 또는 이들 물질들의 조합일 수 있고, 예를 들면, 스핀 코팅, 라미네이션, CVD 등에 의해 형성될 수 있다.
접착제(116)는 집적 회로 다이(114)의 후면상에 있고, 집적 회로 다이(114)를 예컨대, 예증에서의 유전체층(108)과 같은 후면 재분배 구조체(110)에 접착시킨다. 접착제(116)는 임의의 적절한 접착제, 에폭시, 다이 부착막(die attach film; DAF) 등일 수 있다. 접착제(116)는, 예컨대, 제각각의 반도체 웨이퍼의 후면과 같은, 집적 회로 다이(114)의 후면에 도포될 수 있거나, 캐리어 기판(100)의 표면 위에 도포될 수 있다. 집적 회로 다이(114)는 예컨대, 쏘잉 또는 다이싱에 의해 싱귤레이팅되거나, 예를 들면, 픽 앤 플레이스 툴(pick-and-place tool)을 사용해 접착제(116)에 의해 유전체층(108)에 접착될 수 있다.
도 5에서, 봉합재(130)가 다양한 컴포넌트들상에 형성된다. 봉합재(130)는 몰딩 컴파운드, 에폭시 등일 수 있고, 압축 몰딩, 트랜스퍼 몰딩 등에 의해 도포될 수 있다. 경화 후에, 봉합재(130)는 관통 비아(112)와 다이 커넥터(126)를 노출시키도록 연마 프로세스를 거칠 수 있다. 관통 비아(112), 다이 커넥터(126), 및 봉합재(130)의 상단 표면은 연마 프로세스 후에 공면이다. 일부 실시예에서, 연마는 예를 들면, 관통 비아(112)와 다이 커넥터(126)가 이미 노출되면 생략될 수 있다.
도 6 내지 15 및 19에서, 전면 재분배 구조체(160)가 형성된다. 도 19에서 예증되듯이, 전면 재분배 구조체(160)는 유전체층들(132, 140, 148, 및 156)과 금속화 패턴들(138, 146, 및 154)(때때로, 재분배층들(138, 146, 및 154) 또는 재분배 라인들(138, 146, 및 154)이라고 지칭됨)을 포함한다.
도 6에서, 유전체층(132)은 봉합재(130), 관통 비아(112), 및 다이 커넥터(126)상에 퇴적된다. 일부 실시예에서, 유전체층(132)은 중합체로 형성되고, 이 중합체는 리소그래피 마스크를 사용해 패터닝될 수 있는, 예컨대, PBO, 폴리이미드, BCB 등과 같은 감광재일 수 있다. 다른 실시예에서, 유전체층(132)은, 질화물(예컨대 실리콘 질화물), 산화물(예컨대 실리콘 산화물, PSG, BSG, BPSG) 등으로 형성된다. 유전체층(132)은 스핀 코팅, 라미네이션, CVD 등, 또는 이들의 조합에 의해 형성될 수 있다.
도 7에서, 그런 다음, 유전체층(132)이 패터닝된다. 패터닝은 관통 비아(112)와 다이 커넥터(126)의 부분을 노출시키도록 개구를 형성한다. 패터닝은, 예컨대, 유전체층(32)이 감광재일 때 유전체층(132)을 광에 노출시킴으로써, 또는 예를 들면, 이방성 에칭을 사용해 에칭하는 것과 같은 수용가능한 프로세스에 의한 것일 수 있다. 유전체층(132)이 감광재이면, 유전체층(132)은 노출 후에 현상될 수 있다.
도 8에서, 비아를 구비한 금속화 패턴(138)이 유전체층(132)상에 형성된다. 금속화 패턴(138)을 형성하는 예시로서, 시드층(미도시됨)은 유전체층(132) 위에 그리고 유전체층(132)을 관통하는 개구 내에 형성된다. 일부 실시예에서, 시드층은 금속층이고, 이 금속층은 단일층이거나 상이한 물질들로 형성된 복수의 서브층들을 포함하는 합성층일 수 있다. 일부 실시예에서, 시드층은 티타늄층과 이 티타늄층 위에 구리층을 포함한다. 시드층은 예를 들면, PVD 등을 사용해 형성될 수 있다. 그런 다음, 포토 레지스트가 시드층상에 형성되고 패터닝된다. 포토 레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위해 광에 노출될 수 있다. 포토 레지스트의 패턴은 금속화 패턴(138)에 대응한다. 패터닝은 시드층을 노출시키도록 포토 레지스트를 관통해 개구를 형성한다. 전도성 물질이 포토 레지스트의 개구 내에 그리고 시드층의 노출된 부분상에 형성된다. 전도성 물질은 예컨대, 전기 도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 전도성 물질은 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 그런 다음, 포토 레지스트와 그 위에 전도성 물질이 형성되지 않는 시드층의 부분이 제거된다. 포토 레지스트는 수용가능한 애싱 또는, 예컨대, 산소 플라즈마 등을 사용하는 박리 프로세스에 의해 제거될 수 있다. 일단 포토 레지스트가 제거되면, 시드층의 노출된 부분은, 예컨대, 습식 또는 건식 에칭과 같은 수용가능한 에칭 프로세스를 사용해서 제거된다. 시드층과 전도성 물질의 잔여 부분은 금속화 패턴(138)과 비아를 형성한다. 비아는 유전체층(132)을 관통해 예를 들면, 관통 비아(112) 및/또는 다이 커넥터(126)쪽으로 개구 내에 형성된다.
도 9에서, 유전체층(140)이 금속화 패턴(138)과 유전체층(132)상에 퇴적된다. 일부 실시예에서, 유전체층(140)은 중합체로 형성되고, 이 중합체는 리소그래피 마스크를 사용해 패터닝될 수 있는, 예컨대, PBO, 폴리이미드, BCB 등과 같은 감광재일 수 있다. 다른 실시예에서, 유전체층(140)은, 질화물(예컨대 실리콘 질화물), 산화물(예컨대 실리콘 산화물, PSG, BSG, BPSG) 등으로 형성된다. 유전체층(140)은 스핀 코팅, 라미네이션, CVD 등, 또는 이들의 조합에 의해 형성될 수 있다.
도 10에서, 그런 다음, 유전체층(140)이 패터닝된다. 패터닝은 금속화 패턴(138)의 부분을 노출시키도록 개구를 형성한다. 패터닝은, 예컨대, 유전체층이 감광재일 때 유전체층(140)을 광에 노출시킴으로써, 또는 예를 들면, 이방성 에칭을 사용해 에칭하는 것과 같은 수용가능한 프로세스에 의한 것일 수 있다. 유전체층(140)이 감광재이면, 유전체층(140)은 노출 후에 현상될 수 있다.
도 11에서, 비아를 구비한 금속화 패턴(146)이 유전체층(140)상에 형성된다. 금속화 패턴(146)을 형성하는 예시로서, 시드층(미도시됨)은 유전체층(140) 위에 그리고 유전체층(140)을 관통하는 개구 내에 형성된다. 일부 실시예에서, 시드층은 금속층이고, 이 금속층은 단일층이거나 상이한 물질들로 형성된 복수의 서브층들을 포함하는 합성층일 수 있다. 일부 실시예에서, 시드층은 티타늄층과 이 티타늄층 위에 구리층을 포함한다. 시드층은 예를 들면, PVD 등을 사용해 형성될 수 있다. 그런 다음, 포토 레지스트가 시드층상에 형성되고 패터닝된다. 포토 레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위해 광에 노출될 수 있다. 포토 레지스트의 패턴은 금속화 패턴(146)에 대응한다. 패터닝은 시드층을 노출시키도록 포토 레지스트를 관통해 개구를 형성한다. 전도성 물질이 포토 레지스트의 개구 내에 그리고 시드층의 노출된 부분상에 형성된다. 전도성 물질은 예컨대, 전기 도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 전도성 물질은 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 그런 다음, 포토 레지스트와 그 위에 전도성 물질이 형성되지 않는 시드층의 부분이 제거된다. 포토 레지스트는 수용가능한 애싱 또는, 예컨대, 산소 플라즈마 등을 사용하는 박리 프로세스에 의해 제거될 수 있다. 일단 포토 레지스트가 제거되면, 시드층의 노출된 부분은, 예컨대, 습식 또는 건식 에칭과 같은 수용가능한 에칭 프로세스를 사용해서 제거된다. 시드층과 전도성 물질의 잔여 부분은 금속화 패턴(146)과 비아를 형성한다. 비아는 유전체층(140)을 관통해 예를 들면, 금속화 패턴(130)의 부분쪽으로 개구 내에 형성된다.
도 12에서, 유전체층(148)이 금속화 패턴(146)과 유전체층(140)상에 퇴적된다. 일부 실시예에서, 유전체층(148)은 중합체로 형성되고, 이 중합체는 리소그래피 마스크를 사용해 패터닝될 수 있는, 예컨대, PBO, 폴리이미드, BCB 등과 같은 감광재일 수 있다. 다른 실시예에서, 유전체층(148)은, 질화물(예컨대 실리콘 질화물), 산화물(예컨대 실리콘 산화물, PSG, BSG, BPSG) 등으로 형성된다. 유전체층(148)은 스핀 코팅, 라미네이션, CVD 등, 또는 이들의 조합에 의해 형성될 수 있다.
도 13에서, 그런 다음, 유전체층(148)이 패터닝된다. 패터닝은 금속화 패턴(146)의 부분을 노출시키도록 개구를 형성한다. 패터닝은, 예컨대, 유전체층이 감광재일 때 유전체층(148)을 광에 노출시킴으로써, 또는 예를 들면, 이방성 에칭을 사용해 에칭하는 것과 같은 수용가능한 프로세스에 의한 것일 수 있다. 유전체층(148)이 감광재이면, 유전체층(148)은 노출 후에 현상될 수 있다.
도 14에서, 비아를 구비한 금속화 패턴(154)이 유전체층(148)상에 형성된다. 금속화 패턴(154)을 형성하는 예시로서, 시드층(미도시됨)은 유전체층(148) 위에 그리고 유전체층(148)을 관통하는 개구 내에 형성된다. 일부 실시예에서, 시드층은 금속층이고, 이 금속층은 단일층이거나 상이한 물질들로 형성된 복수의 서브층들을 포함하는 합성층일 수 있다. 일부 실시예에서, 시드층은 티타늄층과 이 티타늄층 위에 구리층을 포함한다. 시드층은 예를 들면, PVD 등을 사용해 형성될 수 있다. 그런 다음, 포토 레지스트가 시드층상에 형성되고 패터닝된다. 포토 레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위해 광에 노출될 수 있다. 포토 레지스트의 패턴은 금속화 패턴(154)에 대응한다. 패터닝은 시드층을 노출시키도록 포토 레지스트를 관통해 개구를 형성한다. 전도성 물질이 포토 레지스트의 개구 내에 그리고 시드층의 노출된 부분상에 형성된다. 전도성 물질은 예컨대, 전기 도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 전도성 물질은 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 그런 다음, 포토 레지스트와 그 위에 전도성 물질이 형성되지 않는 시드층의 부분이 제거된다. 포토 레지스트는 수용가능한 애싱 또는, 예컨대, 산소 플라즈마 등을 사용하는 박리 프로세스에 의해 제거될 수 있다. 일단 포토 레지스트가 제거되면, 시드층의 노출된 부분은, 예컨대, 습식 또는 건식 에칭과 같은 수용가능한 에칭 프로세스를 사용해서 제거된다. 시드층과 전도성 물질의 잔여 부분은 금속화 패턴(154)과 비아를 형성한다. 비아는 유전체층(148)을 관통해 예를 들면, 금속화 패턴(146)의 부분쪽으로 개구 내에 형성된다.
도 15에서, 유전체층(156)이 금속화 패턴(154)과 유전체층(148)상에 퇴적된다. 일부 실시예에서, 유전체층(156)은 중합체로 형성되고, 이 중합체는 리소그래피 마스크를 사용해 패터닝될 수 있는, 예컨대, PBO, 폴리이미드, BCB 등과 같은 감광재일 수 있다. 다른 실시예에서, 유전체층(156)은, 질화물(예컨대 실리콘 질화물), 산화물(예컨대 실리콘 산화물, PSG, BSG, BPSG) 등으로 형성된다. 유전체층(156)은 스핀 코팅, 라미네이션, CVD 등, 또는 이들의 조합에 의해 형성될 수 있다.
도 16에서, 그런 다음, 유전체층(156)이 패터닝된다. 패터닝은 금속화 패턴(154)의 부분을 노출시키도록 개구를 형성한다. 패터닝은, 예컨대, 유전체층이 감광재일 때 유전체층(156)을 광에 노출시킴으로써, 또는 예를 들면, 이방성 에칭을 사용해 에칭하는 것과 같은 수용가능한 프로세스에 의한 것일 수 있다. 유전체층(156)이 감광재이면, 유전체층(156)은 노출 후에 현상될 수 있다.
전면 재부분 구조체(160)가 예시로서 도시된다. 더 많거나 더 적은 유전체층과 금속화 패턴이 전면 재분배 구조체(160) 내에 형성될 수 있다. 더 적은 유전체층과 금속화 패턴이 형성되면, 위에서 논의된 단계 및 프로세스가 생략될 수 있다. 더 많은 유전체층과 금속화 패턴이 형성되면, 위에서 논의된 단계 및 프로세스가 반복될 수 있다. 당업자는 어느 단계 및 프로세스가 생략되거나 반복될지를 쉽게 이해할 것이다.
도 17에서, 패드(162)가 전면 재분배 구조체(160)의 외부 측면상에 형성된다. 패드(162)는 전도성 커넥터(166)(도 21 참조)에 결합시키기 위해 사용되고 UBM(under bump metallurgy)(162)라고 지칭될 수 있다. 예증된 실시예에서, 패드(162)는 금속화 패턴(154)쪽으로 유전체층(156)을 관통하는 개구를 관통해 형성된다. 패드(162)를 형성하기 위한 예시로서, 시드층(미도시됨)이 유전체층(156) 위에 형성된다. 일부 실시예에서, 시드층은 금속층이고, 이 금속층은 단일층이거나 상이한 물질들로 형성된 복수의 서브층들을 포함하는 합성층일 수 있다. 일부 실시예에서, 시드층은 티타늄층과 이 티타늄층 위에 구리층을 포함한다. 시드층은 예를 들면, PVD 등을 사용해 형성될 수 있다. 그런 다음, 포토 레지스트가 시드층상에 형성되고 패터닝된다. 포토 레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위해 광에 노출될 수 있다. 포토 레지스트의 패턴은 패턴(162)에 대응한다. 패터닝은 시드층을 노출시키도록 포토 레지스트를 관통해 개구를 형성한다. 전도성 물질이 포토 레지스트의 개구 내에 그리고 시드층의 노출된 부분상에 형성된다. 전도성 물질은 예컨대, 전기 도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 전도성 물질은 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 그런 다음, 포토 레지스트와 그 위에 전도성 물질이 형성되지 않는 시드층의 부분이 제거된다. 포토 레지스트는 수용가능한 애싱 또는, 예컨대, 산소 플라즈마 등을 사용하는 박리 프로세스에 의해 제거될 수 있다. 일단 포토 레지스트가 제거되면, 시드층의 노출된 부분은, 예컨대, 습식 또는 건식 에칭과 같은 수용가능한 에칭 프로세스를 사용해서 제거된다. 시드층의 잔여 부분과 전도성 물질은 패드(162)를 형성한다. 패드(162)가 다르게 형성되는 실시예에서, 더 많은 포드 레지스트 및 패터닝 단계들이 활용될 수 있다.
도 18에서, 전도성 커넥터(166)가 UBM(162)상에 형성된다. 전도성 커텍터(166)는 BGA 커넥터, 솔더 볼, 금속 필러(pillar), 제어형 붕괴 칩 접속(controlled collapse chip connection; C4) 범프, 마이크로 범프, ENEPIG(electroless nickel-electroless palladium-immersion gold) 기술에 의해 형성된 범프 등일 수 있다. 전도성 커넥터(166)는 솔더, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석 등 또는 이들의 조합과 같은 전도성 물질을 포함할 수 있다. 일부 실시예에서, 전도성 커넥터(166)는 증발, 전기 도금, 인쇄, 솔더 전사(transfer), 볼 배치(ball placement) 등과 같은 일반적으로 사용되는 방법을 통해 솔더층을 초기에 형성함으로써 형성된다. 솔더층이 이 구조체 상에 형성되었으면, 물질을 원하는 범프 형상으로 성형하기 위하여 리플로우(reflow)가 수행될 수 있다. 다른 실시예에서, 전도성 커넥터(166)는 스퍼터링, 인쇄, 전기 도금, 무전해 도금, CVD 등에 의해 형성되는 금속 필러(예컨대, 구리 필러)이다. 금속 필러는 솔더를 포함하지 않을 수 있고, 실질적으로 수직인 측벽을 가질 수 있다. 일부 실시예에서, 금속 캡층(미도시됨)은 금속 필러 커넥터(166)의 상단 상에 형성된다. 금속 캡층은 니켈, 주석, 주석-납, 금, 은, 팔라듐, 인듐, 니켈-팔라듐-금, 니켈-금 등, 또는 이 물질들의 조합을 포함할 수 있고, 도금 프로세스에 의해 형성될 수 있다.
도 19에서, 캐리어 기판 디본딩이, 후면 재분배 구조체, 예를 들면, 유전층(104)으로부터 캐리어 기판(100)을 분리(디본딩)시키도록 수행된다. 동일 실시예들에 따라, 디본딩은 레이저 광 또는 UV 광과 같은 광을 릴리스층(102) 상에 투사하는 것을 포함하여, 릴리스층(102)이 이 광의 열(heat) 하에서 분해되고 캐리어 기판(100)이 제거될 수 있게 된다. 그런 다음, 이 구조체는 테이프(190) 위에서 뒤집혀서(flipped over), 이 테이프(190) 상에 배치된다.
도 19에 더 예증되는 바와 같이, 금속화 패턴(106)의 부분들을 노출시키도록 개구들이 유전층(104)을 관통해 형성된다. 개구들은 예를 들면, 레이저 드릴링, 에칭 등을 사용해서 형성될 수 있다.
도 20에서, 싱귤레이션 프로세스가 인접 영역들(600과 602) 사이에서 스크라이브 라인 영역들을 따라 소잉(184)에 의해 수행된다. 소잉(184)은 제2 패키지 영역(602)으로부터 제1 패키지 영역(600)을 싱귤레이팅한다.
도 20은 산출되는 싱귤레이팅된 패키지(200)를 예증하며, 이 패키지는 제1 패키지 영역(600) 또는 제2 패키지 영역(602) 중 하나로부터 생성될 수 있다. 패키지(200)는 집적된 팬아웃(integrated fan-out; InFO) 패키지(200)라고 또한 지칭될 수 있다.
도 21a는 패키지(200)(제1 패키지(200)라고 지칭될 수 있음)와 제2 패키지(300)를 포함하는 패키지 구조체(500)를 예증한다. 제2 패키지(300)는 기판(302)과, 기판(302)에 결합된 하나 이상의 적층된 다이(308)((308A 및 308B)를 포함한다. 비록 다이들(308)(308A 및 308B)의 단수의 적층이 예증되지만, 다른 실시예에서, 복수의 적층된 다이들(308)(각각은 하나 이상의 적층된 다이들을 가짐)이 기판(302)의 동일 표면에 나란히 배치될 수 있다(예를 들면, 도 21b를 참조). 도 21a를 다시 참조하면, 기판(302)은 실리콘, 게르마늄, 다이아몬드 등과 같은 반도체 물질로 제조될 수 있다. 일부 실시예에서, 실리콘, 게르마늄, 실리콘 탄화물, 갈륨 비화물, 인듐 비화물, 인듐 인화물, 실리콘 게르마늄 탄화물, 갈륨 비소 인화물, 갈륨 인듐 인화물, 이 물질들의 조합 등과 같은 화합물들이 또한 사용된다. 또한, 기판(302)은 실리콘-온-인슐레이터(semiconductor-on-insulator; SOI) 기판일 수 있다. 일반적으로, SOI 기판은 예컨대, 에피택셜 실리콘, 게르마늄, 실리콘 게르마늄, SOI, 실리콘 게르마늄 온 인슐레이터(silicon germanium on insulator; SGOI) 또는 이들의 조합과 같은 반도체 물질층을 포함한다. 하나의 대안적인 실시예에서, 기판(302)은 유리 섬유 강화 수지 코어와 같은 절연 코어에 기초한다. 하나의 예시적인 코어 물질은 FR4와 같은 유리 섬유 수지이다. 코어 물질을 위한 대체재는 BT(bismaleimide-triazine) 수지, 또는 대안적으로 다른 인쇄 회로 기판(printed circuit board; PCB) 물질 또는 막을 포함한다. ABF(Ajinomoto build-up film) 또는 다른 라미네이트와 같은 빌드업(build up) 막이 기판(302)을 위해 사용될 수 있다.
기판(302)은 능동 및 수동 장치들을 포함할 수 있다(도 21에서는 도시되지 않음). 당업자는, 트랜지스터, 캐패시터, 저항, 이들의 조합들 등과 같은 매우 다양한 장치들이 반도체 패키지(300)를 위한 설계의 구조적 및 기능적 요건들을 생성하기 위해 사용될 수 있다는 것을 인식할 것이다. 장치는 임의의 적절한 방법을 사용해서 형성될 수 있다.
기판(302)은 금속화층(미도시됨) 및 관통 비아(306)를 또한 포함할 수 있다. 금속화층은 능동 및 수동 장치 위에 형성될 수 있고, 기능 회로를 형성하기 위해 다양한 장치들을 연결시키기 위해 설계된다. 금속화층은 유전체(예컨대, 로우-k 유전 물질)와 전도성 물질(예컨대, 구리)의 교번층들과 전도성 물질의 층들을 상호연결하는 비아를 사용해 형성될 수 있고, 임의의 적절한 프로세스(예컨대, 퇴적, 다마신, 이중 다마신 등)를 통해 형성될 수 있다. 일부 실시예에서, 기판(302)은 실질적으로 능동 및 수동 장치들을 포함하지 않는다.
기판(302)은 적층된 다이(308)에 결합시키도록 기판(202)의 제1 측면상의 본드 패드(303)와, 기능 커넥터(314)에 결합시키도록 기판(302)의 제2 측면 - 제2 측면은 기판(302)의 제1 측면에 대향함 - 상에 본드 패드(304)를 구비할 수 있다. 일부 실시예에서, 본드 패드(303 및 304)는 리세스(미도시됨)를 기판(302)의 제1 측면 및 제2 측면상의 유전층(미도시됨) 안으로 형성함으로써 형성된다. 리세스는 본드 패드(303 및 304)가 유전층안으로 임베드(embed)되는 것을 허용하도록 형성될 수 있다. 다른 실시예에서, 본드 패드(303 및 304)가 유전층상에 형성될 수 있으므로 리세스가 생략된다. 일부 실시예에서, 본드 패드(303 및 304)는 구리, 티타늄, 니켈, 금, 팔라듐 등 또는 이 물질들의 조합으로 이루어진 얇은 시드층(미도시됨)을 포함한다. 본드 패드(303 및 304)의 전도성 물질은 얇은 시드층 위에 퇴적될 수 있다. 전도성 물질은 전기 화학 도금 프로세스, 무전해 도금 프로세스, CVD, ALD, PVD 등 또는 이것들의 조합에 의해 형성될 수 있다. 일 실시예에서, 본드 패드(303 및 304)의 전도성 물질은 구리, 텅스턴, 알루미늄, 은, 금 등 또는 이 물질들의 조합이다.
일 실시예에서, 본드 패드들(303 및 304)은, 예컨대, 티타늄층, 구리층 및 니켈층과 같은 전도성 물질의 3개의 층들을 포함하는 UBM이다. 그러나, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 UBM들(303 및 304)의 형성에 적합한 크롬/크롬-구리 합금/구리/금의 배열, 티타늄/티타튬-텅스텐/구리의 배열 또는 구리/니켈/금의 배열과 같은 물질들 및 층들의 많은 적합한 배열이 있다는 것을 인식할 것이다. UBM(303 및 304)에 대하여 사용될 수 있는 임의의 적합한 물질 또는 물질층은 본 출원의 범위 내에서 포함되는 것으로 전적으로 의도된다. 일부 실시예에서, 관통 비아(306)는 기판(302)을 관통해 연장되고, 적어도 하나의 본드 패드(303)를 적어도 하나의 본드 패드(304)에 결합시킨다.
예증된 실시예에서, 비록 예컨대, 전도성 범프와 같은 다른 접속부들이 사용될 수 있지만, 적층된 다이(308)는 와이어 본드(310)에 의해 기판(302)에 결합된다. 일 실시예에서, 적층된 다이(308)는 적층된 메모리 다이이다. 예를 들면, 적층된 메모리 다이(308)는 예컨대, LPDDR1, LPDDR2, LPDDR3, LPDDR4 등의 메모리 모듈과 같은 저전력(low-power; LP) 더블 데이터 레이트(double data rate; DDR) 메모리 모듈을 포함할 수 있다.
일부 실시예에서, 적층된 다이(308)와 와이어 본드(310)는 몰딩 물질(312)에 의해 캡슐화될 수 있다. 몰딩 물질(312)은 예를 들면, 압축 몰딩을 사용해 적층된 다이(308)와 와이어 본드(310)상에 몰딩될 수 있다. 일부 실시예에서, 몰딩 물질(312)은 몰딩 화합물, 중합체, 에폭시, 실리콘 산화물 필러(filler) 물질 등, 또는 이들 물질들의 조합이다. 경화 단계는 몰딩 물질(312)을 경화시키도록 수행될 수 있으며, 경화는 열 경화, UV 경화 등 또는 이들의 조합일 수 있다.
일부 실시예에서, 적층된 다이(308)와 와이어 본드(310)는 몰딩 물질(312) 내에 매립되고, 몰딩 물질(312)의 경화 후에, 그라인딩(grinding)과 같은 평탄화 단계가 수행되어 몰딩 물질(312)의 과잉 부분을 제거시키고 제2 패키지(300)를 위해 실질적으로 평면인 표면을 제공한다.
제2 패키지(300)가 형성된 후에, 패키지(300)는 기능 커넥터(314), 본드 패드(304), 및 금속화 패턴(106)을 경유해 제1 패키지(200)에 기계적으로 그리고 전기적으로 본딩된다. 일부 실시예에서, 적층된 메모리 다이(308)는 와이어 본드(310)를 통해 집적 회로 다이(114)에, 비아(306), 기능 커넥터(314), 및 관통 비아(112)를 통해 본드 패드(303 및 304)에 결합될 수 있다.
기능 커넥터(314)는 위에서 설명된 전도성 커넥터(166)와 유사할 수 있고, 그 설명이 여기서 반복되지 않지만, 기능 커넥터(314)와 전도성 커넥터(166)는 동일할 필요가 없다. 기능 커넥터(314)는 적층된 메모리 다이(308)로서 기판(302)의 대향 측면상에 배치될 수 있다. 일부 실시예에서, 솔더 레지스트(318)는 또한 적층된 메모리 다이(308)에 대향되는 기판(302)의 측면상에 형성될 수 있다. 기능 커넥터(314)는 기판(302) 내 전도성 피처(예컨대, 본드 패드(304))에 전기적으로 그리고 기계적으로 결합되도록 솔더 레지스트(318) 내의 개구 내에 배치될 수 있다. 솔더 레지시트(318)는 기판(302)의 영역을 외부 손상으로부터 보호하기 위해 사용될 수 있다.
일부 실시예에서, 기능 커넥터(314)를 본딩하기 전에, 기능 커넥터(314)는 예컨대, 무세척 플럭스와 같은 플럭스(미도시됨)로 코팅된다. 기능 커넥터(314)는 플럭스 내에 담거질 수 있거나 플럭스는 기능 커넥터(314)상으로 분사될 수 있다. 또 다른 실시예에서, 플럭스는 금속화 패턴(106)의 표면에 도포될 수 있다.
일부 실시예에서, 기능 커넥터(314)는, 제2 패키지(300)가 제1 패키지(200)에 부착된 후에 남아 있는 에폭시 플럭스의 에폭시 부분 중 적어도 일부를 가지고 리플로우되기 전에 그 자신 위에 형성된 선택적인 에폭시 플럭스(미도시됨)를 가질 수 있다. 이 남아있는 에폭시 부분은 응력을 감소시키기 위한 언더필로서 작용하고, 기능 커넥터(314)를 리플로우하는 것으로부터 초래되는 조인트(joint)를 보호할 수 있다.
제2 패키지(300)와 제1 패키지(200) 사이의 본딩은 솔더 본딩일 수 있다. 일 실시예에서, 제2 패키지(300)는 리플로우 프로세스에 의해 제1 패키지(200)에 본딩된다. 이 리플로우 프로세스 동안에, 기능 커넥터(314)는, 제2 패키지(300)를 제1 패키지(200)에 물리적으로 그리고 전기적으로 결합시키도록 본드 패드(304) 및 금속화 패턴(106)과 접촉된다. 본딩 프로세스 후에, 합금 화합물(intermetallic compound; IMC)(미도시됨)은 금속화 패턴(106)과 기능 커넥터(314)의 계면에, 그리고 또한 기능 커넥터(314)와 본드 패드(304)(미도시됨) 사이의 계?첼? 형성될 수 있다.
제2 패키지(300)는 기판(302)의, 기능 커넥터(314)와 동일한 표면상에 배치된 더미 커넥터(316)를 더 포함할 수 있다. 예를 들면, 더미 커넥터(316)는 적층된 메모리 다이(308)에 대향되는 기판(302)의 표면상에 배치될 수 있고, 더미 커넥터는 솔더 레지스트(318)의 개구(320) 내에 배치될 수 있다. 더미 커넥터(316)는 기능 커넥터(314)와 전도성 커넥터(166)와 실질적으로 유사할 수 있다. 예를 들면, 더미 커넥터(316)와 기능 커넥터(314)는 동일 물질 조성을 가질 수 있지만, 다른 실시예에서 더미 커넥터(316)와 기능 커넥터(314)는 상이한 물질들을 포함할 수 있다.
일부 실시예에서, 더미 커넥터(316)는 솔더 볼(예컨대, 도 21a 및 21b에 예증된 바와 같음), 전도성 필라상에 배치된 솔더 영역, 또는 실질적으로 솔더가 없는 전도성 필라(예를 들면, 전도성 필라(402)로서 더미 커넥터(316)를 예증하는 도 30을 참조함)일 수 있다. 더미 커넥터(316)가 전도성 필라(402)로 제조되는 실시예에서, 전도성 필라(402)는 예컨대, 구리, 금, 니켈 등과 같은 임의의 적절한 물질을 포함할 수 있다. 예를 들면, 전도성 필라(402)는 실질적으로 순구리, 실질적으로 순금, 실질적으로 순니켈 등으로 제조될 수 있다. 다른 실시예에서, 전도성 필라(402)는 상이한 물질들의 합금을 포함할 수 있다. 더 나아가, 더미 커넥터(316)가 전도성 필라(402)로 제조되는 실시예에서, 전도성 필라(402)는 원형 프리즘(도 31a를 참조), 일단부(예컨대, 기판(302)의 먼 쪽의 일단부)상에 원뿔대를 가진 원형 실린더(도 31b 참조), 타원형 원통(예컨대, 도 31c 참조)과 같은 임의의 적절한 형상, 또는 임의의 다른 적절한 형상을 가질 수 있다.
다양한 실시예에서, 더미 커넥터(316)는 제2 패키지(300)를 제1 패키지(200)에 기계적으로 또는 전기적으로 본딩하기 위해 사용되지 않는다. 예를 들면, 더미 커넥터(316)는 제2 패키지(300)와 제1 패키지(200)를 물리적으로 접촉하거나 이들 패키지들 사이의 거리를 완전히 브리징하지 않을 수 있다. 일부 실시예에서, 간극(gap)이 더미 커넥터(316)와 제1 패키지(200) 사이에 배치되고, 더미 커넥터(316)와 제1 패키지(200) 사이의 거리 D1은 약 10μm 이하일 수 있다. 다른 실시예에 있어서, 더미 커넥터(316)의 일부 또는 전부가 제1 패키지(200)를 물리적으로 접촉할 수 있다. 더미 커넥터(316)는 제1 패키지(200)(예컨대, 집적 회로 다이(114)) 내의 기능 회로로부터 전기적으로 격리될 수 있고, 더미 커넥터(316)는 제2 패키지(300)(예컨대, 기판(302) 내의 적층된 메모리 다이(308) 및/또는 전기적 컴포넌트) 내의 기능 회로로부터 전기적으로 격리되거나 격리되지 않을 수 있다.
도 21a에 예증된 바와 같이, 기능 커넥터(314)가 기판(302)의 주변 영역(예컨대, 외부 에지 주위)에 배치되는 한편, 더미 커넥터(316)는 기판(302)의 중앙 영역 내에 배치된다. 이 구성은 도 22에 도시된 제2 패키지(300)의 평면도로 추가적인 세부 사항으로 도시된다. 도 22에서, 기능 커넥터(314)는 점선들(314A 및 314B)에 의해 윤곽이 그려지는 한편 더미 커넥터(316)는 점선(316A)에 의해 윤곽이 그려진다. 기능 커넥터(314)는 MxN 어레이 내에 배치될 수 있으며, 여기서 “M”은 제2 패키지(300)의 외부 에지에 인접한 기능 커넥터(314)의 전체 열들의 개수를 지정하고, ‘N’은 제2 패키지(300)의 외부 에지에 인접한 기능 커넥터(314)의 전체 행들의 개수를 지정한다. ‘M’과 ‘N’은 임의의 양의 정수일 수 있다. 예를 들면, 도 23a 내지 23d는 기능 커넥터(314)의 상이한 구성들의 평면도를 예증한다. 도 23a 내지 23d에서, 더미 커넥터(316)가 간략함을 위해 생략된다. 도 23a는 1x1 어레이 구성에서 기능 커넥터(314)를 예증하고, 도 23b는 1x2 어레이 구성에서 기능 커넥터를 예증하고, 도 23c는 1x3 어레이 구성에서 기능 커넥터(314)를 예증하며, 도 23d는 2x3 어레이 구성에서 기능 커넥터(314)를 예증한다. 도 23a 내지 23d에서 구성은 순전히 예시이고, 기능 커넥터(314)의 (예컨대, 상이한 개수의 열들 및/또는 행들을 구비한) 다른 구성이 가능하다.
도 22를 다시 참조하면, 기능 커넥터(314)는 평면도에서 더미 커넥터(316)를 둘러쌀 수 있다. 더미 커넥터(316)는 임의의 적절한 구성으로 배열될 수 있다. 예를 들면, 도 24a 내지 24i는 더미 커넥터(316)의 일부 예시적인 구성을 예증한다. 도 22와 유사하게, 도 24a 내지 24i에서, 기능 커넥터(314)가 점선들(314A 및 314B)에 의해 윤곽이 그려지는 한편 더미 커넥터(316)는 점선(316A)에 의해 윤곽이 그려진다. 비록 도 24a 내지 24i가 기능 커넥터(314)의 1x3 어레이 구성과 조합해서 더미 커넥터(316)를 예증하지만, 더미 커넥터(316)가 기능 커넥터(314)의 임의의 구성(예컨대, 상이한 개수의 열 및/또는 행들을 가진 어레이)과 조합될 수 있다는 것을 인식해야 한다.
일부 실시예에서, 더미 커넥터(316)는 복수의 행들과 열들을 포함하는 어레이 내에 배치될 수 있다. 예를 들면, 더미 커넥터(316)는 RxS 배열 내에 배치될 수 있고, ‘R’은 어레이 내의 더미 커넥터(316)의 열들의 개수이고, ‘S’는 행들의 개수이다. 다양한 실시예들에서, ‘R’과 ‘S’는 임의의 양의 정수일 수 있고, R은 S보다 크거나(예컨대, 도 24a에서 예증된 바와 같음), S와 동일하거나(명시적으로 예증되지 않음), 또는 S보다 작을 수 있다(예컨대, 도 24b에 의해 예증된 바와 같음).
일부 실시예에서, 기능 커넥터(314)는 더미 커넥터들(316)의 복수의 어레이들을 둘러쌀 수 있다. 예를 들면, 도 24c와 24d에 예증된 바와 같이, 기능 커넥터(314)는 더미 커넥터들(316)의 두 개의 어레이들을 둘러쌀 수 있다. 더미 커넥터들(316)의 각 어레이는 RxS 더미 커넥터(316)를 포함할 수 있고, R은 S보다 크거나(예컨대, 도 24c에서 예증된 바와 같음), S와 동일하거나(명시적으로 예증되지 않음), 또는 S보다 작을 수 있다(예컨대, 도 24d에 의해 예증된 바와 같음). 도 24c와 24d에 예증된 바와 같이, 두 개의 상이한 어레이들 내의 두 개의 가장 근접한 더미 커넥터들(316) 사이의 거리 D2는 동일 어레이 내의 인접 더미 커넥터들(316) 사이의 피치보다 클 수 있다.
일부 실시예에서, 더미 커넥터(316)는, 평면도에서 제2 패키지(300)의 외주(outer perimeter)에 비해 중앙에 있는 패턴(에컨대, 어레이) 내에 배치될 수 있다(예컨대, 도 22 내에 예증된 바와 같음). 다른 실시예에서, 더미 커넥터(316)는, 평면도에서 제2 패키지(300)의 중앙으로부터 오프셋되는 패턴(에컨대, 어레이) 내에 배치될 수 있다(도 24e 참조). 이러한 실시예에서, 더미 커넥터(316)의 패턴이 중앙에 있지 않을 때, 상이한 개수의 기능 커넥터들(314)이 더미 커넥터(316)의 패턴의 대향 측면들상에 배치될 수 있다. 예를 들면, 도 24e에 예증된 바와 같이, 더미 커넥터들(316)의 어레이의 우측보다 더 큰 개수의 기능 커넥터들(314)이 더미 커넥터들(316)의 어레이의 좍측상에 배치된다. 다른 실시예에서, 동일 개수의 기능 커넥터(314)가 더미 커넥터들(316)의 대향 측면들상에 배치될 수 있다.
도 22와 24a 내지 24e에 설명된 바와 같이, 더미 커넥터(316)는 행들과 열들의 어레이 내에 배치된다. 다른 실시예에서, 더미 커넥터(316)는 다른 패턴 내에 배치될 수 있다. 예를 들면, 더미 커넥터(316)는, 더미 커넥터(316)의 외부 링이 더미 커넥터(316)의 하나 이상의 내부 링을 둘러 싸는 동심원 링의 패턴 내에 배치될 수 있다(예컨대, 도 24f 참조). 또 다른 실시예에서, 더미 커넥터(316)는 X-패턴 내에 배치될 수 있다(예컨대, 도 24g 참조). 또 다른 실시예에서, 더미 커넥터(316)는 무작위 분포로 배치될 수 있다(예컨대, 도 24h 참조). 더미 커넥터(316)의 다른 패턴이 또한 가능하다.
더 나아가, 일부 실시예에서, 더미 커넥터들(316) 중 인접 커넥터들 사이의 피치는 기능 커넥터들(314) 중 인접 커넥터들 사이의 피치와 동일할 수 있다(도 22 참조). 다른 실시예에서, 더미 커넥터들(316) 중 인접 커넥터들 사이의 피치는 기능 커넥터들(314) 중 인접 커넥터들 사이의 피치와 상이할 수 있다. 예를 들면, 더미 커넥터들(316) 중 인접 커넥터들 사이의 피치는 기능 커넥터들(314) 중 인접 커넥터들 사이의 피치의 배수일 수 있다. 도 24i는, 더미 커넥터들(316) 중 인접 커넥터들 사이의 피치가 기능 커넥터들(314) 중 인접 커넥터들 사이의 피치의 2배인 예시적인 실시예를 예증한다. 본 개시에서 논의되는 예시적인 피치는 (예컨대, 도 22와 24a 내지 24h에 대해 위에서 설명된 바와 같은) 더미 커넥터(316)의 임의의 패턴과 조합해서 사용될 수 있다.
도25는 위에서 설명된 구성들 중 임의의 구성에서 배치될 수 있는 더미 커넥터(316)와 기능 커넥터(314)의 평면도를 예증한다. 더미 커넥터(316)의 지름은 D3으로 지정되고, 기능 커넥터(314)의 지름은 D4로서 지정된다. 일부 실시예에서, 더미 커넥터(316)의 지름 D3은 기능 커넥터(314)의 지름 D4 이하일 수 있다. 예를 들어, 기능 커넥터(314)의 지름 D4가 약 210 ㎛인 실시예에서, 더미 커넥터(316)의 지름 D3은 약 210 ㎛ 이하일 수 있다. 더 나아가, 기능 커넥터(314)와 더미 커넥터(316)는 각각 솔더 레지트스(318)를 통해 연장되는 솔더 레지스트 개구(solder resist opening; SRO) 내에 배치될 수 있다. 도 25에서, 기능 커넥터(314) 아래에 놓인 SRO(320A)의 윤곽과 더미 커넥터(316) 아래에 놓인 SRO(320B)의 윤곽이 희미하게 도시된다. 더미 커넥터(316) 아래에 놓인 SRO(320B)의 지름은 D5로 지정되고, 기능 커넥터(314) 아래에 놓인 SRO(320A)의 지름은 D6으로 지정된다. 일부 실시예에서, 더미 커넥터(316) 아래에 놓인 SRO(320B)의 지름 D5는 기능 커넥터(314) 아래에 놓인 SRO(320A)의 지름 D6 이상일 수 있다. 예를 들어, 기능 커넥터(314) 아래에 놓인 SRO(320A)의 지름 D6이 약 190 ㎛인 실시예에서, 더미 커넥터(316) 아래에 놓인 SRO(320B)의 지름 D5는 약 190 ㎛ 이상일 수 있다. 기능 커넥터(314), 더미 커넥터(316), SRO(320A), 및/또는 SRO(320B)를 위한 다른 지름들이 또한 고려된다.
다음에 도 26을 참조하면, 언더필(322)이 제2 패키지(300)와 제1 패키지(200) 사이에 그리고 기능 커넥터(314)와 더미 커넥터(316) 주위에 형성될 수 있다. 일부 실시예에서, 언더필(322)은 제2 패키지(300)의 측벽을 따라(예컨대, 몰딩 물질(312)과 기판(302)의 측벽을 따라) 더 연장될 수 있다. 언더필(322)은 제2 패키지(300)가 부착된 후에 모세관 플로우 프로세스(capillary flow process)에 의해 형성될 수 있거나, 제2 패키지(300)가 부착되기 전에 적절한 퇴적 방법에 의해 형성될 수 있다. 다양한 실시예들에서, 언더필(322)은 더미 커넥터(316) 아래로 플로우(flow)하고 더미 커넥터(316)와 제1 패키지(200) 사이의 거리를 가로지를 수 있다. 예를 들면, 언더필(322)은 기판(302)의 주면에 수직인 라인을 따라 더미 커넥터(316)와 제1 패키지(200) 사이에 배치될 수 있다.
제조 프로세스의 결함 때문에, 왜곡이 제2 패키지(300) 내에 발생할 수 있다. 예를 들면, 제2 패키지(300)는 단면도로 “스마일링(smiling)” 또는 “크라잉(crying)” 프로파일을 가질 수 있다(명시적으로 예증되지는 않음). 스마일링 프로파일(명시적으로 예증되지는 않음)의 일 실시예에서, 제2 패키지(300)의 주변 영역은 제2 패키지(300)의 중앙 영역보다 제1 패키지(200)로부터 더 멀리 배치될 수 있다. 크라잉(crying) 프로파일(명시적으로 예증되지는 않음)의 일 실시예에서, 제2 패키지(300)의 주변 영역은 제2 패키지(300)의 중앙 영역보다 제1 패키지(200)에 더 가까이 배치될 수 있다. 이러한 왜곡 특징이 도포(dispersation) 동안 언더필의 바람직하지 않은 파두(때때로 리딩 에지라고 지칭됨)를 초해할 수 있다는 것이 관찰되었는데, 이는 제1 패키지(200)와 제3 패키지(300) 사이의 언더필(322)에서 포획되는(trapped) 원치 않는 공동을 초래할 수 있다. 이러한 공동은, 신뢰도 테스트 후에 (제1 패키지(200)와 제2 패키지(300)가 서로 죄여진(buckle away) 곳에서) 팝콘 효과와 같은 제조 결함을 또한 야기할 수 있으며 부정적으로 영향을 끼칠 수 있다.
다양한 실시예들에서, 더미 커넥터(316)는 도포 동안 언더필(322)의 파두의 프로파일을 제어하도록 포함될 수 있다. 제2 패키지(300)의, 기능 커넥터(314)와 동일한 표면상에 더미 커넥터를 포함함으로써, 언더필 도포 파두가 제2 패키지(300)의 크라잉 프로파일과 스마일링 프로파일 둘 다를 위해 향상될 수 있다는 것이 관찰되었다.
예를 들면, 도 27a 내지 27c는, 제2 패키지(300)(도 26 참조)가 스마일링 프로파일을 가지는 실시예의 패키지에서 언더필 도포를 위한 시뮬레이션을 예증한다. 스마일링 프로파일을 시뮬레이팅하기 위해, 패키지의 중앙에서 제1 패키지(200)와 제2 패키지(300) 사이의 거리에서, 패키지의 에지에서 제1 패키지(200)와 제2 패키지(300) 사이의 거리를 뺀 값으로서 -50 ㎛가 설정되었다. 도 27a 내지 27c는 제2 패키지(300)와, 제2 패키지(300) 아래의 언더필(322)의 플로우의 평면도를 예증한다. 도 27a는, 더미 커넥터(316)가 제2 패키지(300) 내에 포함되지 않을 때의 언더필(322)의 파두(500A)를 예증한다. 도 27b와 27c는, 더미 커넥터(316)가 제2 패키지(300) 내에 포함될 때 언더필(322)의 파두들(500B 및 500C)을 각각 예증한다. 도 27b는 언더필(322)의 물질이 15°의 각도로 기능 커넥터(314)를 접촉하는 실시예를 예증하고, 도 27c는 언더필(322)의 물질이 60°의 각도로 기능 커넥터(314)를 접촉하는 실시예를 예증한다. 도 27a를 참조하면, 파두(500A)의 중앙(502)과 파두(500A)의 에지(504) 사이의 거리는 비교적 크다. 스마일 프로파일의 왜곡된 패키지에서, 파두(500A)에서 이 비교적 큰 거리는 공동들(506/508)이 형성되게 할 수 있다. 더미 커넥터(316)를 포함함으로써, 파두들(500B/500C)의 제각각의 중앙들(502)과 파두들(500B/500C)의 제각각의 에지들(504)간의 거리가 더미 커넥터들(316)이 없는 패키지와 비교해서 감소될 수 있다는 것이 관찰되었다. 예를 들면, 중앙(502)과 에지(504)간의 거리가 파두(500A)와 비교해서 파두들(500B 및 500C)에서 약 50%만큼 감소될 수 있다. 스마일링 프로파일 왜곡된 패키지에서 이 거리(즉, 포인트(502)와 포인트(504) 사이의 거리)를 감소시킴으로써, 언터필(322) 내의 공동들의 크기 및/또는 양이 이롭게 감소될 수 있다는 것이 또한 관찰되었다.
또 다른 예시로서, 도 28a 내지 28c는, 제2 패키지(300)(도 26 참조)가 크라잉 프로파일을 가지는 실시예의 패키지에서 언더필 도포를 위한 시뮬레이션 데이터를 예증한다. 크라잉 프로파일을 시뮬레이팅하기 위해, 패키지의 중앙에서 제1 패키지(200)과 제2 패키지(300) 사이의 거리에서, 패키지의 에지에서 제1 패키지(200)와 제2 패키지(300) 사이의 거리를 뺀 값으로서 20㎛가 설정되었다. 도 28a 내지 28c는 제2 패키지(300)와, 제2 패키지(300) 아래의 언더필(322)의 플로우의 평면도를 예증한다. 도 28a는, 더미 커넥터(316)가 제2 패키지(300) 내에 포함될 때 언더필(322)의 파두(600A)를 예증한다. 도 28b와 28c는, 더미 커넥터(316)가 제2 패키지(300) 내에 포함될 때 언더필(322)의 파두들(600B 및 600C)을 각각 예증한다. 도 28b는 언더필(322)의 물질이 15°의 각도로 기능 커넥터(314)를 접촉하는 실시예를 예증하고, 도 28c는 언더필(322)의 물질이 60°의 각도로 기능 커넥터(314)를 접촉하는 실시예를 예증한다. 도 28a를 참조하면, 파두(600A)의 중앙(602)과 파두(600A)의 에지(604) 사이의 거리는 비교적 작다. 크라잉 프로파일의 왜곡된 패키지에서, 파두(600A)에서 이 비교적 작은 거리는 하나 이상의 공동들(606)이 형성되게 할 수 있다. 더미 커넥터(316)를 포함함으로써, 파두들(600B/600C)의 제각각의 중앙들(602)과 파두들(600B/600C)의 제각각의 에지들(604)간의 거리가 더미 커넥터들(316)이 없는 패키지와 비교해서 감소될 수 있다는 것이 관찰되었다. 예를 들면, 중앙(602)과 에지(604)간의 거리가 파두(600A)와 비교해서 파두들(600B 및 600C)에서 약 230%, 500% 또는 그 이상만큼 증가될 수 있다. 크라잉 프로파일 왜곡된 패키지에서 이 거리(즉, 포인트(602)와 포인트(604) 사이의 거리)를 증가시킴으로써, 언터필(322) 내의 공동들의 크기 및/또는 양이 이롭게 감소될 수 있다.
도 29는 패키지(200 및 300)가 기판(400)에 실장된 후의 반도체 패키지(500)를 예증한다. 기판(400)은 패키지 기판(400)이라고 지칭될 수 있다. 패키지(200)는 전도성 커넥터(166)를 사용해 패키지 기판(400)에 실장된다.
패키지 기판(400)은 실리콘, 게르마늄, 다이아몬드 등과 같은 반도체 물질로 제조될 수 있다. 대안적으로, 실리콘 게르마늄, 실리콘 탄화물, 갈륨 비화물, 인듐 비화물, 인듐 인화물, 실리콘 게르마늄 탄화물, 갈륨 비소 인화물, 갈륨 인듐 인화물, 이 물질들의 조합 등과 같은 화합물들이 또한 사용될 수 있다. 또한, 패키지 기판(400)은 SOI 기판일 수 있다. 일반적으로, SOI 기판은 예컨대, 에피택셜 실리콘, 게르마늄, 실리콘 게르마늄, SOI, SGOI 또는 이들의 조합과 같은 반도체 물질층을 포함한다. 하나의 대안적인 실시예에서, 패키지 기판(400)은 유리 섬유 강화 수지 코어와 같은 절연 코어에 기초한다. 하나의 예시적인 코어 물질은 FR4와 같은 유리 섬유 수지이다. 코어 물질을 위한 대체재는 BT(bismaleimide-triazine) 수지, 또는 대안적으로 다른 PCB 물질 또는 막을 포함한다. ABF 또는 다른 라미네이트와 같은 빌드 업(build up) 막이 패키지 기판(400)을 위해 사용될 수 있다.
패키지 기판(400)은 능동 및 수동 장치들을 포함할 수 있다(도 29에서는 도시되지 않음). 당업자는, 트랜지스터, 캐패시터, 저항, 이들의 조합들 등과 같은 매우 다양한 장치들이 반도체 패키지(500)를 위한 설계의 구조적 및 기능적 요건들을 생성하기 위해 사용될 수 있다는 것을 인식할 것이다. 장치는 임의의 적절한 방법을 사용해서 형성될 수 있다.
패키지 기판(400)은 금속화층과 비아(미도시됨)와, 금속화층 및 비아 위의 본드 패드(402)를 또한 포함할 수 있다. 금속화층은 능동 및 수동 장치 위에 형성될 수 있고, 기능적 회로를 형성하기 위해 다양한 장치들을 연결시키기 위해 설계된다. 금속화층은 전도성 물질의 층들을 상호연결하는 비아를 사용해 유전체(예컨대, 로우-k 유전 물질)와 전도성 물질(예컨대, 구리)의 교번층들로 형성될 수 있고, 임의의 적절한 프로세스(예컨대, 퇴적, 다마신, 이중 다마신 등)를 통해 형성될 수 있다. 일부 실시예에서, 패키지 기판(400)은 실질적으로 능동 및 수동 장치들을 포함하지 않는다.
일부 실시예에서, 전도성 커넥터(166)는 패키지(200)를 본드 패드(402)에 부착시키기 위해 리플로우(reflow)될 수 있다. 전도성 커넥터(166)는, 기판(400) 내의 금속화층을 포함해서, 기판(400)을 제1 패키지(200)에 전기적으로 그리고/또는 물리적으로 결합시킨다. 일부 실시예에서, 수동 장치(예컨대, 표면 실장 장치(surface mount devices; SMD), 예증되지 않음)는 기판(400)상에 실장되기 전에 패키지(200)(예컨대, 본드 패드(402)에 본딩됨)에 부착될 수 있다. 이러한 실시예에서, 수동 장치는 패키지(200)의, 전도성 커넥터(166)와 동일한 표면에 본딩될 수 있다.
전도성 커넥터(166)는, 패키지(200)가 기판(400)에 부착된 후에 남아 있는 에폭시 플럭스의 에폭시 부분 중 적어도 일부를 가지고 리플로우되기 전에 그 자신 위에 형성된 에폭시 플럭스(미도시됨)를 가질 수 있다. 이 남아있는 에폭시 부분은 응력을 감소시키기 위한 언더필로서 작용하고, 전도성 커넥터(166)를 리플로우하는 것으로부터 초래되는 조인트를 보호할 수 있다. 일부 실시예에서, 언더필(미도시됨)은 제1 패키지(200)와 기판(400) 사이에 그리고 전도성 커넥터(106) 주위에 형성될 수 있다. 언더필은 패키지(200)가 부착된 후에 모세관 플로우 프로세스에 의해 형성될 수 있거나, 패키지(200)가 부착되기 전에 적절한 퇴적 방법에 의해 형성될 수 있다.
다른 피처 및 프로세스가 또한 사용될 수 있다. 예를 들면, 3D 패키징 또는3DIC 장치의 검증 테스팅을 돕도록 테스팅 구조체가 포함될 수 있다. 테스팅 구조체는 예를 들면, 3D 패키징 또는 3DIC의 테스팅, 프로브 및/또는 프로브 카드의 사용 등을 허용하는 기판 상에 또는 재분배층 내에 형성된 테스트 패드를 포함할 수 있다. 검증 테스팅은 최종 구조체뿐만 아니라 중간 구조체상에 대해 수행될 수 있다. 추가적으로, 본 개시에서 개시된 구조체 및 방법은 수율을 증가시키고 비용을 감소시키도록 알려진 양호한 다이의 중간 검증을 통합시키는 테스팅 방법론과 결합해서 사용될 수 있다.
현재의 개시에서 장치 및 방법의 실시예는 많은 이점들을 가진다. 특히, 더미 커넥터는 PoP 구조체의 제1 패키지와 제2 패키지 사이에 배치된다. 더미 커넥터는, 제1 패키지와 제2 패키지를 전기적으로 그리고 기계적으로 본딩하는 기능 커넥터와 동일한 제2 패키지의 표면상에 배치될 수 있다. 일부 실시예에서, 더미 커넥터는 제1 패키지로부터 물리적으로 그리고/또는 전기적으로 분리될 수 있다. 더미 커넥터는 제1 패키지와 제2 패키지 사이에 도포된 언더필의 파두의 프로파일을 향상시키기 위해 사용될 수 있다. 언더필의 파두 프로파일을 향상시킴으로써, 언더필은 더 적고 그리고/또는 더 작은 공동들을 포획할 수 있고, 이에 따라, 패키지 신뢰도 테스팅 이전과 이후 모두에서 신뢰도를 향상시키고 결함(예컨대, 팝코닝(pop-corning))을 감소시킨다.
실시예에 따라, 패키지는 제1 패키지를 포함한다. 제1 패키지는 제1 집적 회로 다이, 제1 집적 회로 다이 주위의 봉합재, 및 봉합재와 제1 집적 회로 다이 위의 재분배층을 포함한다. 패키지는 또한 복수의 기능 커넥터들에 의해 제1 패키지에 본딩된 제2 패키지를 포함한다. 기능 커넥터들과 재분배층은 제2 패키지의 제2 집적 회로 다이를 제1 집적 회로 다이에 전기적으로 연결시킨다. 패키지는 또한 제1 패키지와 제2 패키지 사이에 배치된 복수의 더미 커넥터들을 포함한다. 제1 패키지를 향하는 복수의 더미 커넥터들 각각의 일단부는 제1 패키지로부터 물리적으로 분리된다.
일 실시예에 따라, 패키지는 제1 패키지 컴포넌트를 포함하고, 제1 패키지 컴포넌트는, 봉합재 내에 캡슐화된 제1 반도체 다이, 봉합재를 관통해 연장되는 전도성 비아, 그리고 제1 반도체 다이와 전도성 비아에 전기적으로 연결된 재분배층을 구비한다. 패키지는 제2 패키지 컴포넌트의 하단 표면상에 배치된 제1 복수의 커넥터들에 의해 제1 패키지 컴포넌트에 물리적으로 본딩된 제2 패키지 컴포넌트를 더 포함한다. 패키지는 제2 패키지 컴포넌트의 하단 표면상에 배치된 제2 복수의 커넥터들을 더 포함하고, 제2 복수의 커넥터들은 제1 반도체 다이로부터 전기적으로 격리되고, 제1 복수의 커넥터들과 제2 복수의 커넥터들은 상이한 크기들을 갖는다.
일 실시예에 따라, 방법은 봉합재 내에 제1 집적 회로 다이를 캡슐화하는 단계, 제1 집적 회로 다이에 전기적으로 연결된 재분배층(redistribution layer; RDL)을 형성하는 단계, 그리고 복수의 기능 커넥터들을 사용해 기판을 RDL에 본딩시키는 단계를 포함한다. 복수의 기능 커넥터들은 제2 집적 회로 다이를 상기 제1 집적 회로 다이에 전기적으로 연결하고, 제1 집적 회로 다이와 제2 집적 회로 다이는 기판의 대향하는 측면들상에 배치된다. 방법은 기판과 RDL 사이에 복수의 더미 커넥터들을 배치하는 단계를 더 포함한다. 복수의 기능 커넥터들은 복수의 더미 커넥터들 아래로 연장되고, 복수의 기능 커넥터들은 평면도에서 복수의 더미 커넥터들을 적어도 부분적으로 둘러싼다. 본 방법은 기판과 RDL 사이에 언더필을 도포하는 단계를 포함한다.
전술된 내용은, 당업자가 본 개시의 양상을 더 잘 이해할 수 있도록 여러 실시예들의 특징들을 약술한다. 당업자는, 자신이 본 명세서에서 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위한 다른 프로세스와 구조체를 설계하기 위한 기초로서 본 발명 개시를 쉽게 이용할 수 있다는 것을 인식해야 한다. 당업자는, 이러한 등가의 구성이 본 발명 개시의 정신과 범위를 이탈하지 않고, 자신이 본 발명 개시의 정신과 범위를 이탈하지 않고 본 명세서의 다양한 변화, 대체, 및 교체를 할 수 있다는 것을 또한 인식해야 한다.
실시예들
실시예 1. 패키지에 있어서,
제1 패키지;
복수의 기능 커넥터들에 의해 상기 제1 패키지에 본딩된 제2 패키지; 및
상기 제1 패키지와 상기 제2 패키지 사이에 배치된 복수의 더미 커넥터들
을 포함하고,
상기 제1 패키지지는,
제1 집적 회로 다이;
상기 제1 집적 회로 다이 주위의 봉합재(encapsulant); 및
상기 봉합재 및 상기 제1 집적 회로 다이 위의 재분배층
을 포함하고,
상기 기능 커넥터들과 상기 재분배층은 상기 제2 패키지의 제2 집적 회로 다이를 상기 제1 집적 회로 다이에 전기적으로 연결하며,
상기 제1 패키지를 향하는 상기 복수의 더미 커넥터들 각각의 일단부는 상기 제1 패키지로부터 물리적으로 분리되는 것인, 패키지.
실시예 2. 실시예 1에 있어서, 상기 제1 패키지와 상기 제2 패키지 사이에 언더필(underfill)을 더 포함하고, 상기 언더필은 상기 복수의 기능 커넥터들과 상기 복수의 더미 커넥터들 주위에 배치되고, 상기 언더필은 상기 복수의 더미 커넥터들 각각의 하단과 상기 제1 패키지 사이에 배치되는 것인, 패키지.
실시예 3. 실시예 1에 있어서, 상기 복수의 기능 커넥터들은 평면도에서 상기 복수의 더미 커넥터들을 둘러싸는 것인, 패키지.
실시예 4. 실시예 1에 있어서, 상기 복수의 더미 커넥터들 중 하나의 더미 커넥터의 지름은 상기 복수의 기능 커넥터들 중 하나의 기능 커넥터의 지름 이하인 것인, 패키지.
실시예 5. 실시예 1에 있어서, 상기 제2 패키지는 솔더 레지스트를 더 포함하고, 상기 복수의 기능 커넥터들은 상기 솔더 레지스트를 관통해 연장되는 제1 개구들 내에 배치되고, 상기 복수의 더미 커넥터들은 상기 솔더 레지스트를 관통해 연장되는 제2 개구들 내에 배치되는 것인, 패키지.
실시예 6. 실시예 5에 있어서, 상기 제2 개구들 각각의 지름은 상기 제1 개구들 각각의 지름 이상인 것인, 패키지.
실시예 7. 실시예 1에 있어서, 상기 복수의 더미 커넥터들은 평면도에서 패턴에 배치되고, 상기 패턴은 더미 커넥터들의 어레이, 더미 커넥터들의 동심원, 더미 커넥터들의 x-형상, 또는 더미 커넥터들의 무작위 분포를 포함하는 것인, 패키지.
실시예 8. 실시예 1에 있어서, 상기 복수의 더미 커넥터들 중 인접한 더미 커넥터들 사이의 피치는, 상기 복수의 기능 커넥터들 중 인접한 기능 커넥터들 사이의 피치 이상인 것인, 패키지.
실시예 9. 실시예 1에 있어서, 상기 복수의 더미 커넥터들 각각은 솔더 볼, 전도성 필라(pillar)상에 배치된 솔더 영역, 또는 어떠한 솔더도 실질적으로 함유하지 않은 전도성 필라로 제조되는 것인, 패키지.
실시예 10. 패키지에 있어서,
제1 패키지 컴포넌트;
제2 패키지 컴포넌트의 하단 표면상에 배치된 제1 복수의 커넥터들에 의해 상기 제1 패키지 컴포넌트에 물리적으로 본딩된 상기 제2 패키지 컴포넌트; 및
상기 제2 패키지 컴포넌트의 하단 표면상에 배치된 제2 복수의 커넥터들
을 포함하고,
상기 제1 패키지 컴포넌트는,
봉합재 내에 캡슐화된 제1 반도체 다이;
상기 봉합재를 관통해 연장되는 전도성 비아; 및
상기 제1 반도체 다이 및 상지 전도성 비아에 전기적으로 연결된 재분배층
을 포함하고,
상기 제2 복수의 커넥터들은 상기 제1 반도체 다이로부터 전기적으로 격리되며, 상기 제1 복수의 커넥터들과 상기 제2 복수의 커넥터들은 상이한 크기들을 갖는 것인, 패키지.
실시예 11. 실시예 10에 있어서, 상기 제1 복수의 커넥터들과 상기 제2 복수의 커넥터들 주위에 언더필을 더 포함하고, 상기 언더필은 상기 제2 패키지 컴포넌트의 하단 표면에 수직인 라인을 따라 상기 제2 복수의 커넥터들 중 적어도 하나와 상기 제1 패키지 컴포넌트 사이에 배치되는 것인, 패키지.
실시예 12. 실시예 10에 있어서, 상기 제1 복수의 커넥터들 중 적어도 하나의 커넥터의 높이는 상기 제2 복수의 커넥터들 중 적어도 하나의 커넥터의 높이보다 큰 것인, 패키지.
실시예 13. 실시예 10에 있어서, 상기 제1 복수의 커넥터들은 평면도에서 상기 제2 복수의 커넥터들을 둘러싸는 것인, 패키지.
실시예 14. 실시예 10에 있어서, 상기 제2 복수의 커넥터들 중 적어도 하나는 상기 제1 패키지 컴포넌트의 유전체층을 접촉하는 것인, 패키지.
실시예 15. 방법에 있어서,
봉합재 내에 제1 집적 회로 다이를 캡슐화하는 단계;
상기 제1 집적 회로 다이에 전기적으로 연결된 재분배층(redistribution layer; RDL)을 형성하는 단계;
복수의 기능 커넥터들을 사용해 기판을 상기 RDL에 본딩시키는 단계로서, 상기 복수의 기능 커넥터들은 제2 집적 회로 다이를 상기 제1 집적 회로 다이에 전기적으로 연결하고, 상기 제1 집적 회로 다이와 상기 제2 집적 회로 다이는 상기 기판의 대향하는 측면들상에 배치되는 것인, 상기 본딩시키는 단계;
상기 기판과 상기 RDL 사이에 복수의 더미 커넥터들을 배치하는 단계로서, 상기 복수의 기능 커넥터들은 상기 복수의 더미 커넥터들 아래로 연장되고, 상기 복수의 기능 커넥터들은 평면도에서 상기 복수의 더미 커넥터들을 적어도 부분적으로 둘러싸는 것인, 상기 배치하는 단계; 및
상기 기판과 상기 RDL 사이에 언더필을 도포(dispense)하는 단계
를 포함하는, 방법.
실시예 16. 실시예 15에 있어서, 패키지 기판을 상기 RDL로서 상기 제1 집적 회로 다이의 대향하는 측면에 실장하는 단계를 더 포함하는, 방법.
실시예 17. 실시예 15에 있어서, 상기 언더필은 상기 기판의 주면(major surface)에 수직인 라인을 따라 상기 RDL과 상기 복수의 더미 커넥터들 사이에 연장되는 것인, 방법.
실시예 18. 실시예 15에 있어서, 상기 복수의 더미 커넥터들은 평면도에서 패턴에 배치되고, 상기 패턴은 더미 커넥터들의 어레이, 더미 커넥터들의 동심원, 더미 커넥터들의 x-형상, 또는 더미 커넥터들의 무작위 분포를 포함하는 것인, 방법.
실시예 19. 실시예 15에 있어서, 상기 복수의 더미 커넥터들 중 인접한 더미 커넥터들 사이의 피치는, 상기 복수의 기능 커넥터들 중 인접한 기능 커넥터들 사이의 피치 이상인 것인, 방법.
실시예 20. 실시예 15에 있어서, 평면도에서 상기 복수의 더미 커넥터들의 제2 측면상에서 보다 상기 복수의 더미 커넥터들의 제1 측면상에 더 많은 기능 커넥터들이 배치되며, 상기 복수의 더미 커넥터들의 제1 측면은 상기 복수의 더미 커넥터들의 제2 측면에 대향하는 것인, 방법.

Claims (10)

  1. 패키지에 있어서,
    제1 패키지;
    복수의 기능 커넥터들에 의해 상기 제1 패키지에 본딩된 제2 패키지; 및
    상기 제1 패키지와 상기 제2 패키지 사이에 배치된 복수의 더미 커넥터들
    을 포함하고,
    상기 제1 패키지지는,
    제1 집적 회로 다이;
    상기 제1 집적 회로 다이 주위의 봉합재(encapsulant); 및
    상기 봉합재 및 상기 제1 집적 회로 다이 위의 재분배층
    을 포함하고,
    상기 기능 커넥터들과 상기 재분배층은 상기 제2 패키지의 제2 집적 회로 다이를 상기 제1 집적 회로 다이에 전기적으로 연결하며,
    상기 제1 패키지를 향하는 상기 복수의 더미 커넥터들 각각의 일단부는 상기 제1 패키지로부터 물리적으로 분리되는 것인, 패키지.
  2. 제1항에 있어서,
    상기 제1 패키지와 상기 제2 패키지 사이에 언더필(underfill)을 더 포함하고, 상기 언더필은 상기 복수의 기능 커넥터들과 상기 복수의 더미 커넥터들 주위에 배치되고, 상기 언더필은 상기 복수의 더미 커넥터들 각각의 하단과 상기 제1 패키지 사이에 배치되는 것인, 패키지.
  3. 제1항에 있어서,
    상기 복수의 기능 커넥터들은 평면도에서 상기 복수의 더미 커넥터들을 둘러싸는 것인, 패키지.
  4. 제1항에 있어서,
    상기 복수의 더미 커넥터들 중 하나의 더미 커넥터의 지름은 상기 복수의 기능 커넥터들 중 하나의 기능 커넥터의 지름 이하인 것인, 패키지.
  5. 제1항에 있어서,
    상기 제2 패키지는 솔더 레지스트를 더 포함하고, 상기 복수의 기능 커넥터들은 상기 솔더 레지스트를 관통해 연장되는 제1 개구들 내에 배치되고, 상기 복수의 더미 커넥터들은 상기 솔더 레지스트를 관통해 연장되는 제2 개구들 내에 배치되는 것인, 패키지.
  6. 제5항에 있어서,
    상기 제2 개구들 각각의 지름은 상기 제1 개구들 각각의 지름 이상인 것인, 패키지.
  7. 제1항에 있어서,
    상기 복수의 더미 커넥터들은 평면도에서 패턴에 배치되고, 상기 패턴은 더미 커넥터들의 어레이, 더미 커넥터들의 동심원, 더미 커넥터들의 x-형상, 또는 더미 커넥터들의 무작위 분포를 포함하는 것인, 패키지.
  8. 제1항에 있어서,
    상기 복수의 더미 커넥터들 중 인접한 더미 커넥터들 사이의 피치는, 상기 복수의 기능 커넥터들 중 인접한 기능 커넥터들 사이의 피치 이상인 것인, 패키지.
  9. 패키지에 있어서,
    제1 패키지 컴포넌트;
    제2 패키지 컴포넌트의 하단 표면상에 배치된 제1 복수의 커넥터들에 의해 상기 제1 패키지 컴포넌트에 물리적으로 본딩된 상기 제2 패키지 컴포넌트; 및
    상기 제2 패키지 컴포넌트의 하단 표면상에 배치된 제2 복수의 커넥터들
    을 포함하고,
    상기 제1 패키지 컴포넌트는,
    봉합재 내에 캡슐화된 제1 반도체 다이;
    상기 봉합재를 관통해 연장되는 전도성 비아; 및
    상기 제1 반도체 다이 및 상지 전도성 비아에 전기적으로 연결된 재분배층
    을 포함하고,
    상기 제2 복수의 커넥터들은 상기 제1 반도체 다이로부터 전기적으로 격리되며, 상기 제1 복수의 커넥터들과 상기 제2 복수의 커넥터들은 상이한 크기들을 갖는 것인, 패키지.
  10. 방법에 있어서,
    봉합재 내에 제1 집적 회로 다이를 캡슐화하는 단계;
    상기 제1 집적 회로 다이에 전기적으로 연결된 재분배층(redistribution layer; RDL)을 형성하는 단계;
    복수의 기능 커넥터들을 사용해 기판을 상기 RDL에 본딩시키는 단계로서, 상기 복수의 기능 커넥터들은 제2 집적 회로 다이를 상기 제1 집적 회로 다이에 전기적으로 연결하고, 상기 제1 집적 회로 다이와 상기 제2 집적 회로 다이는 상기 기판의 대향하는 측면들상에 배치되는 것인, 상기 본딩시키는 단계;
    상기 기판과 상기 RDL 사이에 복수의 더미 커넥터들을 배치하는 단계로서, 상기 복수의 기능 커넥터들은 상기 복수의 더미 커넥터들 아래로 연장되고, 상기 복수의 기능 커넥터들은 평면도에서 상기 복수의 더미 커넥터들을 적어도 부분적으로 둘러싸는 것인, 상기 배치하는 단계; 및
    상기 기판과 상기 RDL 사이에 언더필을 도포(dispense)하는 단계
    를 포함하는, 방법.
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