KR20200138631A - 패키징 공정에서의 에어 채널 형성 - Google Patents

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KR20200138631A
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완-유 리
치앙 린
유에-팅 린
후아-웨이 쳉
리-시엔 후앙
유-시앙 후
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    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
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    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48257—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a die pad of the item
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    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
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    • H01L2225/1047—Details of electrical connections between containers
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
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    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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Abstract

본 발명은 재구성된 웨이퍼를 형성하는 단계를 포함하고, 이 재구성 웨이퍼를 형성하는 단계는, 캡슐화제 내에 디바이스 다이를 캡슐화하는 단계, 디바이스 다이 및 캡슐화제 위에 유전체 층을 형성하는 단계, 디바이스 다이에 전기적으로 커플링하도록 유전체 층 내로 연장된 복수의 재배선 라인을 형성하는 단계, 및 복수의 재배선 라인을 형성하는 공통 공정에서 금속 링을 형성하는 단계를 포함한다. 이 금속 링은 복수의 재배선 라인을 에워싸고 있고, 금속 링은 재구성된 웨이퍼의 스크라이브 라인 내로 연장된다. 재구성된 웨이퍼의 스크라이브 라인을 따라 다이-쏘우 공정이 수행되어 재구성된 웨이퍼로부터 패키지를 분리한다. 패키지는 디바이스 다이 및 금속 링의 적어도 일부분을 포함한다.

Description

패키징 공정에서의 에어 채널 형성{AIR CHANNEL FORMATION IN PACKAGING PROCESS}
본 발명은 반도체 다이의 패키징에 관한 것이고, 보다 구체적으로는 패키징 공정에서의 에어 채널 형성에 관한 것이다.
반도체 기술의 진화와 함께, 반도체 칩/다이는 점점 더 작아지고 있다. 그 동안에, 더 많은 기능들이 반도체 다이에 집적될 필요가 있다. 따라서, 반도체 다이는 점점 더 많은 수의 I/O 패드를 더 작은 영역으로 패킹할 필요가 있고, I/O 패드의 밀도는 시간에 따라 빠르게 상승한다. 결과적으로, 반도체 다이의 패키징이 더욱 어려워지고, 그것은 패키징의 수율에 악영향을 미친다.
종래의 패키지 기술은 두 카테고리로 나눌 수 있다. 제 1 카테고리에서, 웨이퍼의 다이는 쏘잉되기 전에 패키징된다. 이 패키징 기술은 처리량을 향상시키고 비용이 절감되는 등의 일부 장점을 가진다. 또한, 적은 언더필 또는 몰딩 컴파운드가 필요하다. 그러나, 이 패키징 기술은 또한 단점을 가지고 있다. 다이의 크기가 점점 작아지기 때문에 각각의 패키지는 오직, 각 다이의 I/O 패드가 각각의 다이의 표면 바로 위의 영역에 제한되는 팬-인(fan-in) 유형 패키지일 수 있다. 다이의 제한된 영역으로, I/O 패드의 피치 제한으로 인해 I/O 패드의 수가 제한된다. 패드의 피치가 감소된다면 솔더 브리지가 발생할 수 있다. 또한, 고정된 볼-크기 요건 하에서, 솔더 볼은 특정 크기를 가져야하며, 이는 다이의 표면에 패킹될 수 있는 솔더 볼의 수를 제한한다.
패키징의 다른 카테고리에서, 다이는 패키징되기 전에 웨이퍼로부터 소잉된다. 이 패키징 기술의 유리한 특징은 팬-아웃 패키지를 형성할 수 있다는 것이다, 즉, 다이 상의 I/O 패드를 다이보다 더 큰 면적으로 재분배할 수 있으며, 따라서 다이의 표면 상에 패킹된 I/O 패드의 수를 증가시킬 수 있다. 이 패키징 기술의 또 다른 유리한 특징은 "노운-굿-다이(known-good-die)"가 패키징되고 결함이 있는 다이가 폐기되며, 따라서 결함이 있는 다이에서 비용과 노력을 낭비되지 않는다는 것이다.
본 개시의 양상은 첨부 도면과 함께 판독될 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업상 표준 시행에 따라 다양한 피처들이 일정한 비율로 그려지지 않았음이 주목된다. 실제, 다양한 피처들의 치수는 설명의 명료함을 위해 임의로 확대 또는 축소될 수 있다.
도 1 내지 도 16는 일부 실시예에 따른 패키지의 형성에서의 중간 단계를 예시한다.
도 17은 일부 실시예에 따른 시일 링의 단면도를 예시한다.
도 18은 일부 실시예에 따른 재배선 라인의 단면도를 예시한다.
도 19 내지 도 22는 일부 실시예에 따른 일부 패키지의 단면도를 예시한다.
도 23은 일부 실시예에 따른 재구성된 웨이퍼의 평면도이다.
도 24는 일부 실시예에 따른 재구성된 웨이퍼의 스크라이브 라인의 단면도를 예시한다.
도 25는 일부 실시예에 따른 패키지의 평면도를 예시한다.
도 26은 일부 실시예에 따른 패키지를 형성하기 위한 공정 흐름을 예시한다.
이하의 개시는 본 발명의 상이한 피처(feature)들을 구현하기 위한 많은 상이한 실시예 또는 예시들을 제공한다. 본 개시를 간략화하기 위해서 컴포넌트 및 배열의 구체적인 예시들이 이하에 설명된다. 물론, 이들은 단지 예시를 위한 것이며 한정을 의도하는 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처상의 또는 그 위의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이고, 그 자체가 개시된 다양한 실시예들 및/또는 구성들 사이의 관계를 설명하는 것은 아니다.
또한, 도면들에 예시된 바와 같은 하나의 요소 또는 피처에 대한 다른 요소(들) 또는 피처(들)의 관계를 설명하기 위해서 "아래 놓인", "밑", "하부", "위에 놓인", "상부" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향 외에 이용 또는 동작 중에 있는 디바이스의 상이한 배향들을 포함하도록 의도된 것이다. 장치는 다르게 배향(90도 회전 또는 다른 배향)될 수 있고, 여기서 사용되는 공간 상대적인 기술어는 마찬가지로 적절하게 해석될 수 있다.
에어 채널을 포함하는 패키지 및 그 형성 방법이 다양한 실시예에 따라 제공된다. 집적 팬-아웃(Integrated Fan-Out; InFO) 패키지를 형성하는 중간 단계가 일부 실시예에 따라 예시된다. 일부 실시예의 몇몇의 변형이 논의된다. 다양한 도면들과 예시적인 실시예들 전반에 걸쳐, 동일한 요소들을 지정하기 위해 동일한 참조 번호들이 이용된다.
실시예들은 특정 문맥, 즉 에어 채널을 포함한 패키지에 관하여 설명될 것이다. 본 명세서에서 논의된 실시예는 본 개시의 특허 대상을 제조하거나 사용할 수 있는 예시들을 제공하고, 본 분야의 당업자들은 상이한 실시예의 고려된 범위 내에 머무르면서 이루어질 수 있는 수정을 쉽게 이해할 것이다. 이하 도면에서의 유사한 참조 번호 및 문자는 유사한 컴포넌트를 지칭한다. 방법 실시예가 특정 순서로 수행되는 것으로 논의될 수 있지만, 다른 방법 실시예가 임의의 논리적 순서로 수행될 수 있다.
도 1 내지 도 16는 일부 실시예에 따른 패키지의 형성에서의 중간 단계의 단면도를 예시한다. 도 1 내지 도 16에 도시된 공정들은 또한 도 26에 도시된 공정 흐름(300)에서 개략적으로 예시된다.
도 1을 참조하면, 캐리어(20)가 제공되고, 이형 필름(release film)(22)이 캐리어(20) 상에 코팅된다. 캐리어(20)는 투명한 재료로 형성되고, 유리 캐리어, 세라믹 캐리어, 유기 캐리어 등일 수 있다. 캐리어(20)는 라운딩된 상면 형상을 가질 수 있고, 실리콘 웨이퍼의 크기를 가질 수 있다. 이형 필름(22)은 캐리어(20)의 상단 표면과 물리적으로 접촉한다. 이형 필름(22)은 광-열 변환(Light-To-Heat-Conversion; LTHC) 코팅 재료로 형성될 수 있다. 이형 필름(22)은 코팅을 통해 캐리어(20) 상에 도포될 수 있다. 본 개시의 일부 실시예에 따르면, LTHC 코팅 재료는 광/복사선(예를 들어, 레이저 빔)의 열 하에 분해될 수 있고, 따라서 캐리어(20)를 그 위에 형성된 구조물로부터 해방시킬 수 있다.
일부 실시예에 따르면, 또한 도 1에 도시된 바와 같이, 폴리머 버퍼 층(24)이 LTHC 코팅 재료(22) 상에 형성된다. 폴리머 버퍼 층(24)은 폴리벤조옥사졸(PBO), 폴리이미드, 벤조시클로부텐(BCB), 또는 다른 적용가능한 폴리머로 형성될 수 있다. 금속 시드 층(25)은 예를 들어 물리적 기상 증착(Physical Vapor Deposition; PVD)을 통해 폴리머 버퍼 층(24) 위에 형성된다. 금속 시드 층(25)은 폴리머 버퍼 층(24)과 물리적으로 접촉될 수 있다. 본 개시의 일부 실시예에 따르면, 금속 시드 층(25)은 티타늄 층 및 티타늄 층 위의 구리 층을 포함한다. 본 개시의 일부 실시예에 따르면, 금속 시드 층(25)은 버퍼 유전체 층(24)에 접촉한 구리 층을 포함한다.
도 2 내지 도 4는 폴리머 버퍼 층(24) 위의 금속 포스트(metal post)(32)의 형성을 예시한다. 각각의 공정은 도 26에 도시된 공정 흐름에서 공정(302)으로서 예시된다. 설명 전체에 걸쳐, 금속 포스트(32)는 후속하여 디스펜스된 캡슐화제(encapsulant)를 관통하기 때문에, 금속 포스트(32)는 대안적으로 관통-비아(32)로 지칭된다.
도 2에 나타낸 바와 같이, 포토레지스트(26)는 금속 시드 층(25) 위에 형성된다. 그 후, 노광 공정이 포토리소그래피 마스크(도시되지 않음)를 사용하여 포토레지스트(26)에 대해 수행된다. 후속하는 현상 공정 후에, 개구부(28)가 포토레지스트(26) 내에 형성되어 금속 시드 층(25)의 일부 부분이 개구부(28)를 통해 노출되게 한다.
이어서, 도 3에 도시된 바와 같이, 금속 포스트(32)는 개구부(28) 내에 금속 재료를 도금함으로써 형성된다. 도금된 금속 재료는 구리 또는 구리 합금을 포함할 수 있다. 금속 포스트(32)가 개구부(28)에 의해 한정(confine)되도록 금속 포스트(32)의 상단 표면은 포토레지스트(26)의 상단 표면보다 낮다. 금속 포스트(32)는 실질적으로 수직이고 직선인 가장자리를 가질 수 있다. 대안적으로, 금속 포스트(32)는 단면도에서 금속 포스트(32)의 중간부가 각각의 상단부 및 하단부보다 좁은 모래 시계 형상을 가질 수 있다.
후속하는 단계에서, 포토레지스트(26)는 제거되고, 금속 시드 층의 하부 부분이 노출된다. 금속 시드 층(25)의 노출된 부분은 그 후 에칭 단계, 예를 들어, 복수의 이방성 및/또는 등방성 에칭 공정에서 제거된다. 남아있는 시드 층(25)의 가장자리는 그러므로 금속 포스트(32)의 각각의 중첩하는 부분과 실질적으로 동일 종점(co-terminus)을 가진다. 결과의 금속 포스트(32)는 도 4에 도시된다. 설명 전반에 걸쳐, 금속 시드 층(25)의 남아있는 부분은 금속 포스트(32)의 일부로서 간주되며, 개별적으로 도시되지 않는다. 금속 포스트(32)의 상면도 형상은 원형 형상, 직사각형, 육각형, 팔각형 등을 포함하지만, 이에 제한되지 않는다. 금속 포스트(32)의 형성 후에, 폴리머 버퍼 층(24)이 노출된다.
도 5는 디바이스 다이(36)의 배치 및 부착을 예시한다. 각각의 공정은 도 26에 도시된 공정 흐름에서 공정(304)으로서 예시된다. 디바이스 다이(36)은 점착 필름인 다이 부착 필름(Die-Attach Film; DAF)을 통해 폴리머 버퍼 층(24)에 부착될 수 있다. DAF(38)는 디바이스 다이(36)가 폴리머 버퍼 층(24) 상에 배치되기 전에 디바이스 다이(36) 상에 사전 부착될 수 있다. 디바이스 다이(36)는 DAF(38)와 물리적으로 접촉하는 후방 표면(표면이 아래로 향함)을 갖는 반도체 기판을 포함할 수 있다. 디아비스 다이(36)는 반도체 기판의 전방 표면(표면이 위로 향함)에서 집적 회로 디바이스(예를 들어, 도시되지 않은 트랜지스터를 포함하는 능동 디바이스 등)를 포함할 수 있다. 본 개시의 일부 실시예에 따르면, 디바이스 다이(36)는, 중앙 처리 장치(Central Processing Unit; CPU) 다이, 그래픽 처리 장치(Graphic Processing Unit; GPU) 다이, 모바일 애플리케이션 다이, 마이크로 컨트롤 유닛(Micro Control Unit; MCU) 다이, 입출력(Input-Output; IO) 다이, 베이스밴드(BaseBand; BB) 다이 또는 애플리케이션 프로세서(Application Processor; AP) 다이 등일 수 있는, 로직 다이이다. 캐리어(20)가 웨이퍼 레벨에 있기 때문에, 하나의 디바이스 다이(36)가 도시되어 있지만 , 복수의 동일한 디바이스 다이(36)가 폴리머 버퍼 층(24) 위에 배치되고, 복수의 행 및 복수의 열을 포함하는 어레이로서 할당될 수 있다.
일부 실시예에 따르면, 금속 필러(42)(예를 들어, 구리 필러)가 디바이스 다이(36)의 부분으로서 사전 형성되고, 금속 필러(42)는 디바이스 다이(36)에서 트랜지스터(도시되지 않음)와 같은 집적 회로 디바이스에 전기적으로 커플링된다. 본 개시의 일부 실시예에 따르면, 폴리머와 같은 유전체 재료가 이웃하는 금속 필러(42) 사이의 갭을 충진하여 상단 유전체 층(44)을 형성한다. 상단 유전체 층(44)은 또한 금속 필러(42)를 커버하고 보호하는 부분을 포함할 수 있다. 본 개시의 일부 실시예에 따르면, 폴리머 층(44)은 PBO, 폴리이미드 등으로 형성될 수 있다.
이어서, 디바이스 다이(36) 및 금속 포스트(32)는 도 6에 도시된 바와 같이 캡슐화제(48) 내에 캡슐화된다. 각각의 공정은 도 26에 도시된 공정 흐름에서 공정(306)으로서 예시된다. 캡슐화제(48)는 이웃하는 금속 포스트(32) 사이의 갭 및 금속 포스트(32)와 디바이스 다이(36) 사이의 갭을 충진한다. 캡슐화제(48)는 몰딩 화합물, 몰딩 언더필, 에폭시 및/또는 수지를 포함할 수 있다. 캡슐화제(48)의 상단 표면은 금속 필러(42)의 상단부보다 높다. 몰딩 화합물로 형성되는 경우, 캡슐화제(48)는, 폴리머, 수지, 에폭시 등일 수 있는 베이스 재료 및 베이스 재료 내의 충진제 입자를 포함할 수 있다. 충진제 입자는 SiO2, Al2O3, 실리카 등의 유전체 입자일 수 있고, 구 형상을 가질 수 있다. 또한, 구형 충진제 입자는 복수의 상이한 직경을 가질 수 있다. 캡슐화제(48) 내의 베이스 재료 및 충진제 입자는 모두 폴리머 버퍼 층(24)과 물리적으로 접촉할 수 있다.
후속하는 단계에서, 화학 기계 연마(Chemical Mechanical Polish; CMP) 공정 또는 기계적 연삭 공정과 같은 평탄화 공정이 금속 포스트(32) 및 금속 필러(42)가 노출될 때까지 캡슐화제(48) 및 유전체 층(44)을 박막화하도록 수행된다. 각각의 공정은 또한 도 26에 도시된 공정 흐름에서 공정(306)으로서 예시된다. 평탄화 공정으로 인해, 금속 포스트(32)의 상단부는 금속 필러(42)의 상단 표면과 실질적으로 같은 레벨이고(동일 평면 상에 있고), 캡슐화제(48)의 상단 표면과 실질적으로 동일 평면 상에 있다. 금속 포스트(32)는 캡슐화제(48)를 관통하기 때문에, 후속하는 단락에서 관통-비아(32)로서 대안적으로 지칭된다.
도 7 내지 도 13은 전면(front-side) 재배선 구조물의 형성을 예시한다. 도 7 및 도 8은 재배선 라인(Redistribution Line; RDL)의 제 1 층 및 각각의 유전체 층 형성을 예시한다. 도 7을 참조하면, 유전체 층(50)이 형성된다. 각각의 공정은 도 26에 도시된 공정 흐름에서 공정(308)으로서 예시된다. 본 개시의 일부 실시예에 따르면, 유전체 층(50)은 PBO, 폴리이미드 등과 같은 폴리머로 형성된다. 형성 방법은 유동가능한 형태의 유전체 층(50)을 코팅한 후, 유전체 층(50)을 경화하는 단계를 포함한다. 본 개시의 대안의 실시예에 따르면, 유전체 층(50)은 실리콘 질화물, 실리콘 산화물 등과 같은 무기 유전체 재료로 형성된다. 형성 방법은 코팅, 화학적 기상 증착(Chemical Vapor Deposition; CVD), 원자 층 증착(Atomic Layer Deposition; ALD), 플라즈마-강화 화학적 기상 증착(Plasma-Enhanced Chemical Vapor Deposition; PECVD) 또는 다른 응용가능한 퇴적 방법을 포함할 수 있다. 그 후, 비아 개구부(52)가 유전체 층(50)을 패터닝함으로써 형성된다. 각각의 공정은 또한 도 26에 도시된 공정 흐름에서 공정(308)으로서 예시된다. 유전체 층(50)이 PBO 또는 폴리이미드와 같은 광감성 재료로 형성되는 일부 실시예에 따르면, 개구부(52)의 형성은 리소그래피 마스크를 사용한 노광 공정 및 현상 공정을 포함한다. 관통-비아(32) 및 금속 필러(42)는 비아 개구부(52)를 통해 노출된다.
비아 개구부(52) 외에, 개구부(53) 및, 아마도, 개구부(54)가 또한 형성된다. 본 개시의 일부 실시예에 따르면, 패키징 공정은 웨이퍼 레벨에서 수행되고, 복수의 디바이스 다이(36)가 캐리어(20) 상에 위치되고, 도 23에 도시된 바와 같이, 결국 복수의 패키지(102)로 개별적으로 쏘잉되는, 재구성된 웨이퍼(reconstructed wafer)(100)를 형성하기 위해 공통 공정에서 패키지된다. 도 23은 일부 실시예에 따른 재구성된 웨이퍼(100)의 상면도를 예시한다. 각각 디바이스 다이(36) 및 대응하는 관통-비아(32) 및 RDL 등을 포함하는 복수의 패키지(102)가 재구성된 웨이퍼(100) 내의 어레이로서 형성된다. 스크라이브 라인(110)이 패키지(102)를 개별적으로 분리하는 그리드로서 형성된다. 도 7에 도시된 바와 같이, 관통-비아(32) 및 디바이스 다이(36)가 위치되는 영역은, 주변 영역(104)에 의해 둘러싸인 내부 패키지 영역(102’)으로서 표시된다. 주변 영역(104)은 각각의 패키지의 내부 패키지 영역(102’)을 에워싸고 있는 링 형상의 영역(각각의 패키지의 상면도에서)을 형성한다. 주변 영역(104) 내에 형성된 피처들 각각은 내부 패키지 영역(102’)을 에워싸고 있는 링을 형성할 수 있다. 예시적인 링 형상의 주변 영역(104)은 도 23에 도시되어 있고, 다른 패키지(012)가 또한, 도시되지 않았지만, 동일한 링 형상의 주변 영역을 가진다.
도 7에서, 좌측의 스크라이브 라인(110)은 각각의 스크라이브 라인(110)의 절반(우측 절반)를 도시하고, 각각의 스크라이브 라인(110)의 좌측 절반은 도시되지 않는다. 스크라이브 라인(110)의 좌측 절반 내의 피처는 후속하는 공정에서 형성될 피처를 미러링할 수 있다. 도 7의 단면도는 도 23의 기준 단면 SC-SC(도 25에 또한 도시 됨)로부터 얻어질 수 있다. 도 24는 좌측 절반과 우측 절반이 모두 도시되도록 예시적인 스크라이브 라인(110)의 단면도를 개략적으로 도시한다. 도 24에 도시된 바와 같이 스크라이브 라인(110) 내에 형성된 피처는 후속하는 단락에서 논의될 것이다.
도 7을 다시 참조하면, 본 개시의 일부 실시예에 따라, 개구부(53) 각각은 각각의 패키지의 가장자리에 인접한 4개의 스크라이브 라인(110)(도 23) 내로 연장되도록 형성된다. 개구부(53)는 따라서 링 형상의 개구부를 형성한다. 따라서, 도 23에서 알 수 있는 바와 같이, 각각의 패키지 영역(102’/104)을 에워싸고 있는 링을 각각 형성하는 복수의 개구부(53)(도시되지 않음)가 있을 것이다. 도 24에 도시된 바와 같이, 유전체 층(50)의 일부분(50’)은 각각의 스크라이브 라인(110)의 중심에 남을 수 있다. 스크라이브 라인(110) 내의 부분(50’)은 유전체 그리드로서 연결된다. 유전체 그리드는 개구부(53)를 서로 분리시킨다. 또한, 개구부(54)는 도 7 및 도 23으로부터 실현될 수 있는 바와 같이 내부 패키지 영역(102’)을 에워싸고 있는 링을 형성할 것이다.
이어서, 도 8을 참조하면, 금속 링(56)(또한 도 24 참조), 금속 링(58) 및 RDL(60)이 형성된다. 각각의 공정은 도 26에 도시된 공정 흐름에서 공정(310)으로서 예시된다. 형성 공정은, 도 7에 도시된 구조물 상에 블랭킷 금속 시드 층(도시되지 않음)을 형성하는 것, 도금 마스크(예를 들어, 포토레지스트)를 형성 및 패터닝하여 금속 시드 층의 일부 부분을 드러내는 것, 도금 마스크 내의 개구부 내에 금속 링(56), 금속 링(58) 및 RDL(60)을 도금하는 것, 도금 마스크를 제거하는 것, 및 도금 마스크에 의해 이전에 커버된 금속 시드 층의 부분을 에칭하는 것을 포함한다. 본 개시의 일부 실시예에 따르면, 금속 시드 층은 티타늄 층 및 티타늄 층 위의 구리 층을 포함한다. 금속 시드 층의 형성은 예를 들어, PVD를 포함할 수 있다. 금속 시드 층은 개구부(52, 53, 및 54) 내로 연장되고, 관통 비아(32) 및 금속 필러(42)와 접촉한다. 본 개시의 일부 실시예에 따르면, 도금된 금속은 구리 또는 구리 합금을 포함한다. 도금은 전기 화학 도금 또는 무전해 도금을 포함할 수 있다.
금속 링(56), 금속 링(58), 및 RDL(60) 각각은 유전체 층(50) 내의 비아 부분 및 유전체 층(50) 위의 금속 트레이스 부분을 포함할 수 있다. RDL(60)의 비아 부분은 금혹 필러(42) 또는 관통-비아(32)와 접촉하고 있다. 금속 링(56) 및 금속 링(58)의 비아 부분은 캡슐화제(48)의 상단 표면과 접촉하고 있다.
도 9을 참조하면, 유전체 층(66)이 형성된다. 각각의 공정은 도 26에 도시된 공정 흐름에서 공정(312)으로서 예시된다. 유전체 층(66)은 PBO, 폴리이미드, BCB 또는 다른 유기 또는 무기 재료를 포함할 수 있는 유전체 층(50)을 형성하기 위한 동일한 후보 재료 그룹으로부터 선택된 재료를 사용하여 형성될 수 있다. 개구부(68, 69, 및 70)은 그 후 예를 들어 노광 공정 및 현상 공정을 통해 유전체 층(66) 내에 형성된다. 유전체 층(66)은 RDL(60)을 커버한다. RDL(60), 금속 링(58) 및 금속 링(56)의 일부 부분은 개구부(68, 69, 및 70)를 통해 각각 노출된다. 개구부(70)은 스크라이브 라인(110) 및 주변 영역(104) 내로 연장된다.
일부 실시예에 따르면, 유전체 층(66)의 가장자리는 유전체 층(50)의 가장자리로부터 [각각의 패키지의 중심 라인(102C)를 향해] 거리(D1)만큼 리세스된다. 일부 실시예에 따르면, 리세스 거리(D1)은 약 2μm 내지 약 15μm의 범위 내이고, 대략 8μm일 수 있다. 리세스는 상이한 유전체 층 사이의 오버레이 공정 윈도우를 개선하기 위해 채택된다. 유전체 층(66)은 금속 링(56)의 외부 부분이 노출된 상태에서 금속 링(56)의 가장자리 부분을 커버할 수 있다.
도 10을 참조하면, RDL(72), 금속 링(74), 및 금속 링(76)이 형성된다. 각각의 공정은 도 26에 도시된 공정 흐름에서 공정(314)으로서 예시된다. RDL(72), 금속 링(74), 및 금속 링(76)의 형성 공정은 RDL(60)의 형성과 본질적으로 동일할 수 있다. RDL(72)은 또한 유전체 층(66) 위의 금속 라인 부분 및 RDL(60)과 접촉하기 위해 유전체 층(76)의 개구부로 연장되는 비아 부분을 포함한다. RDL(72), 금속 링(74), 및 금속 링(76)의 형성은 RDL(60), 금속 링(58), 및 금속 링(56)의 형성 공정과 유사할 수 있다.
도 11은 유전체 층 위의 유전체 층(78)의 형성을 예시한다. 각각의 공정은 도 26에 도시된 공정 흐름에서 공정(316)으로서 예시된다. 이어서, 유전체 층(78) 내에 개구부(79, 80 및 81)이 형성된다. 개구부(81)은 스크라이브 라인(110) 및 주변 영역(104) 내로 연장된다. 유전체 층(78)은 유전체 층(50 및 66)을 형성하기 위한 동일 후보 재료 그룹으로부터 선택된 재료로 형성될 수 있다. 일부 실시예에 따르면, 유전체 층(78)의 가장자리는 유전체 층(66)의 각각의 가장자리로부터 중심 라인(102C)을 향해 거리(D2)만큼 리세스된다. 일부 실시예에 따르면, 리세스 거리(D2)은 약 2μm 내지 약 15μm의 범위 내이고, 대략 8μm일 수 있다. 유전체 층(78)은 금속 링(76)의 외부 부분이 노출된 상태에서 금속 링(76)의 가장자리 부분을 커버할 수 있다.
도 12을 참조하면, RDL(82), 금속 링(84), 및 금속 링(86)이 형성된다. 각각의 공정은 도 26에 도시된 공정 흐름에서 공정(318)으로서 예시된다. RDL(82), 금속 링(84), 및 금속 링(86)의 형성은 RDL(60), 금속 링(58), 및 금속 링(56)의 형성과 본질적으로 동일할 수 있다. RDL(82), 금속 링(84), 및 금속 링(86)은 또한 알루미늄, 구리, 텅스텐 또는 이들의 합금을 포함하는 금속 또는 금속 합금으로 형성될 수 있다. 도시된 예시적인 실시예에서는 3층의 RDL이 형성되었지만, 패키지는 1층, 2층 또는 3층 이상의 층과 같은 임의의 수의 RDL 층을 가질 수 있다는 것을 인지된다.
도 13은 유전체 층(88)의 형성을 예시한다. 각각의 공정은 도 26에 도시된 공정 흐름에서 공정(320)으로서 예시된다. 유전체 층(88)은 유전체 층(50, 66 및 78)을 형성하기 위한 동일 후보 재료 그룹으로부터 선택된 재료로 형성될 수 있다. 예를 들어, 유전체 층(88)은 PBO, 폴리이미드 또는 BCB를 사용하여 형성될 수 있다. 개구부[UBM(90) 및 전기 커넥터(92)에 의해 점유됨]가 유전체 층(88) 내에 형성되어 RDL(82)의 일부인 하부 금속 패드를 노출시킨다. 개구부(89)은 스크라이브 라인(110) 및 주변 영역(104) 내로 연장되도록 또한 형성된다. 일부 실시예에 따르면, 유전체 층(88)의 가장자리는 유전체 층(78)의 가장자리로부터 중심 라인(102C) 거리(D3)만큼 리세스된다. 일부 실시예에 따르면, 리세스 거리(D3)은 약 2μm 내지 약 15μm의 범위 내이고, 대략 8μm일 수 있다. 유전체 층(88)은 금속 링(86)의 외부 부분이 노출된 상태에서 금속 링(86)의 가장자리 부분을 커버할 수 있다.
도 13는 또한 일부 실시예에 따른 언더 범프 금속(Under-Bump Metallurgy; UBM)(90) 및 전기 커넥터(92)의 형성을 예시한다. 각각의 공정은 도 26에 도시된 공정 흐름에서 공정(322)으로서 예시된다. 본 개시의 일부 실시예에 따르면, UBM(90)은 RDL(82) 내의 금속 패드와 접촉하기 위해 유전체 층(88) 내의 개구부 내로 연장되도록 형성된다. UBM(90)은 니켈, 구리, 티타늄 또는 이들의 다중층으로 형성될 수 있다. 일부 실시예에 따르면, UBM(90)은 티타늄 층 및 티타늄 층 위의 구리 층을 포함한다.
그 후 전기 커넥터(92)가 일부 실시예에 따라 형성된다. 전기 커넥터(92)의 형성은, UBM(90)의 노출된 부분 상에 솔더 볼을 위치시키는 것, 및 그 후 솔더 볼을 리플로우하는 것을 포함할 수 있다. 본 개시의 대안의 실시예에 따르면, 전기 커넥터(92)의 형성은 UBM(90) 위에 솔더 층을 형성하기 위한 도금 단계를 수행하는 것, 및 그 후 솔더 층을 리플로우하는 것을 포함한다. 전기 터넥터(92)는 또한, 도금을 통해 또한 형성될 수 있는, 비솔더 금속 필러(non-solder metal pillar), 또는 비솔더 금속 필러 위의 금속 필러 및 솔더 캡일 수 있다. 설명 전반에 걸쳐, 유전체 버퍼 층(24)과 상부 구조물을 조합하여 포함하는 구조물은 재구성된 웨이퍼(100)으로 지칭된다.
도 13에 도시된 구조물에 있어서, 시일 링(120)은 주변 영역(104) 내에 형성되고, 함께 접합되어 통합된 시일 링(integrated seal ring)을 형성하는 금속 링(58, 74 및 84)을 포함한다. 시일 링(120)은 그 내부에 RDL(60, 72 및 82)을 에워싸고 있다. 일부 실시예에 따르면, 시일 링(120)은 전기적으로 접지되거나 전기적으로 플로팅된다.
도 13에 도시된 시일 링(120)은 개략적으로 예시되어 있다. 도 17은 금속 링(58, 74 및 84)을 포함한 시일 링(120)의 보다 상세한 도면을 예시한다. 상부 금속 링(58, 74 및 84)은 각각의 하부 금속 링의 트레이스 부분 상에 적층된다. 시일 링(120)은 예를 들어, 약 30㎛ 내지 약 50㎛의 범위 내에 있을 수 있는 폭(W1)을 차지할 수 있다.
도 18은 RDL(60, 72 및 82) 중 어느 것일 수 있는 RDL의 보다 상세한 도면을 예시한다. RDL은 하부 유전체 층 내로 하향하여 연장되는 비아 부분, 및 각각의 유전체 층 위의 트레이스 부분을 포함한다.
또한, 도 13에 도시된 바와 같이, 스크라이브 라인(110) 내의 개구부는 에어 채널(122)을 형성한다. 재구성된 웨이퍼(100)는 그리드를 형성하기 위해 상호연결된 복수의 에어 채널(122)을 포함한다. 에어 채널(122)은 스크라이브 라인(110) 내로 연장되며, 주변 영역(104) 내로 연장될 수 있다. 일부 실시예에 따르면, 에어 채널(122)의 상부 부분은 각각의 하부 부분보다 더 넓을 수 있다. 또한, 금속 링(56, 76 및 86)은, 스크라이브 라인(110)으로 연장되며 주변 영역(104)으로 연장될 수 있는 통합된 금속 링을 형성하기 위해 상호연결된다.
이어서, 도 14를 참조하면, 재구성된 웨이퍼(100)는, 전기 커넥터(92)가 프레임(124) 내의 테이프를 향해 부착된 상태로, 프레임(124)에 부착된다. 재구성된 웨이퍼(100)는 그 후, 예를 들어 이형 필름(22) 상에 레이저 빔을 투사함으로써, 캐리어(20)(도 13)로부터 분해된다. 이형 필름(22)은 레이저 빔의 열에 의해 분해된다. 도 14에서, 에어 채널(122)은 프레임(124)과 재구성된 웨이퍼(100) 사이의 공간으로부터 에어를 배출하는 기능을 가진다. 후속 공정에서, 예를 들어, 일부 세정 공정에서 플라즈마가 생성될 수 있고, 공기 채널은 가스가 제거된(outgassed) 가스를 배출하도록 사용되어, 재구성된 웨이퍼(100)가 프레임(124)으로부터 박리되지 않게 한다. 에어 채널이 형성되지 않으면, 사전 그루빙 공정이 에어 채널을 형성하기 위해 수행될 필요가 있을 수 있다. 사전 그루빙 공정은 추가 제조 비용을 발생시킨다. 이에 비해, 본 개시의 실시예에 따라 형성된 에어 채널은 추가 제조 비용을 발생시키지 않으므로, 사전 그루빙 공정의 비용을 절약할 수 있다.
이어서, 도 15를 참조하면, 에를 들어 레이저 드릴링을 통해 유전체 버퍼 층(24) 내에 개구부(126)가 형성된다. 관통 비아(32)가 티타늄 층을 포함하고 티타늄 층이 금속 시드 층(25)(도 2)으로부터 오는 경우, 티타늄 층은 에칭을 통해 제거될 수 있고, 따라서 관통 비아( 32)에서 구리가 노출될 수 있다.
그 후, 재구성된 웨이퍼(100)는 다이-쏘우(die-saw) 공정에서 싱귤에이팅될 수 있다. 각각의 공정은 도 26에 도시된 공정 흐름에서 공정(324)으로서 예시된다. 예를 들어, 블레이드는 스크라이브 라인(110)을 쏘잉(saw-through)하여 웨이퍼(100)를 복수의 동일한 패키지(102)로 분리 할 수 있으며, 패키지(102) 각각은 일부 예시에 따라 도시된 바와 같은 구조를 가질 수 있다. 스크라이브 라인(110) 내에 있는 커프(128)가 도시된다. 공정 이유로 인해, 커프(128)는 스크라이브 라인(110) 내의 임의의 위치에서 발생할 수 있고, 도 15에 도시된 것보다 좌측 또는 우측으로 시프트될 수 있다. 예를 들어, 파선(130)은 커프(128)의 우측 가장자리의 가능한 위치를 도시한다. 금속 링(56)은 다이-쏘우 공정에서 쏘잉될 수 있거나 쏘잉되지 않을 수 있고, 금속 링(76 및 86)은 다이-쏘우 공정에서 쏘잉되지 않을 수 있다.
도 25는 패키지(102)의 평면도(상면도 또는 저면도)를 도시한다. 본 개시의 일부 실시예에 따르면, 각 금속 링(56)은 4개의 측부의 각각이 각각의 패키지(102)의 4개의 가장자리(102A) 중 하나와 평행하도록, 4개의 측부를 포함한다. 금속 링(56)의 1개, 2개, 3개 또는 4개 모두의 측부가 쏘잉될 수 있다. 따라서, 결과의 패키지(102)에서, 금속 링(56)은 가장자리(102A) 중 1개, 2개, 3개, 또는 4개의 가장자리로 연장될 수 있다. 금속 링(76 및 86)은, 한편, 다이-쏘우 공정에서 쏘잉되지 않는다. 금속 링(56, 76 및 86)은 전기적으로 접지되거나 전기적으로 플로팅될 수 있는 통합된 금속 링을 형성하도록 접합될 수 있다. 점선 사각형(122A)은 에어 채널(122)의 내부 경계를 도시하고, 여기서 공기 채널(122)은 또한 점선 사각형(122A)으로부터 패키지(102)의 각각의 가장자리(102A)까지 연장되는 링을 형성한다. 점선 사각형(76A 및 86A)은 각각 금속 링(76 및 86)의 외부 경계의 위치를 도시한다. 패키지(102)의 중심은 102C에 있다.
도 16는 솔더 영역(92)을 통해 패키지 컴포넌트(134)에 패키지(102)를 본딩하는 것을 예시한다. 본 개시의 일부 실시예에 따라, 패키지 컴포넌트(134)는 패키지 기판이고, 이 패키지 기판은 코어리스 기판 또는 코어를 갖는 기판일 수 있다. 다른 실시예에 따르면, 패키지 컴포넌트(134)는 인쇄 회로 기판, 패키지 등이다. 언더필(136)은 패키지(102)와 패키지 컴포넌트(134) 사이에 디스펜스될 수 있다. 언더필(136)은 폴리머, 수지, 에폭시 등일 수 있는 베이스 재료 및 베이스 재료 내의 충진제 입자를 포함할 수 있다. 충진제 입자는 SiO2, Al2O3, 실리카 등의 유전체 입자일 수 있고, 동일한 또는 상이한 직경을 갖는 구 형상을 가질 수 있다. 패키지(102)는 또한 솔더 영역(206)을 통해 패키지(200)에 본딩될 수 있다. 일부 실시예에 따르면, 패키지(200)는 디바이스 다이(202) 및 기판(204)을 포함한다. 다이(202)는 동적 랜덤 액세스 메모리(Dynamic Random Access Memory; DRAM) 다이와 같은 메모리 다이일 수 있다. 언더필(208)은 패키지(102)와 패키지(200) 사이에 위치될 수 있다. 도 16에서 결과의 패키지는 패키지(140)으로 지칭된다.
도 19 내지 도 22는 본 발명개시의 일부 실시예에 따른 패키지(140)의 단면도를 예시한다. 달리 특정되지 않는 한, 이들 실시예에서의 컴포넌트의 재료 및 형성 방법은 도 1 내지 도 16에 도시된 실시예에서 동일한 참조 번호로 표시되는 동일한 컴포넌트와 본질적으로 동일하다. 따라서, 도 19 내지 도 22에 도시된 컴포넌트의 재료 및 형성 공정에 관한 상세는 도 1 내지 도 16에 도시된 실시예에 대한 논의에서 찾을 수 있다.
도 19는 일부 실시예에 따른 패키지(140)를 예시한다. 이 실시예는, 금속 링(56, 76 및 86)(도 16)이 형성되지 않는다는 점을 제외하고, 도 16에 도시된 것과 유사하다. 따라서, 유전체 층(66, 78, 88)은 언더필(136)에 의해 충진되는 에어 채널(122)에 노출된다. 언더필(136)은 또한 캡슐화제(48)와 접촉할 수 있다.
도 20은 일부 실시예에 따른 패키지(140)를 예시한다. 이 실시예는, 시일 링(120)(도 16)이 형성되지 않는다는 점을 제외하고, 도 16에 도시된 것과 유사하다. 금속 링(56, 76 및 86)은 상호연결되어 있으므로, 시일 링으로서 작용한다. 금속 링(56, 76 및 86)으로 형성된 시일 링은 전기적으로 접지되거나 전기적으로 플로팅될 수 있다. 시일 링(120)이 형성되지 않기 때문에, 시일 링(120)을 형성하는데 사용되는 칩 면적이 절약된다.
도 21은 일부 실시예에 따른 패키지(140)를 예시한다. 이 실시예는 유전체 층(88)이 금속 링(56 및 76)을 커버하고 금속 링(56 및 76)과 접촉하도록 연장된다는 점을 제외하고, 도 16에 도시된 실시예와 또한 유사하다.
도 22는 일부 실시예에 따른 패키지(140)를 예시한다. 이 실시예는, 시일 링(120)(도 21)이 형성되지 않는다는 점을 제외하고, 도 21에 도시된 것과 유사하다. 금속 링(56, 76 및 86)은 상호연결되어 있으므로, 시일 링으로서 작용한다. 금속 링(56, 76 및 86)으로 형성된 시일 링은 전기적으로 접지되거나 전기적으로 플로팅될 수 있다. 시일 링(120)이 형성되지 않기 때문에, 시일 링(120)을 형성하는데 사용되는 칩 면적이 절약된다.
상기 예시된 실시예에서, 일부 공정 및 피처는 본 발명개시의 일부 실시예에 따라 논의된다. 다른 피처 및 공정이 또한 포함될 수 있다. 예를 들어, 3D 패키징 또는 3DIC 디바이스의 검증 테스트를 돕기 위해 테스트 구조물이 포함될 수 있다. 테스트 구조물은 예를 들어, 3D 패키징 또는 3DIC의 테스트, 프로브 및/또는 프로브 카드의 사용 등을 허용하는 재배선 층 내에 또는 기판 상에 형성된 테스트 패드를 포함할 수 있다. 검증 테스트는 최종 구조물뿐만 아니라 중간 구조물에 대해서도 수행될 수 있다. 추가적으로, 여기에 개시된 구조물 및 방법은 수율을 증가시키고 비용을 감소시키기 위해 노운-굿-다이의 중간 검증을 통합하는 테스트 방법과 함께 사용될 수 있다.
본 개시의 실시예는 일부 유리한 특징을 가진다. 기존의 유전체 형성 공정 및 RDL 형성 공정을 사용하여 에어 채널을 형성함으로써, 에어 채널(예를 들어, 레이저를 사용한 사전-그루빙)을 형성하는 제조 비용은 절약된다. 패키지의 가장자리 부분 상에 연결된 금속 링을 형성함으로써 시일 링이 형성되기 때문에, 그렇지 않으면 시일 링을 형성하기 위해 예비된 칩 면적도 절약될 수 있다.
본 개시의 일부 실시예에 따르면, 캡슐화제 내에 제 1 디바이스 다이 및 제 2 디바이스 다이를 캡슐화하는 단계; 제 1 디바이스 다이, 제 2 디바이스 다이, 및 캡슐화제 위에 제 1 유전체 층을 형성하는 단계; 제 1 개구부 및 제 2 개구부를 형성하기 위해 제 1 유전체 층을 패터닝하는 단계 - 제 1 디바이스 다이 및 제 2 디바이스 다이의 전도성 피처는 제 1 개구부에 노출되고, 제 2 개구부는 제 1 디바이스 다이와 제 2 디바이스 다이 사이의 스크라이브 라인 내로 연장됨 - ; 제 1 디바이스 다이 및 제 2 디바이스 다이에 전기적으로 커플링하도록 제 1 개구부 내로 연장되는 제 1 재배선 라인을 형성하는 단계; 제 1 재배선 라인 위에 제 2 유전체 층을 형성하는 단계; 제 2 유전체 층을 패터닝하여 제 3 개구부 및 제 4 개구부를 형성하는 단계 - 제 1 재배선 라인의 부분들이 제 3 개구부에 노출되고, 제 4 개구부는 스크라이브 라인 내로 연장됨 - ; 제 1 재배선 라인에 전기적으로 커플링하도록 제 3 개구부 내로 연장되는 제 2 재배선 라인을 형성하는 단계; 제 1 디바이스 다이 및 제 2 디바이스 다이를 각각 제 1 패키지 및 제 2 패키지로 분리하기 위해 다이-쏘우 공정을 수행하는 단계 - 다이-쏘우 공정의 커프는 스크라이브 라인을 통과함 - 를 포함한다. 일실시예에 있어서, 제 4 개구부는 제 2 개구부보다 넓다. 일실시예에 있어서, 제 1 디바이스 다이와 제 2 디바이스 다이는 재구성된 웨이퍼의 일부를 형성하고, 상기 방법은, 제 2 개구부 및 제 4 개구부가, 적어도 에어 채널의 일부를 형성하기 위해 남아있는 부분들을 가지도록, 프레임에 재구성된 웨이퍼를 부착하는 단계 - 에어 채널은 캡슐화제와 프레임 사이에 있음 - 를 더 포함한다. 일실시예에 있어서, 상기 방법은, 제 1 재배선 라인을 형성하는 동일한 공정에서, 스크라이브 라인 내로로 연장된 제 1 금속 링을 형성하는 단계 - 제 1 금속 링은 제 1 패키지의 내부 부분을 에워싸고 있음 - 를 더 포함한다. 일실시예에 있어서, 다이-쏘우 공정에서, 제 1 금속 링은 쏘잉된다. 일실시예에 있어서, 다이-쏘우 공정 후에, 제 1 금속 링은 제 1 패키지의 내부 부분을 에워싸고 있는 적층된 금속 링의 일부를 형성한다. 일실시예에 있어서, 상기 방법은, 제 2 재배선 라인을 형성하는 동일한 공정에서, 제 1 금속 링에 접합(joining)된 제 2 금속 링을 형성하는 단계 - 제 2 금속 링 전체가 스크라이브 라인 외측에 있음 - 를 더 포함한다. 일실시예에 있어서, 상기 방법은, 패키지 컴포넌트에 제 1 패키지를 본딩하는 단계; 및 제 1 패키지와 패키지 컴포넌트 사이의 갭으로 언더필을 배치하는 단계 - 언더필은 제 2 개구부 및 제 4 개구부의 적어도 일부 내로 배치됨 - 를 더 포함한다.
본 개시의 일부 실시예에 따르면, 방법은, 재구성된 웨이퍼를 형성하는 단계로서, 캡슐화제 내에 디바이스 다이를 캡슐화하는 단계, 디바이스 다이 및 캡슐화제 위에 제 1 유전체 층을 형성하는 단계; 디바이스 다이에 전기적으로 커플링하도록 제 1 유전체 층 내로 연장된 제 1 복수의 재배선 라인을 형성하는 단계, 및 제 1 복수의 재배선 라인을 형성하는 공통 공정에서 제 1 금속 링을 형성하는 단계 - 제 1 금속 링은 제 1 복수의 재배선 라인을 에워싸고 있고, 제 1 금속 링은 재구성된 웨이퍼의 스크라이브 라인 내로 연장됨 - 를 포함하는, 상기 재구성된 웨이퍼를 형성하는 단계; 및 재구성된 웨이퍼의 스크라이브 라인을 따라 다이-소우 공정을 수행하여 재구성된 웨이퍼로부터 패키지를 분리하는 단계 - 패키지는 디바이스 다이 및 제 1 금속 링의 적어도 일부분을 포함함 - 를 포함한다. 일실시예에 있어서, 다이-쏘우 공정에서, 제 1 금속 링은 쏘잉된다. 일실시예에 있어서, 상기 방법은, 제 1 유전체 층 및 제 1 복수의 재배선 라인 위에 제 2 유전체 층을 형성하는 단계; 제 1 복수의 재배선 라인에 접합하도록 제 2 유전체 층 내로 연장되는 제 2 복수의 재배선 라인을 형성하는 단계; 및 제 2 복수의 재배선 라인을 형성하는 동일한 공정에서 제 2 금속 링을 형성하는 단계 - 제 2 금속 링은 제 2 복수의 재배선 라인을 에워싸고 있음 - 를 더 포함한다. 일실시예에 있어서, 다이-쏘우 공정에서, 제 2 금속 링은 쏘잉되지 않는다. 일실시예에 있어서, 제 2 금속 링은 제 1 금속 링에 접합되어 통합된 시일 링의 일부를 형성한다. 일실시예에 있어서, 패키지는 통합된 시일 링과 제 1 복수의 재배선 라인 사이에 시일 링을 포함하지 않는다. 일실시예에 있어서, 상기 방법은, 제 1 유전체 층으로 연장된 추가 시일 링을 형성하는 단계 - 제 1 금속 링이 추가 시일 링을 에워싸고 있음 - 를 더 포함한다.
본 개시의 일부 실시예에 있어서, 집적 회로 디바이스의 패키지는, 디바이스 다이; 디바이스 다이를 내부에 캡슐화하는 캡슐화제; 캡슐화제 위에 놓인 복수의 유전체 층 - 복수의 유전체 층의 가장자리는 패키지의 가장자리로부터 이격되어 있고, 복수의 유전체 층의 상부 층의 가장자리는 복수의 유전체 층의 각각의 하부 층의 가장자리보다 패키지의 중심을 향해 더 리세스되어 있음 - ; 및 디바이스 다이에 전기적으로 커플링하도록 복수의 유전체 층 내로 연장된 복수의 재배선 라인을 포함한다. 일실시예에 있어서, 상기 패키지는 복수의 유전체 층 및 복수의 재배선 라인을 에워싸고 있는 금속 링을 더 포함한다. 일실시예에 있어서, 금속 링은, 적어도 패키지의 가장자리까지지 연장되는 하단 링; 및 하단 링 위에 있고 하단 링에 접합되어 있는 상부 링 - 상부 링은 상기 패키지의 가장자리로부터 이격되어 있음 - 을 포함한다. 일실시예에 있어서, 상기 패키지는, 복수의 유전체 층의 가장자리로부터 이격된 추가 시일 링 - 금속 링이 추가 시일 링을 에워싸고 있음 - 을 더 포함한다. 일실시예에 있어서, 상기 패키지는, 복수의 유전체 층과 동일한 레벨에서 복수의 유전체 층을 에워싸고 있는 언더필 - 언터필은 캡슐화제의 가장자리 부분과 중첩됨 - 을 더 포함한다.
본 발명개시의 양상들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 상기는 여러 실시예들의 피처들을 약술하였다. 당업자는 본 명세서에 개시된 실시예들과 동일한 목적을 수행하고, 그리고/또는 동일한 이점를 성취하는 다른 공정들 및 구조물들을 설계하거나 수정하기 위해 본 발명개시를 기초로서 쉽게 사용할 수 있다는 것을 인지해야 한다. 또한, 당업자는 그러한 동등한 구성이 본 개시의 사상 및 범주로부터 벗어나지 않고, 이들은 본 개시의 사상 및 범주를 벗어나지 않으면서 다양한 수정, 대체 및 변경이 가능하다는 것을 인지해야 한다.
실시예
1. 방법에 있어서,
캡슐화제(encapsulant) 내에 제 1 디바이스 다이 및 제 2 디바이스 다이를 캡슐화하는 단계;
상기 제 1 디바이스 다이, 상기 제 2 디바이스 다이, 및 상기 캡슐화제 위에 제 1 유전체 층을 형성하는 단계;
제 1 개구부 및 제 2 개구부를 형성하기 위해 제 1 유전체 층을 패터닝하는 단계 - 상기 제 1 디바이스 다이 및 상기 제 2 디바이스 다이의 전도성 피처(conductive feature)는 상기 제 1 개구부에 노출되고, 상기 제 2 개구부는 상기 제 1 디바이스 다이와 상기 제 2 디바이스 다이 사이의 스크라이브 라인 내로 연장됨 - ;
상기 제 1 디바이스 다이 및 상기 제 2 디바이스 다이에 전기적으로 커플링하도록 상기 제 1 개구부 내로 연장되는 제 1 재배선 라인을 형성하는 단계;
상기 제 1 재배선 라인 위에 제 2 유전체 층을 형성하는 단계;
상기 제 2 유전체 층을 패터닝하여 제 3 개구부 및 제 4 개구부를 형성하는 단계 - 상기 제 1 재배선 라인의 부분들이 상기 제 3 개구부에 노출되고, 상기 제 4 개구부는 스크라이브 라인 내로 연장됨 - ;
상기 제 1 재배선 라인에 전기적으로 커플링하도록 상기 제 3 개구부 내로 연장되는 제 2 재배선 라인을 형성하는 단계;
상기 제 1 디바이스 다이 및 상기 제 2 디바이스 다이를 각각 제 1 패키지 및 제 2 패키지로 분리하기 위해 다이-쏘우(die-saw) 공정을 수행하는 단계 - 상기 다이-쏘우 공정의 커프는 상기 스크라이브 라인을 통과함 -
를 포함하는, 방법.
2. 제 1 항에 있어서,
상기 제 4 개구부는 상기 제 2 개구부보다 넓은 것인, 방법.
3. 제 1 항에 있어서,
상기 제 1 디바이스 다이와 상기 제 2 디바이스 다이는 재구성된 웨이퍼(reconstructed wafer)의 일부를 형성하고, 상기 방법은,
상기 제 2 개구부 및 상기 제 4 개구부가, 적어도 에어 채널의 일부를 형성하기 위해 남아있는 부분들을 가지도록, 프레임에 상기 재구성된 웨이퍼를 부착하는 단계 - 상기 에어 채널은 상기 캡슐화제와 상기 프레임 사이에 있음 -
를 더 포함하는 것인, 방법.
4. 제 1 항에 있어서,
상기 제 1 재배선 라인을 형성하는 동일한 공정에서, 상기 스크라이브 라인 내로 연장된 제 1 금속 링을 형성하는 단계 - 상기 제 1 금속 링은 상기 제 1 패키지의 내부 부분을 에워싸고 있음 -
를 더 포함하는, 방법.
5. 제 4 항에 있어서,
상기 다이-쏘우 공정에서, 제 1 금속 링은 쏘잉(sawed-through)되는 것인, 방법.
6. 제 5 항에 있어서,
상기 다이-쏘우 공정 후에, 상기 제 1 금속 링은 상기 제 1 패키지의 내부 부분을 에워싸고 있는 적층된 금속 링의 일부를 형성하는 것인, 방법.
7. 제 4 항에 있어서,
상기 제 2 재배선 라인을 형성하는 동일한 공정에서, 상기 제 1 금속 링에 접합(joining)된 제 2 금속 링을 형성하는 단계 - 상기 제 2 금속 링 전체가 상기 스크라이브 라인 외측에 있음 -
를 더 포함하는, 방법.
8. 제 1 항에 있어서,
패키지 컴포넌트에 상기 제 1 패키지를 본딩하는 단계; 및
상기 제 1 패키지와 상기 패키지 컴포넌트 사이의 갭으로 언더필을 배치하는 단계 - 상기 언더필은 상기 제 2 개구부 및 상기 제 4 개구부의 적어도 일부 내로 배치됨 -
를 더 포함하는, 방법.
9. 방법에 있어서,
재구성된 웨이퍼를 형성하는 단계로서,
캡슐화제 내에 디바이스 다이를 캡슐화하는 단계,
상기 디바이스 다이 및 캡슐화제 위에 제 1 유전체 층을 형성하는 단계,
상기 디바이스 다이에 전기적으로 커플링하도록 상기 제 1 유전체 층 내로 연장된 제 1 복수의 재배선 라인을 형성하는 단계, 및
상기 제 1 복수의 재배선 라인을 형성하는 공통 공정에서 제 1 금속 링을 형성하는 단계 - 상기 제 1 금속 링은 상기 제 1 복수의 재배선 라인을 에워싸고 있고, 상기 제 1 금속 링은 상기 재구성된 웨이퍼의 스크라이브 라인 내로 연장됨 -
를 포함하는, 상기 재구성된 웨이퍼를 형성하는 단계; 및
상기 재구성된 웨이퍼의 스크라이브 라인을 따라 다이-소우 공정을 수행하여 상기 재구성된 웨이퍼로부터 패키지를 분리하는 단계 - 상기 패키지는 상기 디바이스 다이 및 상기 제 1 금속 링의 적어도 일부분을 포함함 -
를 포함하는, 방법.
10. 제 9 항에 있어서,
상기 다이-쏘우 공정에서, 제 1 금속 링은 쏘잉되는 것인, 방법.
11. 제 9 항에 있어서,
상기 제 1 유전체 층 및 상기 제 1 복수의 재배선 라인 위에 제 2 유전체 층을 형성하는 단계;
상기 제 1 복수의 재배선 라인에 접합하도록 상기 제 2 유전체 층 내로 연장되는 제 2 복수의 재배선 라인을 형성하는 단계; 및
상기 제 2 복수의 재배선 라인을 형성하는 동일한 공정에서 제 2 금속 링을 형성하는 단계 - 상기 제 2 금속 링은 제 2 복수의 재배선 라인을 에워싸고 있음 -
를 더 포함하는, 방법.
12. 제 11 항에 있어서,
상기 다이-쏘우 공정에서, 제 2 금속 링은 쏘잉되지 않는 것인, 방법.
13. 제 11 항에 있어서,
상기 제 2 금속 링은 상기 제 1 금속 링에 접합되어 통합된 시일 링(integrated seal ring)의 일부를 형성하는 것인, 방법.
14. 제 13 항에 있어서,
상기 패키지는 상기 통합된 시일 링과 상기 제 1 복수의 재배선 라인 사이에 시일 링을 포함하지 않는 것인, 방법.
15. 제 9 항에 있어서,
상기 제 1 유전체 층 내로 연장된 추가 시일 링을 형성하는 단계 - 상기 제 1 금속 링이 상기 추가 시일 링을 에워싸고 있음 -
를 더 포함하는, 방법.
16. 집적 회로 디바이스의 패키지에 있어서,
디바이스 다이;
상기 디바이스 다이를 내부에 캡슐화하는 캡슐화제(encapsulant)
상기 캡슐화제 위에 놓인 복수의 유전체 층 - 상기 복수의 유전체 층의 가장자리는 상기 패키지의 가장자리로부터 이격되어 있고, 상기 복수의 유전체 층의 상부 층의 가장자리는 상기 복수의 유전체 층의 각각의 하부 층의 가장자리보다 상기 패키지의 중심을 향해 더 리세스되어 있음 - ; 및
상기 디바이스 다이에 전기적으로 커플링하도록 상기 복수의 유전체 층 내로 연장된 복수의 재배선 라인
을 포함하는, 집적 회로 디바이스의 패키지.
17. 제 16 항에 있어서,
상기 복수의 유전체 층 및 상기 복수의 재배선 라인을 에워싸고 있는 금속 링
을 더 포함하는, 집적 회로 디바이스의 패키지.
18. 제 17 항에 있어서,
상기 금속 링은,
적어도 상기 패키지의 가장자리까지지 연장되는 하단 링; 및
상기 하단 링 위에 있고 상기 하단 링에 접합되어 있는 상부 링 - 상기 상부 링은 상기 패키지의 가장자리로부터 이격되어 있음 -
을 포함하는 것인, 집적 회로 디바이스의 패키지.
19. 제 17 항에 있어서,
상기 복수의 유전체 층의 가장자리로부터 이격된 추가 시일 링 - 상기 금속 링이 상기 추가 시일 링을 에워싸고 있음 -
을 더 포함하는, 집적 회로 디바이스의 패키지.
20. 제 16 항에 있어서,
상기 복수의 유전체 층과 동일한 레벨에서 상기 복수의 유전체 층을 에워싸고 있는 언더필 - 상기 언터필은 상기 캡슐화제의 가장자리 부분과 중첩됨 -
을 더 포함하는, 집적 회로 디바이스의 패키지.

Claims (10)

  1. 방법에 있어서,
    캡슐화제(encapsulant) 내에 제 1 디바이스 다이 및 제 2 디바이스 다이를 캡슐화하는 단계;
    상기 제 1 디바이스 다이, 상기 제 2 디바이스 다이, 및 상기 캡슐화제 위에 제 1 유전체 층을 형성하는 단계;
    제 1 개구부 및 제 2 개구부를 형성하기 위해 제 1 유전체 층을 패터닝하는 단계 - 상기 제 1 디바이스 다이 및 상기 제 2 디바이스 다이의 전도성 피처(conductive feature)는 상기 제 1 개구부에 노출되고, 상기 제 2 개구부는 상기 제 1 디바이스 다이와 상기 제 2 디바이스 다이 사이의 스크라이브 라인 내로 연장됨 - ;
    상기 제 1 디바이스 다이 및 상기 제 2 디바이스 다이에 전기적으로 커플링하도록 상기 제 1 개구부 내로 연장되는 제 1 재배선 라인을 형성하는 단계;
    상기 제 1 재배선 라인 위에 제 2 유전체 층을 형성하는 단계;
    상기 제 2 유전체 층을 패터닝하여 제 3 개구부 및 제 4 개구부를 형성하는 단계 - 상기 제 1 재배선 라인의 부분들이 상기 제 3 개구부에 노출되고, 상기 제 4 개구부는 스크라이브 라인 내로 연장됨 - ;
    상기 제 1 재배선 라인에 전기적으로 커플링하도록 상기 제 3 개구부 내로 연장되는 제 2 재배선 라인을 형성하는 단계;
    상기 제 1 디바이스 다이 및 상기 제 2 디바이스 다이를 각각 제 1 패키지 및 제 2 패키지로 분리하기 위해 다이-쏘우(die-saw) 공정을 수행하는 단계 - 상기 다이-쏘우 공정의 커프는 상기 스크라이브 라인을 통과함 -
    를 포함하는, 방법.
  2. 제 1 항에 있어서,
    상기 제 4 개구부는 상기 제 2 개구부보다 넓은 것인, 방법.
  3. 제 1 항에 있어서,
    상기 제 1 디바이스 다이와 상기 제 2 디바이스 다이는 재구성된 웨이퍼(reconstructed wafer)의 일부를 형성하고, 상기 방법은,
    상기 제 2 개구부 및 상기 제 4 개구부가, 적어도 에어 채널의 일부를 형성하기 위해 남아있는 부분들을 가지도록, 프레임에 상기 재구성된 웨이퍼를 부착하는 단계 - 상기 에어 채널은 상기 캡슐화제와 상기 프레임 사이에 있음 -
    를 더 포함하는 것인, 방법.
  4. 제 1 항에 있어서,
    상기 제 1 재배선 라인을 형성하는 동일한 공정에서, 상기 스크라이브 라인 내로 연장된 제 1 금속 링을 형성하는 단계 - 상기 제 1 금속 링은 상기 제 1 패키지의 내부 부분을 에워싸고 있음 -
    를 더 포함하는, 방법.
  5. 제 4 항에 있어서,
    상기 다이-쏘우 공정에서, 제 1 금속 링은 쏘잉되는(sawed-through) 것인, 방법.
  6. 제 5 항에 있어서,
    상기 다이-쏘우 공정 후에, 상기 제 1 금속 링은 상기 제 1 패키지의 내부 부분을 에워싸고 있는 적층된 금속 링의 일부를 형성하는 것인, 방법.
  7. 제 4 항에 있어서,
    상기 제 2 재배선 라인을 형성하는 동일한 공정에서, 상기 제 1 금속 링에 접합(joining)된 제 2 금속 링을 형성하는 단계 - 상기 제 2 금속 링 전체가 상기 스크라이브 라인 외측에 있음 -
    를 더 포함하는, 방법.
  8. 제 1 항에 있어서,
    패키지 컴포넌트에 상기 제 1 패키지를 본딩하는 단계; 및
    상기 제 1 패키지와 상기 패키지 컴포넌트 사이의 갭으로 언더필을 배치하는 단계 - 상기 언더필은 상기 제 2 개구부 및 상기 제 4 개구부의 적어도 일부 내로 배치됨 -
    를 더 포함하는, 방법.
  9. 방법에 있어서,
    재구성된 웨이퍼를 형성하는 단계로서,
    캡슐화제 내에 디바이스 다이를 캡슐화하는 단계,
    상기 디바이스 다이 및 캡슐화제 위에 제 1 유전체 층을 형성하는 단계;
    상기 디바이스 다이에 전기적으로 커플링하도록 상기 제 1 유전체 층 내로 연장된 제 1 복수의 재배선 라인을 형성하는 단계, 및
    상기 제 1 복수의 재배선 라인을 형성하는 공통 공정에서 제 1 금속 링을 형성하는 단계 - 상기 제 1 금속 링은 상기 제 1 복수의 재배선 라인을 에워싸고 있고, 상기 제 1 금속 링은 상기 재구성된 웨이퍼의 스크라이브 라인 내로 연장됨 -
    를 포함하는, 상기 재구성된 웨이퍼를 형성하는 단계; 및
    상기 재구성된 웨이퍼의 스크라이브 라인을 따라 다이-소우 공정을 수행하여 상기 재구성된 웨이퍼로부터 패키지를 분리하는 단계 - 상기 패키지는 상기 디바이스 다이 및 상기 제 1 금속 링의 적어도 일부분을 포함함 -
    를 포함하는, 방법.
  10. 집적 회로 디바이스의 패키지에 있어서,
    디바이스 다이;
    상기 디바이스 다이를 내부에 캡슐화하는 캡슐화제(encapsulant)
    상기 캡슐화제 위에 놓인 복수의 유전체 층 - 상기 복수의 유전체 층의 가장자리는 상기 패키지의 가장자리로부터 이격되어 있고, 상기 복수의 유전체 층의 상부 층의 가장자리는 상기 복수의 유전체 층의 각각의 하부 층의 가장자리보다 상기 패키지의 중심을 향해 더 리세스되어 있음 - ; 및
    상기 디바이스 다이에 전기적으로 커플링하도록 상기 복수의 유전체 층 내로 연장된 복수의 재배선 라인
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