KR20050077025A - 반도체 기판 - Google Patents

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KR20050077025A
KR20050077025A KR1020050006713A KR20050006713A KR20050077025A KR 20050077025 A KR20050077025 A KR 20050077025A KR 1020050006713 A KR1020050006713 A KR 1020050006713A KR 20050006713 A KR20050006713 A KR 20050006713A KR 20050077025 A KR20050077025 A KR 20050077025A
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야마하 가부시키가이샤
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Abstract

복수의 IC 영역이 ICs가 있는 각각의 칩으로 절단되는 반도체 기판 상에 형성되고, 배선층 및 절연층이 실리콘 기판 상에 순차적으로 형성된다. ICs와 스크라이브 라인 간의 단 차이를 저감하기 위해, 평탄 절연층이 ICs, 시일 링, 스크라이브 라인에 대한 전체 표면을 덮도록 형성된다. ICs의 단선 및 불량을 방지하기 위하여, 절연층을 부분적으로 에칭하여 개구부가 계단 형상으로 형성되도록 하고, 벽면이 각각 20도 내지 80도 범위의 소정의 각도로 경사지게 한다. 수분 및 불순물이 ICs 테스트용 모니터 소자로 침입하는 것을 방지하기 위해, 모니터 소자는 비아 홀 뿐만 아니라 금속층, 산화층을 순차적으로 형성함으로써 구성되는 제2 시일 링에 의해 둘러싸이는데, 이때 비아 홀에 의해 산화층이 부분적으로 차단된다.

Description

반도체 웨이퍼 및 그 제조방법{SEMICONDUCTOR WAFER AND MANUFACTURING METHOD THEREFOR}
본 발명은 스크라이브 라인(scribing line)을 따라 각각의 칩으로 절단되는 반도체 웨이퍼(wafer) 상에 집적회로가 형성되는 반도체 웨이퍼 및 그 제조방법에 관한 것이다. 또한 본 발명은 반도체 웨이퍼 상에 형성되는 박막 소자(thin film element)를 갖는 반도체 장치 및 그 제조방법에 관한 것이다. 또한 본 발명은 ICs를 테스트하기 위해 스크라이브 라인에 형성되어 있는 모니터 소자(monitoring element)를 갖는 반도체 기판(substrate)에 관한 것이다.
본 출원은 일본 특허 출원 No 2004-94621, 2004-94622, 2004-17586을 기초로 우선권을 주장하고 있으며, 그 내용이 참조로써 포함되어 있다.
종래에는, IC칩, LSI칩 등의 반도체 장치가 실리콘 웨이퍼 등의 반도체 웨이퍼를 사용하여 제조되었다. 박막 성장, 사진제판(photolithography), 에칭(etching)에 관한 공정에 의해, 복수의 집적회로(ICs)가 동일한 반도체 웨이퍼 상에 형성되고, 다잉 톱날(dieing saw) 등을 사용함으로써 스크라이브 라인을 따라 절단되어 각각의 IC칩(또는 반도체 칩)으로 분리되며, 그 반도체 칩은 각각 리드 프레임(lead frame)에 접합되고 수지 몰딩(resin molding)된다.
최근에는, 각종 전자장치들이 매우 정교한 기능을 구현하도록 제조되고 개발되고 있는데, 그것들은 크기와 부피가 작아져 작은 두께를 구현함으로써, 자기센서, 온도센서, 압력센서의 기능을 구현하는 다양한 기능을 갖는 복합 반도체 장치의 생산이 가능하게 되어 실용화되고 있다. 예를 들어, 복합 반도체 장치가 자기 센서를 수반하는 예가 일본 특허 출원 공보 No. H05-121793 에 게재되어 있는데, IC칩에 거대 자기저항 효과 소자(giant magnetoresistive effect element)(GMR 소자)가 장착되어 있다.
도5는 복수의 반도체 장치(즉, 자기센서를 구비한 반도체 칩)가 형성되는 실리콘 웨이퍼(또는 반도체 웨이퍼)를 도시한 평면도이고; 도6는 반도체 장치(즉, 자기센서를 구비한 반도체 칩) 및 그 주변을 도시한 확대 평면도이고; 도7는 도6의 선 A-A를 따라 도시한 단면도이다.
도5에서 참조번호(1)는 실리콘 기판(또는 반도체 기판)에 스크라이브 라인(3)이 격자식으로 형성되는 실리콘 웨이퍼를 나타내는데, 이는 매트릭스(matrix) 방식으로 IC부(4)를 포함하는 복수의 IC영역을 형성한다.
IC부(4)는 각각 전기회로를 포함하는 배선층(wiring layer)과 절연층(insulating layer)이 교대로 적층되어 있는 적층구조(laminated structure)를 가진다. 상세하게는, 도6에 도시된 바와 같이, 정방형 형상의 IC부(4)는 아날로그-디지탈 변환기(ADC), 메모리(M), 아날로그 회로(AnC)등의 각종 회로 기능을 수행하는 IC(5)를 포함하며, GMR 소자 (6)내지 (9)는 각각 IC(5)의 소정의 면(예를 들어 도6의 경우에는 4면) 근방 외측에 배열되어 있고 IC(5)와 전기적으로 접속한다. 즉, 자기센서는 GMR 소자 (6)내지 (9)에 의해 구현되는 것이다.
시일 링(seal ring)(11)은 IC부(4)를 둘러싸도록 형성되어 있다. 소정의 폭을 갖는 띠를 두른 듯한 영역인 스크라이브 라인(3)은 인접하는 IC 영역 사이의 경계에서 시일 링(11) 외측에 형성되어 있다. 각각의 반도체 칩을 분리하기 위한 채널(channel)(13)은 스크라이브 라인(3)의 중심에 형성되어 있다.
도7은 IC부(4), 시일 링(11), 스크라이브 라인(3)에 대한 단면 구조를 도시하는데, 여기서 아날로그-디지탈 변환기(ADC)의 기능을 수행하는 집적회로(IC), 메모리(M), 아날로그 회로(AnC) 및 산화규소(silicon oxide)로 구성된 절연층(22)이 p형 실리콘 기판(p-Si 기판)(21) 상에 형성되어 있고; 일 단부가 시일 링(11)으로 연장되어 있어서 IC와 절연층(22)를 덮는 절연층(23)이 형성되어 있고; 소정의 배선 패턴을 가지는 배선층(24a), 절연층(25a), 소정의 배선 패턴을 가지는 배선층(24b), 절연층(25b)이 순차적으로 형성되어 절연층(23) 상에 함께 적층되어 있다. 3개의 절연층(23, 25a, 25b)은 수직적으로 다른 위치에 배열되어 있는데, 여기서 절연층(25a, 25b)은 각각 시일 링(11)에 경사지게 연장하여 절연층(25a)은 절연층(23)을 덮고 절연층(25b)은 절연층(25a)을 덮는다.
GMR 소자 (6)내지 (9) 및 배선층(24c)은 절연층(25b)의 평탄한 표면상에 형성되어 있고, 배선층(24c)과 동일층에 형성된 금속층(26)은 시일 링(11)에 연장하는 절연층(25b)의 경사면에 형성되어 있어서, 그 하단부가 p형 실리콘 기판(21)과 접촉한다. 또한, 질화규소(silicon nitride)으로 구성된 패시베이션 막(passivation film)(또는 보호절연막)(28)이 GMR 소자 (6)내지 (9), 배선층(24c), 금속층(26)을 덮도록 형성되어 있다. 배선층 (24a)내지 (24c)는 비아 홀(via hole)에 채워진 금속에 의해 전기적으로 서로 접속되어 있다.
패시베이션 막(28)은 그 하단부가 시일 링(11)의 범위 내에 수용되도록 패터닝(patterning)되어 있어서, 패시베이션 막(28)으로 덮여지지 않는 p형 실리콘 기판(21)의 노출된 영역은 스크라이브 라인(3)으로 사용된다.
도8은 실리콘 웨이퍼의 제2 예를 도시한 단면도로서, IC부(31)는 평탄 절연층(32)이 금속층(26)의 상단부 뿐만 아니라 GMR 소자 (6)내지 (9), 배선층(24c)도 덮도록 형성되어 있고, 패시베이션 막(33)은 평탄 절연층(32)과 금속층(26)을 덮도록 형성되어 있다.
도9는 실리콘 웨이퍼의 제3 예를 도시한 단면도로서, 시일 링(41)은 절연층(23), 배선층(24a)과 동일층에 형성되는 금속층(42a), 절연층(25a), 배선층(24b)과 동일층에 형성되는 금속층(42b), 절연층(25b), 배선층(24c)과 동일층에 형성되는 금속층(42c)을 포함하는 적층구조를 구현하도록 패터닝된 구성이다. 금속층(42a, 42b, 42c)은 비아 홀안에 채워진 금속에 의해 전기적으로 서로 접속된다. 또한 평탄 절연층(32)은 금속층(42c)의 일단부 뿐만 아니라 GMR 소자 (6)내지 (9), 배선층(24c)를 덮도록 형성되어 있고; 패시베이션 막(33)은 절연층(23, 25a, 25b)의 단부 뿐만 아니라 평탄 절연층(32), 금속층(42c)의 상부를 덮도록 형성되어 있고, 패시베이션 막(33)의 하단부는 시일 링(41)의 범위 내에 수용된다.
상기한 바와 같이, 자기센서를 구비한 반도체 칩은 자기저항효과소자가 IC에 포함되도록 구성되어 있어서; 크기와 부피를 줄여 작은 두께를 구현하는 전자장치의 최근경향에 맞춰질 수 있는 것이다.
박막소자를 구비한 반도체 칩에 상당하는 칩 영역은 IC부(4, 31) 각각에 대하여 전기회로를 포함하는 배선층과 절연층이 적층되어 있는 다층 구조를 가지고 있다. 자기센서 등의 박막소자는 일반적으로 그 특성의 열화(劣化)를 피하도록 박막을 사용하여 형성되고, 패시베이션 층이 다층 구조 상에 형성되어 평탄화를 구현한다.
칩 영역을 구획하는 스크라이브 라인(3)에서, p형 실리콘 기판(21)의 표면이 노출되어 있어서 비교적 큰 단(段) 차이를 유발한다; 따라서, IC부(4, 31) 에 박막소자를 형성하도록 사용되는 레지스트(resist) 형성 영역에 레지스트 도포 얼룩(즉, 찰흔(striation))이 발생한다. 이것은 박막소자의 형상과 크기의 원치않는 편차를 발생시키게 된다. 또한, 박막소자에 기인한 오염물질이 IC 영역의 '노출된' 실리콘 관련 부분에 부작용을 발생시킬 가능성이 있다.
상기 공보에 게재되었듯이, IC장치, LSI장치 등의 반도체 장치는 자기저항효과소자 등의 박막소자가 절연층을 통하여 ICs 상에 형성되고, 그 내에 형성된 개구부(opening)를 통하여 최상층의 배선층이 박막소자에 접속하는 방식으로 개발되어 왔다.
도15는 박막소자가 있는 반도체 장치의 예를 도시한 단면도이다. 도15의 반도체 장치(101)는 산화규소 또는 질화규소로 구성된 절연층(102)이 도시되지 않은 실리콘 기판 상에 형성된 IC의 상부에 형성되는 방식으로 제조된 것이다; 그리고 소정의 패턴을 갖는 배선층(103)이 절연층(102) 상에 형성되고, 절연층(102)에 형성된 도시되지 않은 비아 홀을 통하여 IC와 전기적으로 접속한다.
산화규소로 구성된 절연층(104)은 배선층(103) 상에 형성되고; 개구부(105)는 절연층(104)에 형성되어 있어서, 배선층(103)의 표면을 노출시킨다. 또한, 박막소자(107)는 배선층(106)을 통하여 절연층(104)의 개구(105)와 함께 형성된다. 또한, 질화규소로 구성된 절연막(108)이 박막소자(107)의 주위 단부를 둘러싸도록 형성된다.
다음으로, 개구부(105)를 형성하는 방법을 설명한다. 도16(a)에 도시된 바와 같이, 절연층(102) 상에 소정의 패턴을 갖는 배선층(103)을 형성하기 위하여 진공증착 또는 스퍼터링(sputtering)이 수행되고; 절연층(102)과 배선층(103) 전체를 덮는 절연층(104)을 형성하기 위하여 CVD(즉, Chemical Vapor Deposition) 공정이 수행된다. 절연층(104) 상으로 포토레지스트(photoresist)(109)를 도포하기 위하여 스핀 코팅(spin-coating) 공정이 수행된다. 포토레지스트(109)는 도시되지 않은 마스크(mask)를 통하여 자외선에 노출되고 현상(現像)된다; 따라서, 포토레지스트(109) 상의 마스크 패턴과 일치하는 패턴의 개구부(109a)를 형성할 수 있다.
그 다음, 포토레지스트(109)를 마스크로서 사용하여 절연층(104) 상에 플라스마 에칭 또는 반응성 이온 에칭(reactive ion etching)이 수행되어, 도16(b)에 도시되었듯이 배선층(103)의 상면이 노출되고, 개구부(109a)의 패턴과 일치하는 패턴을 갖는 개구부가 절연층(104)에 형성된다.
도16(c)에 도시된 바와 같이, 포토레지스트(109)는 제거되고, 진공증착 또는 스퍼터링이 수행되어, 배선층(103), 절연층(104)과 함께 배선재료(111) 및 박막소자재료(112)를 사용하여 막이 순차적으로 형성된다.
그 후에, 배선재료(111), 박막소자재료(112) 상에 패터닝이 수행되어, 도15에 도시된 배선층(106), 박막소자(107)가 형성된다. 또한 절연층(104), 박막소자(107) 상에 절연막이 형성되고, 박막소자(107)의 주위 단부와 접속하는 절연층(108)을 형성하도록 패터닝된다.
반도체 장치의 ICs에 형성되는 박막소자의 요구되는 특성을 실현하기 위해서, 박막소자와 배선층의 두께를 작게하는 것이 바람직하고; 박막소자의 배선층이 평탄한 표면을 갖는 것이 바람직하다. 그러한 '얇은' 배선층은 ICs 상에 직사각형의 단면을 갖는 개구부를 가로질러 놓여지도록 형성된다. 이것은 개구부의 가장자리 근방에서 배선층이 매우 얇아져서, 반도체 장치에 형성된 통상의 배선층과 비교하여 쉽게 단선(斷線)되는 문제점을 발생시킨다.
상기한 문제점은 박막소자가 형성되기 전에 절연층이 평탄 절연층으로 덮어지도록 하여 단(段) 차이를 저감(低減)함으로써 해결될 수 있다. 그러나, 개구부 가장자리 근방에서 ICs와 박막소자 간의 단 차이를 제거하는 것은 어렵다. 즉, 반도체 장치(101)에서, 개구부(105)는 그 양 측에서 급하게 올라가는 벽면(急峻)을 가지고 있다; 따라서 배선층(106)은 개구부(105) 근방에서 쉽게 단선된다. 이것은 반도체 장치의 제조에서 신뢰성을 저하시킨다.
상기한 결점은 개구부 벽면의 상부를 반구(半球)나 테이퍼진 형상으로 형성함으로써 해결될 수 있다. 이것은 배선층의 단선에 관한 가능성을 경감시킨다; 그러나 개구부 벽면 하부의 날카로움 때문에, 배선층이 개구부 근방에서 쉽게 단선될 수 있고 개구부 내면에서 두께가 작아져, 반도체 장치 제조에서 신뢰성을 저하시키게 된다.
복수의 ICs가 하나의 반도체 기판(또는 반도체 웨이퍼) 상에서 동시에 형성되고, 제조의 최종단계에서 스크라이브 라인을 따라 다잉 톱날을 사용하여 절단되어, 반도체 장치를 위한 각각의 칩으로 분리된다.
IC 형성 공정에서 발생하는 막 결함, 크리스탈 결함 등의 각종 결함이 반도체 기판의 표면에 형성되어 ICs의 불량을 발생시킨다; 따라서, 검출을 통하여 칩으로 절단하기 전에 반도체 기판 상의 불량 칩을 제거하는 것이 바람직하다. 이러한 이유로, 모니터 소자가 칩 영역 외면에 형성되어, 반도체 소자의 특성, 반도체 소자의 형성 공정과 관련된 각종 수치들을 검사하고, 이때 특성검사는 반도체 기판이 칩으로 절단되기 전에 모니터 소자를 사용하여 수행되게 한다. 이것은 각각의 반도체 장치에 설치되기 전에 IC 칩의 양부(良否)를 결정하는 것을 가능하게 한다. 일반적으로, 모니터 소자는 스크라이브 라인 상에 형성되고, 특성검사가 완료된 후에, 반도체 기판이 칩으로 스크라이브 될 때 다잉 톱날에 의해 파단된다.
스크라이브 라인은 선형(linear) 영역으로서, IC 영역 사이에 형성되고 그들 각각은 칩 분리를 위해서 사용되는 채널의 형성을 허용하는 소정의 폭을 갖는다. 스크라이브 라인을 사용하여 테스트용 모니터 소자를 형성하기 위한 각종 방법이 제안되어 왔다. 예를 들어, 일본 특허 출원 공보 No. S57-113241 는 기본 회로 특성 또는 제조 파라미터를 측정하기 위한 모니터 소자가 스크라이브 라인 또는 스크라이브 라인의 주변에 형성되는 것을 게재하고 있다.
일본 특허 출원 공보 No. S59-14663 은 크리스탈 결함으로 인한 압력 결함의 검출 정밀도를 향상시키기 위해 모니터 소자의 면적이 증가되어 스크라이브 라인을 따라 형성되는 것을 게재하고 있다.
도26은 스크라이브 라인 내에 모니터 소자를 배열하기 위한 레이아웃을 도시한 평면도로서, 2개의 스크라이브 라인(202)이 인접하는 4개의 IC 영역(201) 사이에 형성되어 있고, 특성 측정용 접속 패드를 구비한 복수의 모니터 소자(203)가 스크라이브 라인(202) 내에 형성되어 있다. 참조번호(204)는 다잉을 용이하게 하기 위해 패시베이션 층이 제거된 패시베이션 개구부(passivation opening)를 나타낸다.
상기한 바와 같이, 모니터 소자(203)는 반도체 기판 상의 빈 영역인 스크라이브 라인(202)을 사용하여 형성되고, ICs의 형성의 종료 후에 반도체 기판이 스크라이브 라인(202)를 따라 절단되어 IC 칩이 분리되게 된다.
일본 특허 출원 공보 No. H07-37839 는 반도체 기판이 칩으로 절단될 때 절단면으로 특성 결함의 원인이 되는 수분 또는 불순물이 침입하는 것을 방지하기 위해서 시일 링으로 IC 주변을 둘러싸기 위한 보호구조를 갖는 반도체 장치를 게재한하고 있다.
도27는 IC 영역(201)에 형성된 IC 보호용 시일 링 구조를 도시하는 단면도이다. 복수의 IC 영역(201)이 실리콘 기판(201)의 표면에 형성되고 각각 집적회로와 다층 배선으로 구성되는데, 시일 링 구조가 수분, 불순물의 침입을 방지하기 위해서 IC 영역의 주변에 형성된다.
시일 링 구조에서, 제1 층간 절연막(214), 제1 배선층(216), 제2 층간 절연막(218), 제2 배선층(220), 패시베이션 막(222)이 필드(field) 산화막(212)의 단부를 덮고 실리콘 기판(211)의 표면에 형성된 IC 영역(201)을 둘러싸도록 순차적으로 형성되어 있다. 실리카 용액(silica solution)의 스핀 코팅에 의해 형성된 CVD 산화 막 및 SOG(Spin On Glass) 막이 층간 절연막(214, 218)으로 자주 사용된다. 또한, 플라스마 CVD로 제조된 질화규소 막이 패시베이션 막(222)으로 자주 사용된다.
도28은 인접하는 IC 영역(201) 사이의 경계에서 스크라이브 라인(202)에 형성된 모니터 소자(203) 주변의 확대도인데, 시일 링(205)은 IC 영역(201)을 둘러싸도록 형성되어 있는 반면, 스크라이브 라인(202)의 모니터 소자 영역(231) 내에 형성된 모니터 소자(203)의 주변에는 시일 링이 형성되어 있지 않다.
도29는 도28에서 E-E' 라인을 따라서 도시한 단면도이다. 스크라이브 라인(202)의 최상 표면은 '강고(强固)'한 패시베이션 막(222)으로 덮이는데, 이는 CVD 산화 막 또는 SOG 막 등의 층간 절연막(215-2)이 부분적으로 노출되는 패시베이션 개구부(204)에서 부분적으로 제거된다. CVD 산화막, SOG 막은 수분을 전달하기 때문에 수분을 방지하는 능력이 적어서, 모니터 소자(203)를 보호하기에 불충분하다.
상기한 바와 같이, 수분의 침입을 방지하기 위한 각종 방법들이 통상적으로 IC 칩 내의 ICs 주변에 적용되고 있다; 그러나, 수분의 침입을 방지하기 위해 모니터 소자에 적용되는 방법은 없다. 이러한 이유로, 모니터 소자를 갖는 IC 칩에서, 스크라이브 라인의 패시베이션 개구부로의 수분의 침입이 층간 절연막 내에 고정 전하를 유발하여 모니터 소자의 특성을 불안정하게 만든다. 이것은 모니터 소자가 IC 칩의 내부 상태를 정밀하게 검출하기 위한 목적 달성을 어렵게 만든다.
본 발명의 목적은 반도체 기판 상에 형성된 IC 영역과 스크라이브 라인 간의 단 차이를 저감함으로써 IC 영역에서의 레지스트 도포 얼룩을 경감하고, ICs 내의 박막소자 형성에 있어서 치수의 정밀도를 향상하는 것을 가능하게 하여, 박막소자의 특성을 향상시키는 반도체 웨이퍼 및 그 제조방법을 제공하는 것이다.
본 발명의 다른 목적은 박막소자와 IC 간의 전기 접속을 형성하는 배선층에서 단선 발생의 방지를 가능하게 하여, 반도체 장치의 제조에 있어서 신뢰성 향상을 가능하게 하는 반도체 장치 및 그 제조방법을 제공하는 것이다.
본 발명의 또 다른 목적은 스크라이브 라인 내에 형성된 모니터 소자가 시일 링에 의해 둘러싸이도록 하여 ICs로 수분과 불순물의 침입을 방지하여, 모니터 소자의 특성을 안정하게 하는 반도체 기판을 제공하는 것이다.
본 발명의 첫 번째 측면에 따르면, 스크라이브 영역에 의해 구획된 복수의 IC 영역이 다층 구조를 갖는 ICs를 구현하기 위해 반도체 웨이퍼 상에 형성되고, 복수의 시일 링이 ICs의 주위 영역에 형성되는데 이때 IC 영역의 각각에 대하여 최상층의 배선층이 시일 링에 형성된 금속층과 함께 형성되고; 평탄 절연층이 금속층, IC, 스크라이브 영역을 덮도록 형성되고; 패시베이션 막이 평탄 절연층 상에 형성된다. 이것은 모든 IC, 시일 링, 스크라이브 영역에 대해서 어느 정도의 평탄화를 확립시킨다; 따라서, IC와 스크라이브 영역 간의 단 차이를 제거하는 것이 가능하다. 그러므로, IC에 대한 레지스트 도포 얼룩을 경감하는 것이 가능하다; 따라서, IC 상에 형성된 박막소자의 치수의 정밀도와 특성을 향상시키는 것이 가능하다.
상기한 바와 같이, 금속층의 홈(hollow) 형상과 실질적으로 일치하는 공동(cavity)을 노출하기 위해 평탄 절연층의 소정의 영역을 선택적으로 제거하도록 에칭이 수행되고, 패시베이션 막이 금속층 및 평탄 절연층을 덮도록 형성된다. 이것은 시일 링이 수분 침입 경로로 작용하는 평탄 절연층을 부분적으로 절단하여, 수분이 IC로 침입하는 것을 방지하게 한다.
또한, 금속층의 평탄한 부분을 노출하기 위해 평탄 절연층의 소정의 영역을 선택적으로 제거하도록 에칭이 수행되고, 패시베이션 막이 금속층 및 평탄 절연층을 덮도록 형성된다. 따라서, IC, 시일 링, 스크라이브 영역 사이의 단 차이를 상당히 작게 하는 것이 가능하게 된다.
또한, 금속층 및 평탄 절연층의 잔여 부분으로 구성되는 평탄한 표면을 구현하기 위해 평탄 절연층을 실질적으로 제거하도록 에칭이 수행되고, 패시베이션 막이 평탄한 표면 상에 형성된다. 이것은 IC, 시일 링, 스크라이브 영역 상에 완전한 평탄화를 확립한다; 따라서 IC와 스크라이브 영역 간의 단 차이를 제거하는 것이 가능하다. 실질적으로 평탄 절연층의 완전한 제거 때문에, 수분의 IC로의 침입을 방지하는 것이 가능하다.
자기저항효과소자 등의 적어도 하나의 박막소자가 평탄 절연층 또는 패시베이션 막 상에 직접 형성된다. 이것은 IC와 박막소자 간의 집적을 향상시킨다.
또한 박막소자를 덮는 제2 보호 절연층의 형성을 가능하게 하여, 외부 환경으로부터 보호된다. 또한 평탄 절연층 표면 상에 나노미터 오더(nanometer order)의 광학적 평탄화로 향상되는 화학 기계 연마(CMP: Chemical Mechanical polishing)가 수행될 수 있다.
본 발명의 두 번째 측면에 따르면, 박막소자가 절연층을 통하여 반도체 기판 상에 형성되는 IC 영역의 배선층 상에 형성되도록 반도체 장치가 설계되는데, 여기서 개구부는 배선층의 일부를 노출하도록 형성되고, 제2 배선층은 배선층과 박막소자 간의 전기적 접속을 형성하기 위하여 개구부에 형성되는데, 상기 개구부는 계단형상으로 형성되어 벽면이 저면부터 상단부로 점차 확장되는 것을 특징으로 한다. 이것은 제2 배선층이 쉽게 단선되는 것을 방지하여; 오픈(open) 불량 등의 초기 특성 불량의 발생을 방지하여 반도체 장치의 신뢰성을 향상시킨다.
여기에서, 상기 절연층은 복수의 절연층을 적층함으로써 구현된다. 상층의 절연층의 개구부는 하층의 절연층의 개구부에 비해 크기가 확장된다. 이것은 제2 배선층이 두께가 얇아질때 단선되는 것을 방지한다.
또한, 상층의 절연층의 개구부가 하층의 절연층의 개구부에 비해 크기가 축소되고, 상층의 절연층이 하층의 절연층의 개구부 내측으로 연장하도록 상기 반도체 장치를 변경할 수 있다.
또한, 상기 절연층이 3층의 절연층을 적층함으로써 구현되도록 반도체 장치를 변경할 수 있는데, 중층의 절연층의 개구부는 최하층의 절연층의 개구부에 비해 크기가 축소되고, 중층의 절연층은 최하층의 절연층의 개구부 내측으로 연장하며, 최상층의 절연층의 개구부는 중층의 절연층의 개구부에 비해 크기가 확장되도록 한다.
제조에 있어서는, 벽면이 경사지고 저면부터 상단부로 점차 확장되는 개구부를 갖는 레지스트 막을 절연층 상에 형성하고, 레지스트 막을 마스크로 사용하여 절연층을 선택적으로 제거되도록 하여, 절연층에 경사지고 저면부터 상단부로 점차 확장되는 개구부를 형성한다. 여기서, 레지스트 막의 개구부는 레지스트 막의 두께 방향의 축에 대해서 20도 내지 80도 범위의 소정의 각도로 경사지게 한다. 또한, 절연층의 선택적 제거 및 원하는 형상의 개구부를 형성하는 에칭을 위해, 프레온 가스, 산소 가스를 포함하는 혼합가스가 사용된다.
본 발명의 세 번째 측면에 따르면, 반도체 기판이 스크라이브 라인을 따라 구획되어 시일 링으로 둘러싸이는 복수의 IC 영역을 형성하는데, 이때 패시베이션 개구부가 스크라이브 라인 내에 형성되고, 모니터 소자가 제2 시일 링으로 둘러싸이는 모니터 소자 영역 내에 형성된다. 제2 시일 링은 특별히 모니터 소자의 주변을 둘러싸도록 형성되는데, 이것은 수분 및 다른 불순물이 모니터 소자 영역으로 침입하는 것을 방지하여 안정된 특성의 모니터 소자가 집적회로의 특성을 정밀하게 검출할 수 있게 한다.
여기에서, 제2 시일 링은 각각 실리콘 기판과 접속하는데, 이것은 웰 전위(well potential)를 안정하게 하고 모니터의 정밀도를 향상시킬 수 있게 한다. 또한, 제2 시일 링의 일부는 IC 영역 형성용 시일 링과 동일한 기능을 공유하는데, 이것은 폭을 작게 할 수 있게 한다. 또한, 스크라이브 라인 내의 모니터 소자 영역과 패시베이션 개구부 사이에 있는 제2 시일 링의 일부를 제거하여, 모니터 소자 영역의 층간 절연층으로 수분이 확산되는 속도를 용이하게 측정할 수 있게 한다. 시일 링의 폭이 제2 시일 링의 폭보다 넓게 하는 것이 바람직하다.
또한, 시일 링은 절연층을 통해 함께 적층되고 컨택트 홀을 통하여 상호 접속하는 복수의 금속층이 있는 적층 구조를 갖는다. 또한, 제2 시일 링은 절연층을 통해 함께 적층되고 비아 홀에 의해 상호 절연되는 복수의 금속층이 있는 적층 구조를 갖는다. 이것은 IC 영역 형성용 시일 링에 대하여 장기간의 신뢰성을 확보하고; 제2 시일 링의 형성을 위해 사용되는 전체 면적을 저감하고; 기판 당 칩의 생산성을 향상시킬 수 있다.
본 발명은 첨부도면을 참조한 예에 의해 더 상세하게 설명되어진다.
1. 제1 실시예
도1는 본 발명의 제1 실시예에 해당하는 복수의 반도체 장치(즉, 자기센서를 구비한 반도체 칩)가 형성되는 실리콘 웨이퍼(또는 반도체 웨이퍼)의 요부를 도시한 단면도인데, 도7에 도시된 것들과 동일한 부분은 동일한 참조번호로 표시되었다.
도1에서, 참조번호(51)는 p형 실리콘 기판(21)의 IC 영역에 형성된 IC를 나타내고; 참조번호(52)는 IC(51)의 주변에 형성된 시일 링을 나타내고; 참조번호(53)는 인접하는 IC 영역 간의 경계 내의 시일 링(52)의 외측에 형성된 스크라이브 라인(또는 스크라이브 영역)을 나타낸다.
이산화규소(SiO2)로 구성된 절연층(23)이 p형 실리콘 기판(21) 상의 IC(51) 및 스크라이브 라인(53)을 덮도록 형성되고; 금(Au), 알루미늄(Al) 등의 소정의 금속으로 구성된 소정의 배선 패턴을 갖는 배선층(24a)이 절연층(23) 상에 형성되고; 배선층(24a)과 동일한 재료로 구성된 금속층(54a)이 시일 링(52)의 중심 부분을 덮도록 형성되고; SiO2로 구성된 절연층(25a)이 절연층(23), 배선층(24a)과 함께 금속층(54a)의 양 단부를 덮도록 형성된다.
또한, Au, Al 등의 소정의 금속으로 구성된 소정의 배선 패턴을 갖는 배선층(24b)이 절연층(25a) 상에 형성되고; 배선층(24b)과 동일한 재료로 구성된 금속층(54b)이 그 하부가 금속층(54a)과 접촉하도록 형성되고; 절연층(25b)이 금속층(54b)의 양 단부 뿐만 아니라 배선층(24b), 절연층(25a)을 덮도록 형성되고; GMR 소자 (6) 내지 (9) 및 배선층(24c)이 '최상층'의 절연층(25b)의 평탄한 표면 상에 형성되고; '최상층'의 배선층(24c)과 동일한 재료로 구성된 금속층(54c)이 그 하부가 금속층(54b)과 접촉하도록 시일 링(52)의 중심 부분을 덮도록 형성된다.
또한, SiO2로 구성된 평탄 절연층(55)이 배선층(24c), 금속층(54c)을 덮도록 형성되고; 질화규소(즉, Si3N4)로 구성된 패시베이션 막(또는 보호절연층)(56)이 평탄 절연층(55) 상에 형성되고; GMR 소자 (6) 내지 (9)가 패시베이션 막(56) 상에 형성된다.
상기한 바와 같이, 평탄 절연층(55)은 IC(51), 시일 링(52), 스크라이브 라인(53) 전체를 덮도록 배열되어 있고 평탄한 표면을 갖도록 형성되어 있어서, IC(51)와 스크라이브 라인(53) 간의 단 차이를 제거하는 것이 가능하다. 이것은 박막소자를 더 형성하기 위해 레지스트를 IC(51)상에 도포하는 때에도 레지스트 도포 얼룩을 제거하고; IC(51) 상에 더 형성된 박막소자의 형성에 있어서 치수의 정밀도를 향상시키는 것이 가능하다.
다음으로, 실리콘 웨이퍼의 제조방법을 상세하게 설명한다.
통상의 박막 형성 공정에 의해서, 절연층(23), 배선층(24a), 금속층(54a), 절연층(25a), 배선층(24b), 금속층(54b), 절연층(25b), GMR 소자 (6) 내지 (9), 배선층(24c), 금속층(54c)이 p형 실리콘 기판(21) 상에 순차적으로 형성된다.
SOG(즉, Spin On Glass) 법에 의해서, 퍼히드로폴리실라잔(perhydropolysilazane)을 주성분으로 하는 도포액이 배선층(24c), 금속층(54c) 상에 도포되고; 그 후에, 반도체 칩이 소정의 시간 동안 방치되고 레벨링(leveling)을 행하여, 평탄한 막을 형성한다. 반도체 칩에 도포된 평탄한 막은 대기중의 섭씨 450도 정도에서 소성(燒成)되어, 고순도의 SiO2로 구성된 평탄 절연층(55)을 형성한다. 평탄 절연층(55)의 표면은 우수한 평탄도를 가진다.
CVD(즉, Chemical Vapor Deposition) 법에 의해서, 질화규소(즉, Si3N4)로 구성된 패시베이션 막(56)이 평탄 절연층(55)을 덮도록 형성된다.
예를 들어, 플라스마 CVD 법의 경우에는, SiH4-NH3(N2) 또는 SiH4-N2 O 등의 소정의 재료가 섭씨 약 300도의 막 성장 온도에서 막을 형성하도록 사용된다.
다음으로, GMR 소자 (6) 내지 (9)가 패시베이션 막(56) 상에 형성된다.
그 후에, 도시되지 않은 제2 보호 절연층이 GMR 소자 (6) 내지 (9)를 덮도록 형성된다.
상기 제조방법에서, 평탄 절연층(55)이 배선층(24c) 및 금속층(54c) 전체를 덮도록 형성되는데; 이것은 IC(51)와 스크라이브 라인(53) 간의 단 차이를 제거할 수 있도록 한다. 이것은 IC(51)와 스크라이브 라인(53) 간의 단 차이가 없는 실리콘 웨이퍼의 생산을 용이하게 한다.
또한, 상기한 퍼히드로폴리실라잔을 주성분으로 하는 도포액이 배선층(24c), 금속층(54c)에 도포되고; 그 후에, 반도체 칩이 대기중의 섭씨 450도 정도에서 소성되어, 고순도의 SiO2 로 구성된 평탄 절연층(55)을 형성한다. 따라서, 우수한 평탄도의 표면을 갖는 평탄 절연층(55)의 생산이 가능하다.
본 실시예의 실리콘 웨이퍼에 따르면, 평탄한 표면을 갖는 평탄 절연층(55)이 IC(51), 시일 링(52), 스크라이브 라인(53) 전체를 덮도록 형성되어, IC(51)와 스크라이브 라인(53) 간의 단 차이를 제거할 수 있다. 이것은 박막소자를 더 형성하기 위해 레지스트를 IC(51)에 도포하는 때에도 레지스트 도포 얼룩을 경감시킨다; 따라서, IC(51) 상의 박막소자의 형성에 있어서 치수의 정밀도를 향상시킬 수 있다.
본 실시예의 실리콘 웨이퍼 제조방법에 따르면, 평탄 절연층(55)이 IC(51), 시일 링(52), 스크라이브 라인(53) 전체를 덮도록 형성되고; 따라서, IC(51)와 스크라이브 라인(53) 간의 단 차이가 없는 실리콘 웨이퍼의 생산이 가능하다.
또한, 퍼히드로폴리실라잔을 주성분으로 하는 도포액이 IC(51), 시일 링(52), 스크라이브 라인(53) 상에 도포되고; 그 후에, 반도체 칩이 대기중의 섭씨 450도 정도에서 소성되어 고순도의 SiO2로 구성된 평탄 절연층(55)을 형성하여, 우수한 평탄도의 표면을 갖는 평탄 절연층(55)을 용이하게 생산할 수 있다.
다음으로, 본 실시예의 변경예를 상세하게 설명한다.
제1 변경예는 도1를 참조하여 실리콘 웨이퍼의 제조방법에 관하여 설명된다.
통상의 박막 형성 공정에 의해서, 절연층(23), 배선층(24a), 금속층(54a), 절연층(25a), 배선층(24b), 금속층(54b), 절연층(25b), 배선층(24c), 금속층(54c)이 p형 실리콘 기판(21) 상에 순차적으로 형성된다.
CVD 법에 의해서, SiH4-O2의 소정의 재료가 배선층(24c), 금속층(54c)를 덮는 SiO2로 구성된 평탄 절연층(55)을 형성하도록 공정된다.
평탄 절연층(55)의 표면에는 절연층(25b), 배선층(24c), 금속층(54c)의 표면 형상과 유사한 형상의 요철(irregularities)이 형성된다. 화학 기계 연마(CMP)가 평탄 절연층(55)의 전체 표면에 수행되어, 완전히 평탄화 된다.
CMP는 연마 대상인 실리콘 웨이퍼를 연마용 헤드에 장착하여 수행된다; SiO2, 산화세륨(CeO2)으로 구성된 미립자가 수산화칼륨(KOH), 수산화암모늄(NH4 OH) 등의 알칼리성 용액에 분산된 슬러리(slurry)를 정반(fraise)이 장착된 연마패드(polishing pad) 상에 점적(dripping)시킨다; 실리콘 웨이퍼는 소정의 압력에서 소정의 각속도로 회전하고, 다른 각속도로 회전하는 정반 상에서 공전한다.
따라서, 나노미터 오더의 높은 광학적 평탄도를 갖는 평탄 절연층(55)의 표면을 연마하는 것이 가능하다.
CVD 법에 의해서, Si3N4로 구성된 패시베이션 막(56)이 평탄 절연층(55)을 덮도록 형성된다. 예를 들어, 플라스마 CVD 법에 따르면, 섭씨 300도의 막 성장 온도에서 SiH4-NH3(N2) 또는 SiH4-N2O의 소정의 재료가 막 형성을 위해 사용된다.
상기한 바와 같이, IC(51)와 스크라이브 라인(53) 간의 단 차이가 없는 실리콘 웨이퍼를 생산하는 것이 가능하다.
상기한 제조방법에 의하면, 평탄 절연층(55)이 IC(51), 시일 링(52), 스크라이브 라인(53)을 덮도록 형성되고; 그 후에, 평탄 절연층(55)의 표면을 평탄화하여; 따라서, IC(51)와 스크라이브 라인(53) 간의 단 차이가 없는 실리콘 웨이퍼를 용이하게 생산할 수 있다.
CMP가 평탄 절연층(55)의 전체 표면을 연마하도록 수행되어, 나노미터 오더의 높은 광학적 평탄도를 갖는 평탄 절연층(55)을 용이하게 얻을 수 있다. 이것은 IC(51)와 스크라이브 라인(53) 간의 단 차이가 없는 실리콘 웨이퍼를 용이하게 생산할 수 있도록 한다.
평탄 절연층(55)의 전체 표면 상에 수행되는 CMP 대신에, 패시베이션 막(56)의 표면 상에서 CMP를 수행할 수 있다. 이 경우에, IC(51)와 스크라이브 라인(53) 간의 단 차이가 없는 실리콘 웨이퍼를 용이하게 생산할 수 있다.
다음으로, 복수의 반도체 장치(즉, 자기센서를 구비한 반도체 칩)가 형성된 실리콘 웨이퍼의 요부를 도시한 단면도인 도2를 참조하여 제2 변경예를 설명한다. 평탄 절연층(55)이 금속층(54c) 전체를 덮도록 형성되어 있고, 패시베이션 막(56)이 평탄 절연층(55)의 전체 표면 상에 형성되어 있는 도1의 실리콘 웨이퍼와 비교하여, 도2의 실리콘 웨이퍼는 금속층(54c) 상의 평탄 절연층(55)의 소정의 영역을 선택적으로 제거하도록 드라이 에칭(dry etching)이 수행되어, 창(57)을 형성하고, 금속층(54c)의 스크라이브 영역에 상당하는 공동(cavity)이 노출되어, 패시베이션 막(56)이 '잔여' 평탄 절연층(55) 및 '노출된' 금속층(54c)를 덮도록 형성되는 것을 특징으로 한다.
도2의 실리콘 웨이퍼 제조방법을 상세히 설명한다.
본 실시예에서 사용된 상기한 단계에 따라(도1), 평탄 절연층(55)이 금속층(54c) 전체를 덮도록 형성된다. 그리고 금속층(54c) 상의 평탄 절연층(55)의 소정의 영역을 선택적으로 제거하도록 드라이 에칭을 수행하여, 금속층(54c)의 스크라이브 영역에 상당하는 공동을 노출한다. 그 후에, 평탄 절연층(55) 및 노출된 금속층(54c)을 덮기 위한 패시베이션 막(56)을 형성하도록 플라스마 CVD 법을 수행한다. 따라서, IC(51)와 스크라이브 라인(53) 간의 단 차이가 없는 도2의 실리콘 웨이퍼를 생산할 수 있다.
평탄 절연층(55)이 IC(51) 및 스크라이브 라인(53) 전체를 덮는 실리콘 웨이퍼의 제2 변경예에 따르면, IC(51)와 스크라이브 라인(53) 간의 단 차이를 제거할 수 있다.
또한, 제2 실시예는 금속층(54c) 상의 평탄 절연층(55)의 소정의 영역을 선택적으로 제거하도록 드라이 에칭을 수행하고, 패시베이션 막(56)이 노출된 금속층(54c)을 직접 덮도록 형성되는 것을 특징으로 한다. 이것은 수분 침입 경로로 작용하는 평탄 절연층(55)을 시일 링(52)이 부분적으로 절단하여; 수분이 IC(51)로 침입하는 것을 방지할 수 있다.
또한, 제2 변경예의 실리콘 웨이퍼의 제조방법에 의해서, 평탄 절연층(55)을 에칭하여 금속층(54c)의 스크라이브 영역에 상당하는 공동을 노출시키고, 패시베이션 막(56)이 노출된 금속층(54c)을 덮도록 형성된다. 따라서, IC(51)와 스크라이브 라인(53) 간의 단 차이가 없는 실리콘 웨이퍼를 용이하게 생산할 수 있고, 또한 IC(51)로의 수분 침입 가능성을 제거한다.
다음으로, 복수의 반도체 장치(즉, 자기센서를 구비한 반도체 칩)가 형성된 실리콘 웨이퍼의 요부를 도시한 단면도인, 도3을 참조하여 제3 변경예를 설명한다. 평탄 절연층(55)이 금속층(54c) 전체를 덮도록 형성되고, 패시베이션 막(56)이 평탄 절연층(55)의 전체 표면 상에 형성되는 도1의 실리콘 웨이퍼와 비교하여, 도3의 실리콘 웨이퍼는 금속층(54c)의 비교적 평탄한 부분 상의 평탄 절연층(55)의 소정의 영역을 선택적으로 제거하기 위해 드라이 에칭이 수행되어, 창(58)을 형성하고, 금속층(54c)의 비교적 평탄한 부분이 노출되고; 그 다음, 패시베이션 막(56)이 평탄 절연층(55) 및 금속층(54c)의 노출된 부분을 덮도록 형성되는 것을 특징으로 한다.
여기에서, 금속층(54c)의 비교적 평탄한 부분은 금속층(54c)에 관한 스크라이브 영역과 IC 영역 간의 경계에 상당하고, 금속층(54)은 부분적으로 평탄하게 만들어진다.
도3의 실리콘 웨이퍼에서, 평탄 절연층(55)은 IC(51) 전체를 덮고; 시일 링(52)의 대부분을 덮고; 스크라이브 라인(53) 전체를 덮어서; IC(51)와 시일 링(52) 간의 단 차이를 상당히 저감할 수 있다.
또한, 금속층(54c)의 비교적 평탄한 부분 상의 평탄 절연층(55)의 소정의 영역을 선택적으로 제거하기 위해 에칭을 수행하고, 패시베이션 막(56)이 금속층(54c)의 노출 부분을 직접 덮도록 형성된다. 이것은 시일 링(52)이 수분 침입 경로로 작용할 수 있는 평탄 절연층(55)을 부분적으로 절단하여; IC(51)로의 수분 침입을 방지할 수 있게 한다.
다음으로, 복수의 반도체 장치(즉, 자기센서를 구비한 반도체 칩)가 형성된 실리콘 웨이퍼의 요부를 도시한 단면도인 도4를 참조하여, 제4 변경예를 설명한다. 평탄 절연층(55)이 금속층(54c) 전체를 덮고, 패시베이션 막(56)이 평탄 절연층(55)의 전체 표면 상에 형성되는 도1의 실리콘 웨이퍼와 비교하여, 도4의 실리콘 웨이퍼는 금속층(54c)의 표면을 노출하기 위해 소정의 깊이로 평탄 절연층(55) 상에서 드라이 에칭을 수행하여, 금속층(54c)의 표면과 평탄 절연층(55)의 표면을 동일하게 하고, 패시베이션 막(56)이 평탄 표면 전체에 형성되어 평탄 절연층(55)의 잔여 부분 및 금속층(54c)을 덮도록 하는 것을 특징으로 한다.
도4의 실리콘 웨이퍼에서, 평탄 절연층(55)이 IC(51), 시일 링(52), 스크라이브 라인(53) 전체를 덮으므로; IC(51)와 시일 링(52) 간의 단 차이를 제거할 수 있다.
이것은 시일 링(52)이 수분 침입 경로로 작용할 수 있는 평탄 절연층(55)을 금속층(54c)에 의해 부분적으로 절단하여; IC(51)로 수분이 침입하는 것을 방지할 수 있다.
2. 제2 실시예
도10는 본 발명의 제2 실시예에 해당하는 박막소자가 있는 반도체 장치의 요부를 도시한 단면도로서, 참조번호(121)는 p형 실리콘 기판(또는 반도체 기판)을 나타내고; 참조번호(122)는 실리콘 기판 상에 형성된 트랜지스터를 나타내고; 참조번호(123)는 트랜지스터(122) 사이에 형성되어 있는 산화규소로 구성된 필드(field) 절연막을 나타낸다. 여기서, IC 영역(124)은 트랜지스터(122), 필드 절연막(123), 실리콘 기판(121) 상에 형성된 도시되지 않은 주변 회로 및 다른 소자들을 포함한다.
트랜지스터(122)는 각각 실리콘 기판(121) 상에 형성된 n+ 매입층(130)의 상단부에 형성된 소스(131a) 및 드레인(131b), SiO2 막(또는 절연막)(131c)을 통하여 소스(131a) 및 드레인(131b) 상에 형성된 게이트(131d)로 구성된다.
IC 영역(124) 상에는, 산화규소로 구성된 절연층(132), Al, Ti, TiN, W, Cu로 구성된 소정의 패턴을 갖는 제1 배선층(133), 절연층(132) 및 제1 배선층(133)을 덮는 산화규소로 구성된 절연층(134), Al, Ti, TiN, W, Cu로 구성된 소정의 패턴을 갖는 제2 배선층(135), 산화규소, 질화규소 또는 절연층(134) 및 제2 배선층(135)을 덮도록 산화규소 및 질화규소가 함께 적층된 적층막인 절연층(136, 137, 138)이 순차적으로 형성되어 있다. 또한 n+ 매입층(130)과 제1 배선층(133) 간의 전기적 접속을 위해 Al, Ti, TiN, W, Cu로 구성된 컨택트(contact)(141)가 절연층(132)에 매입되어 있다. 또한 제1 배선층(133)과 제2 배선층(135) 간의 전기적 접속을 위해 Al, Ti, TiN, W, Cu로 구성된 비아(vias)(142)가 절연층(134)에 매입되어 있다.
개구부(136a, 137a, 138a)는 각각 절연층(136, 137, 138)에 형성되어, 제2 배선층(135)의 상면을 부분적으로 노출시킨다. 개구부(136a)의 벽면은 개구부(136a)의 개방된 영역이 저면부터 상단부까지 점차 확장되는 식으로 경사져 있고, 개구부(136a)의 경사면이 절연층(136)의 저면에 대하여 20도 내지 80도 범위의 경사각을 갖는다.
개구부(137a)의 개방된 영역은 개구부(136a) 상에서 계단 형상 부분을 형성하면서 확장되는데, 개구부(137a)의 벽면은 개방된 영역이 저면에서 상단부까지 점차 확장되는 식으로 경사져 있고, 개구부(137a)의 경사면의 경사각은 절연층(137)의 저면에 대하여 20도 내지 80도의 범위이다.
유사하게, 개구부(138a)의 개방된 영역은 개구부(136a, 137a) 상에서 계단 형상 부분을 형성하면서 확장되는데, 개구부(138a)의 벽면은 개방된 영역이 저면에서 상단부까지 점차 확장되는 식으로 경사져 있고, 개구부(138a)의 경사면의 경사각은 절연층(138)의 저면에 대하여 20도 내지 80도의 범위이다.
절연층(138) 상에 형성된 도시되지 않은 박막소자와 제2 배선층(135) 간의 전기적인 접속을 위한 배선층(139)은 개구부(136a 내지 138a)의 벽면 및 제2 배선층(135)의 상면 상에 형성된다.
상기 박막소자가 있는 반도체 장치에서, 제2 배선층(135)의 상면을 노출하는 개구부(136a 내지 138a)의 벽면은 계단 형상으로 형성되고, 각각 절연층(136 내지 138)의 저면에 대하여 20도 내지 80도의 소정의 경사각으로 경사져 있다. 이것은 개구부(136a 내지 138a)의 벽면에 형성된 배선층(139)의 두께를 증가시켜서; 박막소자용 배선층(139)이 단선되는 것을 방지할 수 있게 한다. 또한, 배선층(139)의 불량으로 인한 오픈(open) 불량 등의 초기 특성 불량의 발생을 방지하여; 박막소자가 있는 반도체 장치의 신뢰성을 향상시킨다.
다음으로, 개구부(136a 내지 138a)를 형성하기 위한 방법을 설명한다.
도11(a)에서, 절연층(136)이 절연층(134) 및 제2 배선층(135) 전체를 덮도록 형성되고; 레지스트 막(151)이 절연층(136) 상에 형성되고; 그 후에, 레지스트 막(151)을 마스크를 사용하여 패터닝하고, 레지스트 막(151)의 소정의 위치에서 개구부(151a)를 형성한다.
레지스트 막(151)을 100msec 내지 2000msec의 소정의 시간 동안 파장이 100nm 내지 500nm, 바람직하게는 140nm 내지 450nm 인 빛에 노출시키고; 그 후에, 1분 내지 60분의 소정의 시간 동안 섭씨 120도 내지 200도의 소정의 온도에서 가열장치(예를 들어, 핫플레이트 또는 오븐)를 사용하여 반도체 장치를 가열처리 한다.
따라서, 두께 t가 500nm 내지 3000nm이고; 개구부(151a)의 폭 Wa이 1nm 내지 100nm, 바람직하게는 10nm 내지 50nm, 최적으로 20nm이고; 개구부(151a) 벽면의 경사각 θ은 레지스트 막(151)의 저면에 대하여 20도 내지 80도인, 도11(b)에 도시된 레지스트 막(151)을 생산할 수 있다.
도11(c)에 도시된 바와 같이, 레지스트 막(151)을 마스크로 사용하여 절연층(136) 상에 에칭을 수행하는데, 이때 절연층(136)은 프레온가스 및 산소가스를 포함한 에칭가스(또는 선택 제거용 가스) g에 노출된다.
상세하게, 에칭가스 g는 20sccm 내지 80sccm 범위의 CF4, 60sccm 내지 200sccm 범위의 CHF3, 80sccm 내지 120sccm 범위의 O2를 포함한 소정의 조성을 갖는 혼합가스에 의해 구현된다.
바람직하게, 혼합가스는 60sccm의 CF4, 180sccm의 CHF3, 100sccm의 O2를 포함한 조성 또는 30sccm의 CF4, 180sccm의 CHF3, 100sccm의 O2를 포함한 조성을 갖는다.
여기에서, 레지스트 막(151)의 개구부(151a)의 벽면이 경사져서, 에칭가스 g가 레지스트 막(151)의 상방에서 절연층(136) 방향으로 분사될 때, 개구부(151a)의 주변에서 레지스트의 침식이 발생하여, 폭이 Wa에서 Wb로 점차 확장된다. 즉, 레지스트 막(151)의 개구부(151a)가 에칭에 의해 확장되고, 개구부(136a)의 개방된 영역이 크기가 감소하는 레지스트 막(151)의 개구부(151a)에 따라 점차 확장된다. 그 결과, 개구부(136a)의 벽면은 절연층(136)의 저면에 대하여 20도 내지 80도 범위의 경사각 θ만큼 경사지게 된다.
그 후에, 레지스트 막(151)은 완전히 제거된다. 따라서, 도11(d)에 도시된 바와 같이, 절연층(136)의 저면에 대하여 20도 내지 80도 범위의 경사각 θ만큼 경사진 벽면의 개구부(136a)를 갖는 절연층(136)을 형성할 수 있다.
상기한 단계를 반복함으로써, 개구부(136a)를 갖는 절연층(136) 상에 개구부(137a)를 갖는 절연층(137) 및 개구부(138a)를 갖는 절연층(138)을 순차적으로 형성할 수 있다. 이 경우, 개구부(137a, 138a) 각각의 형상에 맞게 다른 마스크(레지스트 막에 의해 실현되는)를 사용할 필요가 있다.
상기하였듯이, 본 실시예에 의한 박막소자를 구비한 반도체 장치는 제2 배선층(135)의 상면을 노출시키는 개구부(136a 내지 138a)의 벽면은 계단 형상으로 형성되고, 절연층(136 내지 138) 각각의 저면에 대하여 20도 내지 80도 범위의 경사각만큼 각각 경사져 있다. 이것은 개구부(136a 내지 138a)의 벽면상에 형성되어 있는 배선층(139)의 두께를 증가시키므로; 배선층(139)이 단선되는 것을 방지할 수 있고, 배선층(139)의 불량으로 인한 오픈 불량 등의 초기 특성 불량의 발생을 피할 수 있다. 따라서, 반도체 장치의 박막소자에 관한 배선의 신뢰성을 향상시키고, 반도체 장치의 신뢰성도 향상시킬 수 있게 된다.
도11(a) 내지 도11(d)에 도시된 제조방법에 따르면, 절연층(136)의 저면에 대하여 20도 내지 80도 범위의 경사각 θ만큼 경사진 벽면의 개구부(151a)를 갖는 레지스트 막(151)과 일치하는 마스크를 사용하여 절연층(136) 상에서 에칭을 수행하므로; 절연층(136)의 저면에 대하여 20도 내지 80도 범위의 경사각 θ만큼 경사진 벽면의 개구부(136a)를 갖는 절연층(136)을 용이하게 얻을 수 있다.
따라서, 박막소자용 배선층(139)이 단선되는 것을 방지할 수 있고, 배선의 신뢰성이 향상된 박막소자가 있는 반도체 장치를 용이하게 생산할 수 있다.
다음으로, 제2 실시예의 변경예를 상세하게 설명한다.
도12는 본 발명의 제2 실시예의 제1 변경예에 해당하는 반도체 장치의 요부를 도시한 단면도이다. 개구부(136a 내지 138a)가 외측으로 계단 형상으로 점차 확장되어, 중층의 절연층(137)의 개구부(137a)는 최하층의 절연층(136)의 개구부(136a)의 외측으로 개구하고, 최상층의 절연층(138)의 개구부(138a)는 중층의 절연층(137)의 개구부(137a)의 외측으로 개구하는 도10에 도시된 제2 실시예의 반도체 장치와 비교하여, 도12의 반도체 장치는 개구부(136a 내지 138a)가 내측으로 계단 형상으로 축소되어, 중층의 절연층(137)의 개구부(137a)는 최하층의 절연층(136)의 개구부(136a)의 내측으로 개구하고, 최상층의 절연층(138)의 개구부(138a)는 중층의 절연층(137)의 개구부(137a)의 내측으로 개구하는 것을 특징으로 한다.
상기한 도12에 도시된 개구부(136a 내지 138a)는 도10에 도시된 개구부(136a 내지 138a)를 형성하기 위한 단계와 유사한 단계로 형성될 수 있다. 이 경우에, 도12에 도시된 개구부(136a, 137a, 138a)를 구현하는 패턴을 갖는 마스크를 사용하는 것이 필요하다.
도12에 도시된 제1 변경예에 따르면, 도10에 도시된 제2 실시예와 유사하게, 개구부(136a 내지 138a)의 벽면에 형성된 배선층(139)의 두께를 증가시킬 수 있고; 따라서, 박막소자용 배선층(139)이 단선되는 것을 방지할 수 있고; 배선층(139)의 불량에 기인한 오픈 불량 등의 초기 특성 불량의 발생을 방지할 수 있다. 결과적으로, 배선의 신뢰성을 향상시킬 수 있고; 박막소자가 있는 반도체 장치의 제조에 있어서 신뢰성을 향상시킬 수 있다.
도13는 본 발명의 제2 실시예의 제2 변경예에 해당하는 박막소자가 있는 반도체 소자의 요부를 도시한 단면도이다. 개구부(136a 내지 138a)가 외측으로 계단 형상으로 확장되어, 중층의 절연층(137)의 개구부(137a)는 최하층의 절연층(136)의 개구부(136a)의 외측으로 개구하고, 최상층의 절연층(138)의 개구부(138a)는 중층의 절연층(137)의 개구부(137a)의 외측으로 개구하는 도10의 반도체 장치와 비교하여, 도13의 반도체 장치는 중층의 절연층(137)의 개구부(137a)는 최하층의 절연층(136)의 개구부(136a)의 내측으로 개구하고, 최상층의 절연층(138)의 개구부(138a)는 중층의 절연층(137)의 개구부(137a)의 외측으로, 최하층의 절연층(136)의 개구부(136a)의 내측으로 개구하는 것을 특징으로 한다.
도13에 도시된 상기한 개구부(136a 내지 138a)는 도10에 도시된 개구부(136a 내지 138a)의 형성 단계와 유사한 단계로 형성될 수 있다. 이 경우, 도13에 도시된 개구부(136a, 137a, 138a)를 구현하는 패턴을 갖는 마스크를 사용하는 것이 필요하다.
도13에 도시된 제2 변경예에 따르면, 도10에 도시된 제2 실시예와 유사하게, 개구부(136a 내지 138a)의 벽면에 형성되는 배선층(139)의 두께를 증가시킬 수 있다; 따라서, 박막소자용 배선층(139)이 단선되는 것을 방지할 수 있고; 배선층(139)의 불량에 기인한 오픈 불량 등의 초기 특성 불량의 발생을 방지할 수 있다. 결과적으로, 배선의 신뢰성을 향상시킬 수 있고; 박막소자가 있는 반도체 장치의 제조에 있어서 신뢰성을 향상시킬 수 있다.
도14는 본 발명의 제2 실시예의 제3 변경예에 해당하는 반도체 장치의 요부를 도시한 단면도이다. 개구부(136a 내지 138a)가 외측으로 계단 형상으로 확장되어, 중층의 절연층(137)의 개구부(137a)는 최하층의 절연층(136)의 개구부(136a)의 외측으로 개구하고, 최상층의 절연층(138)의 개구부(138a)는 중층의 절연층(137)의 개구부(137a)의 외측으로 개구하는 도10의 반도체 장치와 비교할 때, 도14의 반도체 장치는 중층의 절연층(137)의 개구부(137a)는 최하층의 절연층(136)의 개구부(136a)의 내측으로 개구하고, 최상층의 절연층(138)의 개구부(138a)는 중층의 절연층(137)의 개구부(137a) 및 최하층의 절연층(136)의 개구부(136a)의 내측으로 개구하는 것을 특징으로 한다.
도14에 도시된 상기한 개구부(136a 내지 138a)는 도10에 도시된 개구부(136a 내지 138a)의 형성 단계와 유사한 단계로 형성될 수 있다. 이 경우, 도14에 도시된 개구부(136a, 137a, 138a)를 구현하는 패턴을 갖는 마스크를 사용하는 것이 필요하다.
도14에 도시된 제3 변경예에 따르면, 도10에 도시된 제2 실시예와 유사하게, 개구부(136a 내지 138a)의 벽면에 형성되는 배선층(139)의 두께를 증가시킬 수 있다; 따라서, 박막소자용 배선층(139)이 단선되는 것을 방지할 수 있고; 배선층(139)의 불량에 기인한 오픈 불량 등의 초기 특성 불량의 발생을 방지할 수 있다. 결과적으로, 배선의 신뢰성을 향상시킬 수 있고; 박막소자가 있는 반도체 장치의 제조에 있어서 신뢰성을 향상시킬 수 있다.
3. 제3 실시예
모니터 소자가 있는 반도체 기판을 도17 내지 도19를 참조한 본 발명의 제3 실시예로 설명하는데, 여기서 도26 내지 도29에 도시된 부분과 동일한 부분은 동일한 참조번호를 나타내며, 간결성 및 설명을 위해 도17 내지 도19는 축척이 정확하지 않다.
도17는 상세하게 도시되지 않은 IC 영역(201)을 둘러싸는 시일 링(205) 사이에 형성된 스크라이브 라인(202) 내에 형성된 모니터 소자(203)의 주위를 도시한 평면도이다. 복수의 IC 영역(201)이 도시되지 않은 반도체 기판 상에 매트릭스 형상으로 형성되어 있는데, 도17는 모니터 소자(203) 보호용 시일 링을 설명하기 위한 요부를 도시한다.
도17의 좌측에서는, 패시베이션 개구부(204)가 다잉을 방해하는 강고한 패시베이션 막을 제거함으로써 형성된다. 도17의 우측에서는, 모니터 소자 영역(231)이 형성되고, 모니터 소자(203) 보호용 제2 시일 링(206)에 의해 둘러싸여 있다. 모니터 소자(203)는 모니터 소자 영역(231)에 형성된다. 본 실시예에서는, 모니터 소자(203) 보호용 제2 시일 링(206)이 모니터 소자 영역(231)의 주위에 형성되어 있고, 상기 IC 영역(201) 형성용 시일 링(205)의 폭과 비교하여 폭이 좁다.
도18는 도17의 A-A' 선을 따라서 도시한 단면도로서, 제2 시일 링(206)과 관련된 요부를 도시하고 있다. 모니터 소자(203) 보호용 제2 시일 링(206)은 층간 절연막(215-1, 125-2) 사이에 끼운 3개의 금속층(1M, 2M, 3M)으로 구성된다. 평면에서 볼 때 모니터 소자(203)를 둘러싸는 패턴을 만들기 위해, 비아 홀(219)이 층간 절연막의 금속층(1M 내지 3M) 사이에 연속적으로 형성되어 있어, 층간 절연막을 부분적으로 차단할 수 있다. 상세하게, 필드 산화막(212)이 도시되지 않은 실리콘 기판 상에 형성되고; 제1 층간 절연막(214-1)으로 되는 CVD 산화막이 필드 산화막(212) 상에 형성되고; 제1 금속층(1M)이 CVD 산화막 상에 형성된다. CVD 산화막(214-2), SOG 막(215-1), CVD 산화막(214-3)으로 구성되는 제2 층간 절연막(213)이 금속층(1M) 상에 형성된다. CVD 산화막(214-4), SOG 막(215-2), CVD 산화막(214-5)으로 구성되는 제3 층간 절연막(217)이 제2 층간 절연막(213) 상에 형성된 제2 금속층(2M) 상에 형성된다. 또한, 패시베이션 막(222)이 CVD 산화막(214-5) 상에 형성된 제3 금속층(3M)의 최상면 상에 형성된다. 즉, 상기한 단면 구조를 가지는 제2 시일 링(206)이 모니터 소자 영역(231)의 주위에 형성된다.
상기한 바와 같이, 모니터 소자(203) 보호용 제2 시일 링(206)은 3층 즉, CVD 산화막, SOG 막, CVD 산화막으로 각각 구성된 층간 절연막(213, 217)에 비아 홀(219)을 제공하여, 층간 절연막(213, 217)을 부분적으로 차단할 수 있다. 상기한 단면 구조를 가지는 제2 시일 링(206)은 모니터 소자 영역(231)을 둘러싸도록 형성된다. 제2 시일 링(206)은 각각의 층간 절연막(213, 217)에서 수분 침입에 약한 SOG 막이 부분적으로 차단되는 것을 특징으로 하여; 수분이 모니터 소자(203)로 침입하는 것을 방지할 수 있게 된다. 제2 시일 링(206)은 3개의 금속층(1M 내지 3M)이 비아 홀(219)에 대하여 수직으로 배열되므로; 상기 시일 링(205)과 비교할 때 폭을 좁힐 수 있는데 도19에 상세하게 도시하였다.
도19는 도17의 B-B' 선을 따라 도시한 단면도로서, IC 영역(201) 형성용 시일 링(205)에 관한 요부를 도시하였다. 여기서, 시일 링(205)은 4개의 배선층, 즉 금속층(1M, 2M, 3M, 4M)을 가지는 IC 영역(201)에 적용된다. 상세하게는, 제1 층간 절연막으로 되는 CVD 산화막(214-1)은 도시되지 않은 필드 산화막 상에 형성되고; 제1 금속층(1M)은 제1 층간 절연막 상에 형성되고; CVD 산화막(214-2), SOG 막(215-1), CVD 산화막(214-3)으로 구성된 제2 층간 절연막(213)은 제1 금속층(1M) 상에 형성되고; CVD 산화막(214-4), SOG 막(215-2), CVD 산화막(214-5)으로 구성된 제3 층간 절연막(217)은 제2 금속층(2M)을 통하여 제2 층간 절연막(213) 상에 형성된다. 제1 금속층(1M)과 제2 금속층(2M)은 컨택트 홀(223)을 통하여 직접 접속되어 있고, 금속층(1M, 2M) 간의 접속을 확실하게 하기 위하여 사이드 벽(side wall)(221)이 형성된다. 유사하게, 자세한 것은 생략하고, 제3 금속층(3M) 및 제4 금속층(4M)은 제3 층간 절연막(217) 상에 형성된다. 또한 패시베이션 막(222)은 최상면 상에 형성된다. 상기 시일 링(205)은 장기간의 신뢰성을 확보하기 위하여 충분한 폭을 필요로 한다. 반면에, 모니터 소자(203)는 제2 시일 링(206)에 의해 단지 단기간 보호를 필요로 한다. 시일 링(205)과 비교할 때, 제2 시일 링(206)은 예를 들어 비아 홀(219)의 크기, 금속층(1M 내지 3M)의 폭에 관하여 작은 배선 룰(rule)에 의해 형성되어도 충분하다. 따라서, 시일 링(206)이 점유하는 전체 면적을 삭감할 수 있다.
다음으로, 반도체 기판의 제조방법의 개략을 설명하는데, 여기서 ICs는 종래 방법에 의해 형성되므로 설명의 복잡을 피하기 위해 생략한다. 이하에서는, 모니터 소자 보호용 제2 시일 링을 중심으로 설명한다.
제2 시일 링은 모니터 소자, 전극, 배선, 절연막, 다른 필요한 부위와 동시에 일체로 형성된다.
예를 들어, p형 기판의 경우에, p형 불순물 첨가영역(즉, p wells)은 실리콘 기판의 표면 상에 소자 형성 준비를 위해 형성된다. 그 다음, 필드 산화막이 소자의 분리를 위해 형성된다. 모니터 소자 형성을 위한 게이트 전극이 필드 산화막 상에 형성된다. LDD(lightly doped drain) 구조를 갖는 소자가 형성되어 SD 영역을 형성한다. 기판의 전체 표면 상에 제1 층간 절연막으로서 CVD 산화막이 형성된다. 컨택트 홀이 CVD 산화막에 형성된다.
다음으로, 제1 금속층이 스크라이브 라인의 시일 링 영역에 형성된다. 제2 층간 절연막이 CVD 산화막, SOG 막, CVD 산화막의 3층을 순차적으로 적층함으로써 형성된다. 제2 층간 절연막은 에칭되어 제2 층간 절연막을 부분적으로 차단시키는 제1 비아 홀을 형성한다.
유사하게, 제2 금속층, 제3 층간 절연막, 제2 비아 홀, 제3 금속층이 순차적으로 형성된다. 최후에, 모니터 소자가 형성되는 모니터 소자 영역 전체에 '강고'한 패시베이션 막(예를 들어, 질화규소 막)이 형성된다.
다음으로, 본 발명의 제3 실시예의 변경예를 도20 내지 도25를 참조하여 설명한다.
도20은 본 발명의 제3 실시예의 제1 변경예에 해당하는 반도체 기판 표면의 스크라이브 라인에 있는 모니터 소자를 배열하기 위한 레이아웃을 도시한 평면도이다.
도17에 도시된 반도체 기판과 비교할 때, 도20에 도시된 반도체 기판은 모니터 소자(203) 보호용의 제2 시일 링(206)이 실리콘 기판의 웰 영역(well region)과 접속하고, 상기 제2 시일 링(206)이 측정용 웰 패드(well pad)(207)와 접속하는 것을 특징으로 한다.
도20에 도시된 구조에 의하면, 모니터 소자(203)의 웰 전위를 안정하게 할 수 있어, 측정 정밀도가 향상된다.
또한, 상기 구조는 드라이 에칭 및 왯(wet) 에칭 후에 스크라이브 라인의 가공으로 인한 에칭면의 부식, 거칠어짐의 발생을 어렵게 하는 이점이 있다.
도21는 도20의 C-C' 선을 따라 도시된 단면도로서, 모니터 소자(203) 보호용의 제2 시일 링(206)에 관한 요부를 도시한다. 도21에 도시된 제2 시일 링에 관한 기본 구조는 도18에 도시된 것과 유사하므로; 상세한 설명은 생략한다. 도18에 도시된 구조와 비교할 때, 도21에 도시된 구조는 제2 시일 링(206)이 기판의 p 웰 영역에서 p+ 웰 추출(extraction)부(208)와 접속한다.
도22는 도20의 D-D' 선을 따라 도시한 단면도로서, IC 영역(201) 형성용 시일 링(205)에 관한 요부를 도시한다. 도22에 도시된 시일 링(205)에 관한 기본 구조는 도19에 도시된 것과 유사하므로; 상세한 설명은 생략한다. 도19에 도시된 구조와 비교할 때, 도22에 도시된 구조는 시일 링(205)이 기판의 p+ 웰 추출부(208)에 접속한다.
제1 변경예에 따라 도21에 도시된 제2 시일 링(206)의 제조방법은 도18에 도시된 제2 시일 링(206)의 제조방법과 유사하므로; 상세한 설명은 생략한다.
다음으로, 도23는 제3 실시예의 제2 변경예에 해당하는 반도체 기판 표면의 스크라이브 라인에 모니터 소자를 배열하기 위한 레이아웃을 도시한 평면도이다.
본 예에서, 제2 시일 링(206-1, 206-2)은 IC 영역 형성용 시일 링(205)의 기능을 공유하고, 기본적으로 시일 링(205)과 동일한 구조로 형성되는데, 이때 제2 시일 링(206-1)은 시일 링(205)과 함께 연속적으로 형성되는 반면, 다른 제2 시일 링(206-2)은 모니터 소자(203) 보호용이기 때문에 시일 링(205)과 독립적으로 형성된다. 시일 링(205, 206-1, 206-2)의 기본 구조는 제3 실시예 및 그것의 제1 변경예에서 설명한 것과 유사하므로; 자세한 설명은 생략한다.
도23의 제2 변경예는 시일 링(205, 206-1, 206-2)이 동일한 기능을 공유하고 기본적으로 동일한 구조를 가지므로, 시일 링에 대한 전체 면적을 현저하게 감소할 수 있어서, 스크라이브 라인의 폭을 전체 또는 부분적으로 감소할 수 있다.
다음으로, 도24는 제3 실시예의 제3 변경예에 해당하는 반도체 기판 표면의 스크라이브 라인의 모니터 소자를 배열하기 위한 레이아웃을 도시한 평면도이다.
도23에 도시된 반도체 기판과 비교할 때, 도24에 도시된 반도체 기판은 모니터 소자(203)가 스크라이브 라인(202)의 중앙에 형성되지 않고 스크라이브 라인(202) 내에서 일방으로 약간 치우쳐져 있다는 특징이 있다; 특히, 도24에서, 모니터 소자(203)가 스크라이브 라인(202) 내에서 상방으로 치우쳐져 있다. 이것은 확실하게 균열(cracking)의 발생을 방지하게 한다. 제3 변경예의 다른 구조는 상기한 제3 실시예 및 그것의 제1, 제2 변경예의 구조와 유사하므로; 상세한 설명은 생략한다.
다음으로, 도25는 제3 실시예의 제4 변경예에 해당하는 반도체 기판 표면의 스크라이브 라인에 모니터 소자를 배열하기 위한 레이아웃을 도시한 평면도이다.
이 예는 모니터 소자 영역(231)을 둘러싸기 위해 패시베이션 개구부(204)와 모니터 소자 영역(231) 사이에 형성된 제2 시일 링(206-2)의 일부가 제거되어 시일 개구부(261)를 형성한다는 것을 특징으로 한다.
시일 개구부(261)에 수분을 차단하는 비아 홀이 없는 상기 구조에서는, 패시베이션 개구부(204)에 존재하는 수분이 도시되지 않은 SOG 막을 통해서 모니터 소자 영역(231)으로 침입할 가능성이 있다. 모니터 소자(203)의 특성의 변화를 감시(monitor)함으로써, 모니터 소자 영역(231)의 도시되지 않은 층간 막으로의 수분 확산 속도를 측정할 수 있는데, 이것은 예를 들어, 집적회로에 있는 소자의 저항 측정, 직접회로의 불량 발생에 관한 시뮬레이션에 적용될 수 있다.
본 발명이 사상 또는 본질적인 특성으로부터 분리되지 않고 복수의 형상으로 실시되는 때에, 발명의 범위는 상기한 설명보다는 첨부된 청구항에 의해 정의되므로 상기 실시예는 예시적인 것이지 제한적인 것이 아니고, 청구항의 경계 내의 모든 변화 또는 그러한 경계 내의 균등물은 청구항에 의해 포함되도록 의도되어진 것이다.
본 발명의 제1 실시예에 의하면, 반도체 기판 상에 형성된 IC 영역과 스크라이브 라인 간의 단 차이를 저감함으로써 IC 영역에서의 레지스트 도포 얼룩을 경감하고, ICs 내의 박막소자 형성에 있어서 치수의 정밀도를 향상하는 것을 가능하게 하여, 박막소자의 특성을 향상시키는 반도체 웨이퍼 및 그 제조방법을 제공한다.
본 발명의 제2 실시예에 의하면, 박막소자와 IC 간의 전기 접속을 형성하는 배선층에서 단선 발생의 방지를 가능하게 하여, 반도체 장치의 제조에 있어서 신뢰성 향상을 가능하게 하는 반도체 장치 및 그 제조방법을 제공한다.
본 발명의 제3 실시예에 의하면, 스크라이브 라인 내에 형성된 모니터 소자가 시일 링에 의해 둘러싸이도록 하여 ICs로 수분과 불순물의 침입을 방지하여, 모니터 소자의 특성을 안정하게 하는 반도체 기판을 제공한다.
본 발명의 목적, 양상, 실시예는 첨부 도면을 참조하여 더 자세하게 설명될 것이다.
도1는 본 발명의 제1 실시예에 해당하는 실리콘 웨이퍼의 요부를 도시한 단면도이다.
도2는 본 발명의 제1 실시예의 제2 변경예에 해당하는 실리콘 웨이퍼의 요부를 도시한 단면도이다.
도3는 본 발명의 제1 실시예의 제3 변경예에 해당하는 실리콘 웨이퍼의 요부를 도시한 단면도이다.
도4는 본 발명의 제1 실시예의 제4 변경예에 해당하는 실리콘 웨이퍼의 요부를 도시한 단면도이다.
도5는 실리콘 웨이퍼의 예를 도시한 평면도이다.
도6는 자기센서를 구비한 반도체 칩 및 그 주변을 도시한 확대 평면도이다.
도7는 도6에서 A-A 선을 따라 도시한 단면도이다.
도8는 상기 실리콘 웨이퍼의 제2 예를 도시한 단면도이다.
도9는 상기 실리콘 웨이퍼의 제3 예를 도시한 단면도이다.
도10는 본 발명의 제2 실시예에 해당하는 박막소자가 있는 반도체 장치의 요부를 도시한 단면도이다.
도11(a)는 도10에 도시된 상기 반도체 장치의 제조를 위한 제1 단계를 도시한 단면도이다.
도11(b)는 도10에 도시된 상기 반도체 장치의 제조를 위한 제2 단계를 도시한 단면도이다.
도11(c)는 도10에 도시된 상기 반도체 장치의 제조를 위한 제3 단계를 도시한 단면도이다.
도11(d)는 도10에 도시된 상기 반도체 장치의 제조를 위한 제4 단계를 도시한 단면도이다.
도12는 본 발명의 제2 실시예의 제1 변경예에 해당하는 반도체 장치의 요부를 도시한 단면도이다.
도13는 본 발명의 제2 실시예의 제2 변경예에 해당하는 반도체 장치의 요부를 도시한 단면도이다.
도14는 본 발명의 제2 실시예의 제3 변경예에 해당하는 반도체 장치의 요부를 도시한 단면도이다.
도15는 박막소자를 구비한 반도체 장치의 예를 도시한 단면도이다.
도16(a)는 도15에 도시된 상기 반도체 장치의 제조를 위한 제1 단계를 도시한 단면도이다.
도16(b)는 도15에 도시된 상기 반도체 장치의 제조를 위한 제2 단계를 도시한 단면도이다.
도16(c)는 도15에 도시된 상기 반도체 장치의 제조를 위한 제3 단계를 도시한 단면도이다.
도17는 본 발명의 제3 실시예에 해당하는 반도체 기판 상에 형성된 모니터 소자, 시일 링, IC 영역의 레이아웃을 도시한 평면도이다.
도18는 상기 모니터 소자 보호용 제2 시일 링에 관한 요부를 나타낸, 도17의 A-A' 선을 따라 도시한 단면도이다.
도19는 상기 IC 영역 형성용 시일 링에 관한 요부를 나타낸, 도17의 B-B' 선을 따라 도시한 단면도이다.
도20는 본 발명의 제3 실시예의 제1 변경예에 해당하는 반도체 기판 표면상의 스크라이브 라인에 모니터 소자를 배열하기 위한 레이아웃을 도시한 평면도이다.
도21는 상기 모니터 소자 보호용 제2 시일 링에 관한 요부를 도시한, 도20의 C-C' 선을 따라 도시한 단면도이다.
도22는 IC 영역 형성용 시일 링에 관한 요부를 도시한, 도20의 D-D' 선을 따라 도시한 단면도이다.
도23는 본 발명의 제3 실시예의 제2 변경예에 해당하는 반도체 기판 상의 스크라이브 라인에 모니터 소자를 배열하기 위한 레이아웃을 도시한 평면도이다.
도24는 본 발명의 제3 실시예의 제3 변경예에 해당하는 반도체 기판 상의 스크라이브 라인에 모니터 소자를 배열하기 위한 레이아웃을 도시한 평면도이다;
도25는 본 발명의 제3 실시예의 제4 변경예에 해당하는 반도체 기판 상의 스크라이브 라인에 모니터 소자를 배열하기 위한 레이아웃을 도시한 평면도이다.
도26는 복수의 IC 영역이 형성되는 반도체 기판 표면 상의 스크라이브 라인에 모니터 소자를 배열하기 위한 레이아웃을 도시한 평면도이다.
도27는 상기 IC 영역에 적용된 시일 링 구조를 도시한 단면도이다.
도28는 스크라이브 라인의 모니터 소자 영역에 형성된 모니터 소자를 도시한 확대 평면도이다.
도29는 도28의 E-E' 선을 따라 도시한 단면도이다.

Claims (30)

  1. 스크라이브 영역에 의해 구획되는 복수의 IC 영역이 다층 구조를 갖는 ICs를 구현하도록 형성되고, 복수의 시일 링이 상기 ICs의 주위 영역에 형성되는 반도체 웨이퍼에 있어서,
    상기 IC 영역 각각에 대해서, 최상층의 배선층이 상기 시일 링에 형성되는 금속층과 함께 형성되고, 평탄 절연층이 상기 금속층, 상기 IC, 상기 스크라이브 영역을 덮도록 형성되고, 패시베이션 막이 상기 평탄 절연층 상에 형성되는 반도체 웨이퍼.
  2. 제1항에 있어서,
    상기 금속층의 홈 형상과 일치하는 공동을 노출하기 위해 상기 평탄 절연층의 소정의 영역을 선택적으로 제거하도록 에칭이 수행되고, 상기 패시베이션 막이 상기 금속층 및 상기 평탄 절연층을 덮도록 형성되는 반도체 웨이퍼.
  3. 제1항에 있어서,
    상기 금속층의 평탄한 부분을 노출하기 위해 상기 평탄 절연층의 소정의 영역을 선택적으로 제거하도록 에칭이 수행되고, 상기 패시베이션 막이 상기 금속층 및 상기 평탄 절연층을 덮도록 형성되는 반도체 웨이퍼.
  4. 제1항에 있어서,
    상기 금속층 및 상기 평탄 절연층의 잔여 부분으로 구성되는 평탄한 표면을 구현하기 위해 상기 평탄 절연층을 제거하도록 에칭이 수행되고, 상기 패시베이션 막이 상기 평탄한 표면 상에 형성되는 반도체 웨이퍼.
  5. 제1항에 있어서,
    적어도 하나의 박막소자가 상기 평탄 절연층 또는 상기 패시베이션 막 상에 형성되는 반도체 웨이퍼.
  6. 제5항에 있어서,
    상기 박막소자가 자기저항효과소자에 의해 형성되는 반도체 웨이퍼.
  7. 스크라이브 영역에 의해 구획되는 복수의 IC 영역이 다층 구조를 갖는 ICs를 구현하기 위해 형성되고, 복수의 시일 링이 상기 ICs의 주위 영역에 형성되는 반도체 웨이퍼의 제조방법에 있어서,
    상기 시일 링에 형성된 금속층과 함께 최상층의 배선층을 형성하는 단계,
    상기 IC, 상기 금속층, 상기 스크라이브 영역을 덮는 평탄 절연층을 형성하는 단계,
    상기 평탄 절연층 전체를 덮는 패시베이션 막을 형성하는 단계를 포함하는 반도체 웨이퍼의 제조방법.
  8. 제7항에 있어서,
    적어도 하나의 박막소자가 상기 평탄 절연층 또는 상기 패시베이션 막 상에 형성되는 반도체 웨이퍼의 제조방법.
  9. 스크라이브 영역에 의해 구획되는 복수의 IC 영역이 다층 구조를 갖는 ICs를 구현하기 위해 형성되고, 복수의 시일 링이 상기 ICs의 주위 영역에 형성되는 반도체 웨이퍼의 제조방법에 있어서,
    상기 시일 링에 형성된 금속층과 함께 최상층의 배선층을 형성하는 단계,
    상기 IC, 상기 금속층, 상기 스크라이브 영역을 덮는 평탄 절연층을 형성하는 단계,
    상기 금속층 상의 상기 평탄 절연층의 소정의 영역을 선택적으로 제거하는 단계,
    상기 평탄 절연층 및 상기 금속층을 덮는 패시베이션 막을 형성하는 단계를 포함하는 반도체 웨이퍼의 제조방법.
  10. 제9항에 있어서,
    적어도 하나의 박막소자가 상기 평탄 절연층 또는 상기 패시베이션 막 상에 형성되는 반도체 웨이퍼의 제조방법.
  11. 제8항에 있어서,
    제2 보호 절연층이 상기 박막소자를 덮도록 형성되는 반도체 웨이퍼의 제조방법.
  12. 제10항에 있어서,
    제2 보호 절연층이 상기 박막소자를 덮도록 형성되는 반도체 웨이퍼의 제조방법.
  13. 제7항에 있어서,
    상기 평탄 절연층의 표면이 화학 기계 연마되는 반도체 웨이퍼의 제조방법.
  14. 제9항에 있어서,
    상기 평탄 절연층의 표면이 화학 기계 연마되는 반도체 웨이퍼의 제조방법.
  15. 박막소자가 절연층을 통하여 반도체 기판 상에 형성되는 IC 영역의 배선층 상에 형성되는 반도체 장치에 있어서,
    개구부가 상기 배선층의 일부를 노출하도록 형성되고, 제2 배선층이 상기 배선층 및 상기 박막소자 간의 전기적 접속을 형성하도록 상기 개구부에 형성되고, 상기 개구부는 그 벽면이 저면에서 상단부로 점차 확장되도록 계단 형상으로 형성되는 반도체 장치.
  16. 제15항에 있어서,
    상기 절연층이 복수의 절연층을 적층함으로써 구현되는 반도체 장치.
  17. 제15항에 있어서,
    상기 절연층은 적어도 2개의 절연층으로 구성되고, 상층의 절연층의 개구부는 하층의 절연층의 개구부에 비하여 크기가 확장되는 반도체 장치.
  18. 제15항에 있어서,
    상기 절연층은 적어도 2개의 절연층으로 구성되고, 상층의 절연층의 개구부는 하층의 절연층의 개구부에 비하여 크기가 축소되고, 상기 상층의 절연층은 상기 하층의 절연층의 상기 개구부 내측으로 연장하는 반도체 장치.
  19. 제15항에 있어서,
    상기 절연층은 3층의 절연층으로 구성되고, 중층의 절연층의 개구부는 최하층의 절연층의 개구부에 비하여 크기가 축소되고, 상기 중층의 절연층은 상기 최하층의 절연층의 개구부 내측으로 연장하며, 최상층의 절연층의 개구부는 상기 중층의 절연층의 상기 개구부에 비하여 크기가 확장되는 반도체 장치.
  20. 박막소자가 절연층을 통하여 반도체 기판 상에 형성되는 IC 영역의 배선층 상에 형성되고, 상기 배선층 및 상기 박막소자 간의 전기적 접속을 형성하도록 제2 배선층이, 상기 배선층의 일부를 노출하는 상기 절연층의 개구부에 형성되는 반도체 장치의 제조방법에 있어서,
    벽면이 경사지고 저면에서 상단부로 점차 확장되는 개구부를 갖는 레지스트 막을 형성하는 단계,
    상기 레지스트 막을 마스크로서 사용하여 상기 절연층을 선택적으로 제거함으로써, 경사지고 저면에서 상단부로 점차 확장되는 상기 절연층의 상기 개구부를 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  21. 제20항에 있어서,
    상기 레지스트 막의 상기 개구부의 상기 벽면이 상기 레지스트 막의 두께 방향으로 놓이는 축에 대하여 20도 내지 80도 범위의 소정의 각도로 경사지는 반도체 장치의 제조방법.
  22. 제20항에 있어서,
    프레온 가스 및 산소 가스를 포함하는 혼합 가스가 상기 절연층을 선택적으로 제거하는데 사용되는 반도체 장치의 제조방법.
  23. 제20항에 있어서,
    상기 절연층은, 복수의 레지스트 막을 상이한 크기의 개구부를 갖는 마스크로서 사용하여 각각 형성되는 상이한 개구부를 갖는 복수의 절연층을 적층함으로써 구현되는 반도체 장치의 제조방법.
  24. 시일 링으로 둘러싸인 복수의 IC 영역을 형성하기 위해 스크라이브 라인을 따라 구획된 반도체 기판에 있어서,
    패시베이션 개구부가 상기 스크라이브 라인 내에 형성되고, 상기 스크라이브 라인 내에서 모니터 소자가 제2 시일링으로 둘러싸인 모니터 소자 영역 내에 형성되는 반도체 기판.
  25. 제24항에 있어서,
    상기 제2 시일 링이 각각 실리콘 기판과 접속하는 반도체 기판.
  26. 제24항에 있어서,
    상기 제2 시일 링의 일부가 상기 IC 영역을 형성하기 위해 사용된 상기 시일 링과 동일한 기능을 공유하는 반도체 기판.
  27. 제24항에 있어서,
    상기 스크라이브 라인에서 상기 모니터 소자 영역과 상기 패시베이션 개구부 사이에 놓이는 상기 제2 시일 링의 일부가 제거된 반도체 기판.
  28. 제24항에 있어서,
    상기 시일 링의 폭이 상기 제2 시일 링의 폭보다 넓은 반도체 기판.
  29. 제24항에 있어서,
    상기 시일 링은 절연층을 통하여 함께 적층되어 있고 컨택트 홀을 통하여 상호 접속되는 복수의 금속층을 갖는 적층 구조를 갖는 반도체 기판.
  30. 제24항에 있어서,
    상기 제2 시일 링은 절연층을 통하여 함께 적층되어 있고 비아 홀에 의해 상호 절연되어 있는 복수의 금속층을 갖는 적층 구조를 갖는 반도체 기판.
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