JP2894165B2 - 半導体装置 - Google Patents
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
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- H01L21/3105—After-treatment
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Description
【０００１】
【産業上の利用分野】この発明は、集積回路（ＩＣ）チ
ップをそなえた半導体装置に関し、特にＩＣチップにお
いて層間絶縁膜を構成する塗布絶縁膜をチップ端から内
側の部分で閉ループ状に除去したことによりチップ端か
ら層間絶縁膜を介して素子領域に水分が浸入するのを阻
止するようにしたものである。
ップをそなえた半導体装置に関し、特にＩＣチップにお
いて層間絶縁膜を構成する塗布絶縁膜をチップ端から内
側の部分で閉ループ状に除去したことによりチップ端か
ら層間絶縁膜を介して素子領域に水分が浸入するのを阻
止するようにしたものである。
【０００２】
【従来の技術】従来、ＩＣチップの保護構造としては、
図３，４に示すようなシールリング構造が知られてい
る。
図３，４に示すようなシールリング構造が知られてい
る。
【０００３】図３，４において、半導体基板１０の表面
には、複数のチップ内部領域３０Ａ，３０Ｂが形成され
ている。各チップ内部領域は、多数の回路素子及び多層
の配線により構成されるＩＣを含むもので、その周辺部
は、外部からの水分や不純物の浸入を防ぐために図３に
示すようなシールリング構造になっている。
には、複数のチップ内部領域３０Ａ，３０Ｂが形成され
ている。各チップ内部領域は、多数の回路素子及び多層
の配線により構成されるＩＣを含むもので、その周辺部
は、外部からの水分や不純物の浸入を防ぐために図３に
示すようなシールリング構造になっている。
【０００４】シールリング構造にあっては、基板表面に
形成されたフィールド絶縁膜１２の端部を覆ってチップ
内部領域３０Ａを取囲むように第１の層間絶縁膜１４
と、１層目の配線材層１６と、第２の層間絶縁膜１８
と、２層目の配線材層２０と、保護絶縁膜２２とが順次
に形成される。配線材層１６及び２０は、それぞれ１層
目及び２層目の配線を形成するのと同時に形成される。
また、保護絶縁膜２２としては、プラズマＣＶＤ（ケミ
カル・ベーパー・デポジション）法で形成される窒化シ
リコン膜を用いることが多い。
形成されたフィールド絶縁膜１２の端部を覆ってチップ
内部領域３０Ａを取囲むように第１の層間絶縁膜１４
と、１層目の配線材層１６と、第２の層間絶縁膜１８
と、２層目の配線材層２０と、保護絶縁膜２２とが順次
に形成される。配線材層１６及び２０は、それぞれ１層
目及び２層目の配線を形成するのと同時に形成される。
また、保護絶縁膜２２としては、プラズマＣＶＤ（ケミ
カル・ベーパー・デポジション）法で形成される窒化シ
リコン膜を用いることが多い。
【０００５】３０Ａ，３０Ｂ等の各チップ内部領域及び
その周辺のシールリング部を含む基板部分は、図４に示
すように縦横のスクライブ領域３２Ａ，３２Ｂに沿って
ウエハ状の基板１０をダイシングすることにより独立し
たＩＣチップとなる。
その周辺のシールリング部を含む基板部分は、図４に示
すように縦横のスクライブ領域３２Ａ，３２Ｂに沿って
ウエハ状の基板１０をダイシングすることにより独立し
たＩＣチップとなる。
【０００６】
【発明が解決しようとする課題】上記した従来技術によ
ると、ダイシングを行なう際に、図４に示すようにチッ
プ内部領域３０Ａに達するような切り欠きＸが生ずるこ
とがある。図５は、このような切り欠きＸによりチップ
端３０Ｅに絶縁膜１２，１４，１８の端部が露出したＩ
Ｃチップ３０を示すもので、図３と同様の部分には同様
の符号を付してある。
ると、ダイシングを行なう際に、図４に示すようにチッ
プ内部領域３０Ａに達するような切り欠きＸが生ずるこ
とがある。図５は、このような切り欠きＸによりチップ
端３０Ｅに絶縁膜１２，１４，１８の端部が露出したＩ
Ｃチップ３０を示すもので、図３と同様の部分には同様
の符号を付してある。
【０００７】図５において、Ｎ型半導体基板１０の表面
には、Ｐ型ウエル領域１０Ｗが形成されており、ウエル
領域１０Ｗの表面には、フィールド絶縁膜１２の素子孔
内にＴａ，Ｔｂ等のＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅ
ｄ Ｄｒａｉｎ）構造のＭＯＳ型トランジスタが形成さ
れている。トランジスタＴａ，ＴｂのようなＩＣ構成用
の回路素子が形成された領域３０ａを素子領域と称す
る。
には、Ｐ型ウエル領域１０Ｗが形成されており、ウエル
領域１０Ｗの表面には、フィールド絶縁膜１２の素子孔
内にＴａ，Ｔｂ等のＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅ
ｄ Ｄｒａｉｎ）構造のＭＯＳ型トランジスタが形成さ
れている。トランジスタＴａ，ＴｂのようなＩＣ構成用
の回路素子が形成された領域３０ａを素子領域と称す
る。
【０００８】第１の層間絶縁膜１４は、Ｔａ，Ｔｂ等の
トランジスタの１３Ｇ等のゲート電極層と１６Ｓ，１６
Ｄ等の１層目の配線材層との間に配置されるもので、例
えばＢＰＳＧ（ボロン・リンケイ酸ガラス）からなって
いる。配線材層１６Ｓ及び１６Ｄは、それぞれソース及
びドレインの配線として使用される。
トランジスタの１３Ｇ等のゲート電極層と１６Ｓ，１６
Ｄ等の１層目の配線材層との間に配置されるもので、例
えばＢＰＳＧ（ボロン・リンケイ酸ガラス）からなって
いる。配線材層１６Ｓ及び１６Ｄは、それぞれソース及
びドレインの配線として使用される。
【０００９】第２の層間絶縁膜１８は、１６Ｓ，１６Ｄ
等の１層目の配線材層と２０Ｄ等の２層目の配線材層と
の間に配置されるもので、例えばシリコンオキサイド膜
１８ａの上にスピン・オン・ガラス（ＳＯＧ）を回転塗
布して平坦状にＳＯＧ膜１８ｂを形成すると共に、ＳＯ
Ｇ膜１８ｂの上にシリコンオキサイド膜１８ｃを形成し
た構成になっている。配線材層２０Ｄは、絶縁膜１８に
設けた接続孔１８Ｐを介して配線材層１６Ｄと接続され
るもので、ドレイン配線として使用される。
等の１層目の配線材層と２０Ｄ等の２層目の配線材層と
の間に配置されるもので、例えばシリコンオキサイド膜
１８ａの上にスピン・オン・ガラス（ＳＯＧ）を回転塗
布して平坦状にＳＯＧ膜１８ｂを形成すると共に、ＳＯ
Ｇ膜１８ｂの上にシリコンオキサイド膜１８ｃを形成し
た構成になっている。配線材層２０Ｄは、絶縁膜１８に
設けた接続孔１８Ｐを介して配線材層１６Ｄと接続され
るもので、ドレイン配線として使用される。
【００１０】ところで、チップ端３０ＥにＳＯＧ膜１８
ｂが露出すると、外部から水分（Ｈ2 Ｏ）がＳＯＧ膜１
８ｂを介してチップ内部に浸入する場合がある。特に有
機系のＳＯＧを用いると、水分が浸入する確率が著しく
高くなる。浸入した水分は、ＳＯＧ膜１８ｂ内を急速に
素子領域３０ａまで拡散する。そして、ＳＯＧ膜１８ｂ
内を拡散した水分は、徐々に下方に拡散していき、フィ
ールド絶縁膜１２中に正の固定電荷を発生させる。この
結果、Ｐ型ウエル領域１０Ｗの表面で導電型がＮ型に反
転し、例えばトランジスタＴａ及びＴｂの間にリーク電
流ＩL が流れて正常なトランジスタ動作を阻害する。
ｂが露出すると、外部から水分（Ｈ2 Ｏ）がＳＯＧ膜１
８ｂを介してチップ内部に浸入する場合がある。特に有
機系のＳＯＧを用いると、水分が浸入する確率が著しく
高くなる。浸入した水分は、ＳＯＧ膜１８ｂ内を急速に
素子領域３０ａまで拡散する。そして、ＳＯＧ膜１８ｂ
内を拡散した水分は、徐々に下方に拡散していき、フィ
ールド絶縁膜１２中に正の固定電荷を発生させる。この
結果、Ｐ型ウエル領域１０Ｗの表面で導電型がＮ型に反
転し、例えばトランジスタＴａ及びＴｂの間にリーク電
流ＩL が流れて正常なトランジスタ動作を阻害する。
【００１１】また、ＳＯＧ膜１８ｂ内を拡散した水分
は、例えばＡｌ又はＡｌ合金からなる配線材層１６Ｓ，
１６Ｄ，２０Ｄ等にも到達し、これらの配線材層を腐食
させることがある。このため、配線の信頼性が低下す
る。
は、例えばＡｌ又はＡｌ合金からなる配線材層１６Ｓ，
１６Ｄ，２０Ｄ等にも到達し、これらの配線材層を腐食
させることがある。このため、配線の信頼性が低下す
る。
【００１２】上記のような不都合をなくすには、切り欠
きＸが生じてもシールリング部に達しないようにスクラ
イブ領域３２Ａ，３２Ｂの幅（通常１００［μｍ］程
度）を広くすればよい。しかし、これでは、ウエハ１枚
から取れるチップの数が減るので、得策でない。
きＸが生じてもシールリング部に達しないようにスクラ
イブ領域３２Ａ，３２Ｂの幅（通常１００［μｍ］程
度）を広くすればよい。しかし、これでは、ウエハ１枚
から取れるチップの数が減るので、得策でない。
【００１３】この発明の目的は、スクライブ領域の幅を
広げることなく切り欠きに伴う水分浸入を防止すること
ができる新規な半導体装置を提供することにある。
広げることなく切り欠きに伴う水分浸入を防止すること
ができる新規な半導体装置を提供することにある。
【００１４】
【課題を解決するための手段】この発明に係る半導体装
置は、半導体基板と、この基板の表面にて所定の素子領
域内に形成された複数の回路素子と、これらの回路素子
と共に集積回路を構成すべく前記基板の表面に形成され
た複数層の配線と該複数層の間に形成された層間絶縁膜
とを含む配線積層であって、該層間絶縁膜が前記素子領
域を覆って前記基板の端部又はその近傍に達するように
塗布絶縁膜を用いて平坦状に形成されているものと、前
記配線積層を覆って形成された保護絶縁膜とを備えた半
導体装置であって、前記塗布絶縁膜において前記基板の
端面から前記素子領域の近傍に至る部分を前記素子領域
の外周に沿って閉ループ状に除去し、この塗布絶縁膜除
去部分を覆って前記保護絶縁膜を形成したことを特徴と
するものである。
置は、半導体基板と、この基板の表面にて所定の素子領
域内に形成された複数の回路素子と、これらの回路素子
と共に集積回路を構成すべく前記基板の表面に形成され
た複数層の配線と該複数層の間に形成された層間絶縁膜
とを含む配線積層であって、該層間絶縁膜が前記素子領
域を覆って前記基板の端部又はその近傍に達するように
塗布絶縁膜を用いて平坦状に形成されているものと、前
記配線積層を覆って形成された保護絶縁膜とを備えた半
導体装置であって、前記塗布絶縁膜において前記基板の
端面から前記素子領域の近傍に至る部分を前記素子領域
の外周に沿って閉ループ状に除去し、この塗布絶縁膜除
去部分を覆って前記保護絶縁膜を形成したことを特徴と
するものである。
【００１５】
【作用】この発明の構成によれば、基板の端面には、Ｓ
ＯＧ等の塗布絶縁膜が露出しないので、外部から素子領
域に水分が浸入できない。従って、素子領域では、導電
型反転や配線腐食が抑制される。また、塗布絶縁膜除去
部分の下方でフィールド絶縁膜中に正の固定電荷が生ず
ることもない。
ＯＧ等の塗布絶縁膜が露出しないので、外部から素子領
域に水分が浸入できない。従って、素子領域では、導電
型反転や配線腐食が抑制される。また、塗布絶縁膜除去
部分の下方でフィールド絶縁膜中に正の固定電荷が生ず
ることもない。
【００１６】
【実施例】図１，２は、この発明の一実施例に係るＩＣ
チップを示すもので、図５と同様の部分には同様の符号
を付して詳細な説明を省略する。
チップを示すもので、図５と同様の部分には同様の符号
を付して詳細な説明を省略する。
【００１７】ＩＣチップ３０は、Ｎ型半導体基板１０、
Ｐ型ウエル領域１０Ｗ、フィールド絶縁膜１２等を含む
もので、素子領域３０ａには、ＬＤＤ構造のＭＯＳ型ト
ランジスタＴａ，Ｔｂ等の回路素子が形成されている。
Ｐ型ウエル領域１０Ｗ、フィールド絶縁膜１２等を含む
もので、素子領域３０ａには、ＬＤＤ構造のＭＯＳ型ト
ランジスタＴａ，Ｔｂ等の回路素子が形成されている。
【００１８】基板上面には、ＰＳＧ及びＢＰＳＧをそれ
ぞれ１００［ｎｍ］及び６００［ｎｍ］の厚さに順次に
堆積して１０００℃でＢＰＳＧをフローすることにより
第１の層間絶縁膜１４を形成する。絶縁膜１４に所要の
接続孔を形成した後、基板上面にスパッタ法等によりＷ
Ｓｉ、Ａｌ合金（例えばＡｌ−Ｓｉ−Ｃｕ）、ＷＳｉを
順次に被着してその被着層をパターニングすることによ
り１層目の配線材層１６Ｓ，１６Ｄを形成する。配線材
層１６Ｓ，１６Ｄは、それぞれソース，ドレインの配線
として使用される。
ぞれ１００［ｎｍ］及び６００［ｎｍ］の厚さに順次に
堆積して１０００℃でＢＰＳＧをフローすることにより
第１の層間絶縁膜１４を形成する。絶縁膜１４に所要の
接続孔を形成した後、基板上面にスパッタ法等によりＷ
Ｓｉ、Ａｌ合金（例えばＡｌ−Ｓｉ−Ｃｕ）、ＷＳｉを
順次に被着してその被着層をパターニングすることによ
り１層目の配線材層１６Ｓ，１６Ｄを形成する。配線材
層１６Ｓ，１６Ｄは、それぞれソース，ドレインの配線
として使用される。
【００１９】次に、基板上面には、第２の層間絶縁膜１
８を形成する。すなわち、プラズマＣＶＤ法によりシリ
コンオキサイド膜１８ａを５００［ｎｍ］の厚さに形成
した後、ＳＯＧ膜１８ｂを約３００［ｎｍ］の厚さに塗
布し、４００℃でキュアする。そして、公知のフォトリ
ソ及びドライエッチング技術を用いてＳＯＧ膜１８ｂを
チップ端Ｅから内側の部分１８Ｑで素子領域３０ａの外
周に沿って図２のハッチングパターンで示すように閉ル
ープ状に除去する。ＳＯＧ除去部１８Ｑの幅は、通常生
ずる切り欠きより広くすればよい。この後、ＳＯＧ膜１
８ｂ及びＳＯＧ除去部１８Ｑを覆ってプラズマＣＶＤ法
によりシリコンオキサイド膜１８ｃを４００［ｎｍ］の
厚さに形成する。
８を形成する。すなわち、プラズマＣＶＤ法によりシリ
コンオキサイド膜１８ａを５００［ｎｍ］の厚さに形成
した後、ＳＯＧ膜１８ｂを約３００［ｎｍ］の厚さに塗
布し、４００℃でキュアする。そして、公知のフォトリ
ソ及びドライエッチング技術を用いてＳＯＧ膜１８ｂを
チップ端Ｅから内側の部分１８Ｑで素子領域３０ａの外
周に沿って図２のハッチングパターンで示すように閉ル
ープ状に除去する。ＳＯＧ除去部１８Ｑの幅は、通常生
ずる切り欠きより広くすればよい。この後、ＳＯＧ膜１
８ｂ及びＳＯＧ除去部１８Ｑを覆ってプラズマＣＶＤ法
によりシリコンオキサイド膜１８ｃを４００［ｎｍ］の
厚さに形成する。
【００２０】次に、レジスト層をマスクとするドライエ
ッチング処理等により層間絶縁膜１８に接続孔１８Ｐを
形成する。そして、基板上面には、スパッタ法等により
Ａｌ合金（例えばＡｌ−Ｓｉ−Ｃｕ）を被着してパター
ニングすることにより配線材層２０Ｄを形成する。配線
材層２０Ｄは、接続孔１８Ｐを介して配線材層１６Ｄに
接続されるもので、ドレイン配線として使用される。
ッチング処理等により層間絶縁膜１８に接続孔１８Ｐを
形成する。そして、基板上面には、スパッタ法等により
Ａｌ合金（例えばＡｌ−Ｓｉ−Ｃｕ）を被着してパター
ニングすることにより配線材層２０Ｄを形成する。配線
材層２０Ｄは、接続孔１８Ｐを介して配線材層１６Ｄに
接続されるもので、ドレイン配線として使用される。
【００２１】この後、基板上面には、プラズマＣＶＤ法
により窒化シリコンを堆積して保護絶縁膜２２を形成す
る。なお、チップ内部領域の周辺部は、図３に示したよ
うなシールリング構造にすることができる。この場合、
配線材層１６，２０は、それぞれ配線材層１６Ｓ，２０
Ｄと共通の工程で形成される。
により窒化シリコンを堆積して保護絶縁膜２２を形成す
る。なお、チップ内部領域の周辺部は、図３に示したよ
うなシールリング構造にすることができる。この場合、
配線材層１６，２０は、それぞれ配線材層１６Ｓ，２０
Ｄと共通の工程で形成される。
【００２２】上記のような処理が終ったウエハ状の基板
を図４に示したようなスクライブ領域に沿ってダイシン
グすることによりＩＣチップ３０が得られる。
を図４に示したようなスクライブ領域に沿ってダイシン
グすることによりＩＣチップ３０が得られる。
【００２３】ダイシングの際に図４のＸのような切り欠
きが生じたとしても、ＳＯＧ膜１８ｂがチップ端Ｅに露
出しないので、外部からの水分（Ｈ2 Ｏ）は、ＳＯＧ除
去部１８Ｑで遮断され、素子領域３０ａには到達しな
い。従って、素子領域３０ａ内では、導電型反転により
素子間リーク電流が流れたり、浸入水分により配線腐食
が促進されたりすることがなくなる。また、ＳＯＧ除去
部１８Ｑの下方でフィールド絶縁膜１２に浸入水分によ
り正の固定電荷が生ずることもなくなるので、チップ外
周近傍のトランジスタＴｂ等の素子が誤動作するおそれ
もなくなる。
きが生じたとしても、ＳＯＧ膜１８ｂがチップ端Ｅに露
出しないので、外部からの水分（Ｈ2 Ｏ）は、ＳＯＧ除
去部１８Ｑで遮断され、素子領域３０ａには到達しな
い。従って、素子領域３０ａ内では、導電型反転により
素子間リーク電流が流れたり、浸入水分により配線腐食
が促進されたりすることがなくなる。また、ＳＯＧ除去
部１８Ｑの下方でフィールド絶縁膜１２に浸入水分によ
り正の固定電荷が生ずることもなくなるので、チップ外
周近傍のトランジスタＴｂ等の素子が誤動作するおそれ
もなくなる。
【００２４】
【発明の効果】以上のように、この発明によれば、ＩＣ
チップの外周部において層間絶縁膜を構成する塗布絶縁
膜をチップ端から内側の部分で閉ループ状に除去するこ
とにより水分浸入を阻止するようにしたので、チップ内
部で導電型反転や配線腐食が生ずるのを防止することが
でき、高信頼のＩＣ装置を実現可能となる効果が得られ
る。
チップの外周部において層間絶縁膜を構成する塗布絶縁
膜をチップ端から内側の部分で閉ループ状に除去するこ
とにより水分浸入を阻止するようにしたので、チップ内
部で導電型反転や配線腐食が生ずるのを防止することが
でき、高信頼のＩＣ装置を実現可能となる効果が得られ
る。
【００２５】その上、スクライブ領域の幅を広げる必要
がないので、ウエハ１枚当りのチップ収率を減らさなく
て済む利点もある。
がないので、ウエハ１枚当りのチップ収率を減らさなく
て済む利点もある。
【図１】 この発明の一実施例に係るＩＣチップを示す
基板断面図である。
基板断面図である。
【図２】 図１のＩＣチップの上面図である。
【図３】 従来のＩＣチップ保護構造を示す基板断面図
である。
である。
【図４】 基板上面の素子領域配置を示す上面図であ
る。
る。
【図５】 従来のＩＣチップにおける導電型反転現象を
説明するための基板断面図である。
説明するための基板断面図である。
１０：半導体基板、１０Ｗ：ウエル領域、１２：フィー
ルド絶縁膜、１４：第１の層間絶縁膜、１６Ｓ，１６
Ｄ：１層目の配線材層、１８：第２の層間絶縁膜、１８
ａ，１８ｃ：シリコンオキサイド膜、１８ｂ：ＳＯＧ
膜、１８Ｑ：ＳＯＧ除去部、２０Ｄ：２層目の配線材
層、２２：保護絶縁膜、３０：ＩＣチップ、３０ａ：素
子領域、３０Ｅ：チップ端。
ルド絶縁膜、１４：第１の層間絶縁膜、１６Ｓ，１６
Ｄ：１層目の配線材層、１８：第２の層間絶縁膜、１８
ａ，１８ｃ：シリコンオキサイド膜、１８ｂ：ＳＯＧ
膜、１８Ｑ：ＳＯＧ除去部、２０Ｄ：２層目の配線材
層、２２：保護絶縁膜、３０：ＩＣチップ、３０ａ：素
子領域、３０Ｅ：チップ端。
Claims (1)
- 【請求項１】半導体基板と、 この基板の表面にて所定の素子領域内に形成された複数
の回路素子と、 これらの回路素子と共に集積回路を構成すべく前記基板
の表面に形成された複数層の配線と該複数層の間に形成
された層間絶縁膜とを含む配線積層であって、該層間絶
縁膜が前記素子領域を覆って前記基板の端部又はその近
傍に達するように塗布絶縁膜を用いて平坦状に形成され
ているものと、 前記配線積層を覆って形成された保護絶縁膜とを備えた
半導体装置であって、 前記塗布絶縁膜において前記基板の端面から前記素子領
域の近傍に至る部分を前記素子領域の外周に沿って閉ル
ープ状に除去し、この塗布絶縁膜除去部分を覆って前記
保護絶縁膜を形成したことを特徴とする半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5202702A JP2894165B2 (ja) | 1993-07-24 | 1993-07-24 | 半導体装置 |
| US08/279,338 US5593925A (en) | 1993-07-24 | 1994-07-22 | Semiconductor device capable of preventing humidity invasion |
| US08/621,398 US5629557A (en) | 1993-07-24 | 1996-03-25 | Semiconductor device capable of preventing humidity invasion |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5202702A JP2894165B2 (ja) | 1993-07-24 | 1993-07-24 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0737839A JPH0737839A (ja) | 1995-02-07 |
| JP2894165B2 true JP2894165B2 (ja) | 1999-05-24 |
Family
ID=16461745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5202702A Expired - Lifetime JP2894165B2 (ja) | 1993-07-24 | 1993-07-24 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5593925A (ja) |
| JP (1) | JP2894165B2 (ja) |
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| US5861660A (en) * | 1995-08-21 | 1999-01-19 | Stmicroelectronics, Inc. | Integrated-circuit die suitable for wafer-level testing and method for forming the same |
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| DE69723044T2 (de) | 1997-01-31 | 2004-05-06 | Stmicroelectronics S.R.L., Agrate Brianza | Verfahren zur Herstellung von einer Randstruktur um ein integriertes elektronisches Bauelement zu versiegeln, sowie ein entsprechendes Bauelement |
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| DE19961790C1 (de) * | 1999-12-21 | 2001-05-10 | Infineon Technologies Ag | Anordnung zur Abtrennung eines Halbleiterbausteines aus einem Halbleiterwafer |
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| CN100370580C (zh) | 2004-03-29 | 2008-02-20 | 雅马哈株式会社 | 半导体晶片及其制造方法 |
| WO2006054606A1 (ja) | 2004-11-16 | 2006-05-26 | Rohm Co., Ltd. | 半導体装置および半導体装置の製造方法 |
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| JP5541296B2 (ja) * | 2012-01-13 | 2014-07-09 | 富士通セミコンダクター株式会社 | 半導体ウエハ装置およびその製造方法 |
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| US9589895B2 (en) * | 2015-04-15 | 2017-03-07 | Globalfoundries Inc. | Whole wafer edge seal |
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| JP2575795B2 (ja) * | 1988-04-28 | 1997-01-29 | 富士通株式会社 | 半導体装置の製造方法 |
| JPH02222148A (ja) * | 1989-02-22 | 1990-09-04 | Yamaha Corp | 半導体装置 |
| US4925808A (en) * | 1989-03-24 | 1990-05-15 | Sprague Electric Company | Method for making IC die with dielectric isolation |
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| JPH0750700B2 (ja) * | 1989-06-27 | 1995-05-31 | 三菱電機株式会社 | 半導体チップの製造方法 |
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| JPH05267257A (ja) * | 1992-01-30 | 1993-10-15 | Sony Corp | スクライブラインを有する半導体装置 |
-
1993
- 1993-07-24 JP JP5202702A patent/JP2894165B2/ja not_active Expired - Lifetime
-
1994
- 1994-07-22 US US08/279,338 patent/US5593925A/en not_active Expired - Lifetime
-
1996
- 1996-03-25 US US08/621,398 patent/US5629557A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5629557A (en) | 1997-05-13 |
| US5593925A (en) | 1997-01-14 |
| JPH0737839A (ja) | 1995-02-07 |
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