JPH05267257A - スクライブラインを有する半導体装置 - Google Patents
スクライブラインを有する半導体装置Info
- Publication number
- JPH05267257A JPH05267257A JP4012692A JP4012692A JPH05267257A JP H05267257 A JPH05267257 A JP H05267257A JP 4012692 A JP4012692 A JP 4012692A JP 4012692 A JP4012692 A JP 4012692A JP H05267257 A JPH05267257 A JP H05267257A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- semiconductor device
- scribe line
- film
- chipping
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【目的】 スクライブライン上に絶縁膜等を残す構造に
あっても、ダイシングに伴うチッピングの問題を生じさ
せない半導体装置を提供しようとするものである。 【構成】 半導体ウェハを各チップに分割する部分であ
るスクライブライン１を有する半導体装置であって、ス
クライブライン１上に絶縁膜３１〜３３及び導電膜５
１，５２を有するとともに、スクライブライン上の少な
くとも絶縁膜３１〜３３（及び必要により導電膜５１，
５２）は、チップ構成部分の絶縁膜３１〜３３（及び導
電膜５１，５２）と分離する構成とした半導体装置。
あっても、ダイシングに伴うチッピングの問題を生じさ
せない半導体装置を提供しようとするものである。 【構成】 半導体ウェハを各チップに分割する部分であ
るスクライブライン１を有する半導体装置であって、ス
クライブライン１上に絶縁膜３１〜３３及び導電膜５
１，５２を有するとともに、スクライブライン上の少な
くとも絶縁膜３１〜３３（及び必要により導電膜５１，
５２）は、チップ構成部分の絶縁膜３１〜３３（及び導
電膜５１，５２）と分離する構成とした半導体装置。
Description
【０００１】
【産業上の利用分野】本発明は、スクライブラインを有
する半導体装置に関する。
する半導体装置に関する。
【０００２】
【従来の技術】半導体装置は、或る程度の大きさをもっ
たウェハ（一般的には規格により定まっており、例えば
５インチウェハなどがある）上に各種素子が形成されて
た構造、例えば多数のＩＣが形成されて成る構造をとっ
ている。製品として出荷するためには、ウェハ上の各Ｉ
Ｃを分割し、いわゆるチップとして、パッケージ等に組
み込んで製品とする。このために各ＩＣごとのチップに
分割するためのカット部分となるのが、各チップを構成
する部分間に形成されたスクライブライン２である。
たウェハ（一般的には規格により定まっており、例えば
５インチウェハなどがある）上に各種素子が形成されて
た構造、例えば多数のＩＣが形成されて成る構造をとっ
ている。製品として出荷するためには、ウェハ上の各Ｉ
Ｃを分割し、いわゆるチップとして、パッケージ等に組
み込んで製品とする。このために各ＩＣごとのチップに
分割するためのカット部分となるのが、各チップを構成
する部分間に形成されたスクライブライン２である。
【０００３】スクライブラインは、この部分でウェハを
カットしてチップとしてダイシング（ペレット化）する
ものであるから、ここには特に配線構造は不要であり、
導電膜も絶縁膜も、原則的には必要ない。
カットしてチップとしてダイシング（ペレット化）する
ものであるから、ここには特に配線構造は不要であり、
導電膜も絶縁膜も、原則的には必要ない。
【０００４】しかし、このスクライブライン上にも、絶
縁膜及び導電膜を残しておきたい場合がある。代表的に
は、測定用パターンとして、スクライブライン上に導電
膜及び絶縁膜から成る配線構造を残しておく場合であ
る。
縁膜及び導電膜を残しておきたい場合がある。代表的に
は、測定用パターンとして、スクライブライン上に導電
膜及び絶縁膜から成る配線構造を残しておく場合であ
る。
【０００５】このような場合の従来構造を図６に示す。
ウェハは、スクライブライン１上において、層間膜３′
やオーバーコート膜３である絶縁膜を有している。この
構造ではウェハのダイシングの際、絶縁膜にチッピング
が生じる。チッピングとは、ダイシングのダメージによ
り、チップ上の絶縁膜に割れ、欠け、クラック等が入る
ことをいう。このダイシングブレードの目詰まりによる
チッピングの発生によりＩＣの品質に影響をきたす。
ウェハは、スクライブライン１上において、層間膜３′
やオーバーコート膜３である絶縁膜を有している。この
構造ではウェハのダイシングの際、絶縁膜にチッピング
が生じる。チッピングとは、ダイシングのダメージによ
り、チップ上の絶縁膜に割れ、欠け、クラック等が入る
ことをいう。このダイシングブレードの目詰まりによる
チッピングの発生によりＩＣの品質に影響をきたす。
【０００６】スクライブライン内に基板となるＳｉ以外
を残さなければ、チッピングの発生は防止できる。しか
しプロセス上のチェックパターンは必須であり、かつこ
れらのパターンをＩＣ内に取り込むとＩＣチップの面積
増となり、また、コストアップにもつながるため、スク
ライブライン上に絶縁膜や、導電膜を残しておきたいと
いう要請は強い。
を残さなければ、チッピングの発生は防止できる。しか
しプロセス上のチェックパターンは必須であり、かつこ
れらのパターンをＩＣ内に取り込むとＩＣチップの面積
増となり、また、コストアップにもつながるため、スク
ライブライン上に絶縁膜や、導電膜を残しておきたいと
いう要請は強い。
【０００７】一方、スクライブラインの幅を広くするこ
とによっても、チッピングがＩＣ内部に到達するのを防
ぐことができる。しかしこれも、ＩＣチップの面積増に
つながり、やはりコストアップとなるなど好ましくな
い。
とによっても、チッピングがＩＣ内部に到達するのを防
ぐことができる。しかしこれも、ＩＣチップの面積増に
つながり、やはりコストアップとなるなど好ましくな
い。
【０００８】
【発明の目的】本発明は上記問題点を解決して、スクラ
イブライン上に絶縁膜等を残す構造にあっても、上記チ
ッピングの問題を生じさせない半導体装置を提供しよう
とするものである。
イブライン上に絶縁膜等を残す構造にあっても、上記チ
ッピングの問題を生じさせない半導体装置を提供しよう
とするものである。
【０００９】
【問題点を解決するための手段及び作用】本出願の請求
項１の発明は、半導体ウェハを各チップに分割する部分
であるスクライブラインを有する半導体装置であって、
スクライブライン上に絶縁膜及び導電膜を有するととも
に、スクライブライン上の少なくとも絶縁膜は、チップ
構成部分の絶縁膜と分離する構成とした半導体装置であ
り、これにより上記問題点を解決するものである。
項１の発明は、半導体ウェハを各チップに分割する部分
であるスクライブラインを有する半導体装置であって、
スクライブライン上に絶縁膜及び導電膜を有するととも
に、スクライブライン上の少なくとも絶縁膜は、チップ
構成部分の絶縁膜と分離する構成とした半導体装置であ
り、これにより上記問題点を解決するものである。
【００１０】本出願の請求項２の発明は、スクライブラ
イン上の絶縁膜及び導電膜を、チップ構成部分の絶縁膜
及び導電膜とそれぞれ分離する構成とした請求項１に記
載の半導体装置であり、これにより上記問題点を解決す
るものである。
イン上の絶縁膜及び導電膜を、チップ構成部分の絶縁膜
及び導電膜とそれぞれ分離する構成とした請求項１に記
載の半導体装置であり、これにより上記問題点を解決す
るものである。
【００１１】本発明によれば、スクライブライン上の絶
縁膜（あるいは更に導電膜）は、チップ構成部分の膜と
分離したので、ダイシングの際のチッピングがＩＣ等の
内部に及ぶことが防がれ、このチッピングに伴う問題は
解決される。
縁膜（あるいは更に導電膜）は、チップ構成部分の膜と
分離したので、ダイシングの際のチッピングがＩＣ等の
内部に及ぶことが防がれ、このチッピングに伴う問題は
解決される。
【００１２】即ち本発明によれば、図１（ａ）に示す比
較の場合である、スクライブライン１上の絶縁膜３であ
るオーバーコート膜と、ＩＣ（ペレット）上のオーバー
コート膜を分離せず、Ａｌパッド部のみ開口している技
術であると、例えばオーバーコート膜にＰ−ＳｉＮを使
用すると、チッピングがＩＣ内へ到達してしまう。
較の場合である、スクライブライン１上の絶縁膜３であ
るオーバーコート膜と、ＩＣ（ペレット）上のオーバー
コート膜を分離せず、Ａｌパッド部のみ開口している技
術であると、例えばオーバーコート膜にＰ−ＳｉＮを使
用すると、チッピングがＩＣ内へ到達してしまう。
【００１３】これに対し、本発明では、図１（ｂ）に示
すように、絶縁膜３であるオーバーコート膜をペレット
周辺部で分離した（分離部を４で示す）。これにより、
ダイシング時のダメージによるペレット内のオーバーコ
ートの欠け（チッピング）を防止することができた。
すように、絶縁膜３であるオーバーコート膜をペレット
周辺部で分離した（分離部を４で示す）。これにより、
ダイシング時のダメージによるペレット内のオーバーコ
ートの欠け（チッピング）を防止することができた。
【００１４】
【実施例】以下本発明の実施例について、図面を参照し
て説明する。但し当然のことながら、本発明は以下の実
施例に限定されるものではない。
て説明する。但し当然のことながら、本発明は以下の実
施例に限定されるものではない。
【００１５】実施例１ 本例構造を図２，３に示す。また、平面図を図４に示
す。図３はＩＣ周辺の構造で、図２はＩＣ−ＩＣ間に測
定用パターンを配した場合の構造である。
す。図３はＩＣ周辺の構造で、図２はＩＣ−ＩＣ間に測
定用パターンを配した場合の構造である。
【００１６】測定パターンの入らない部分は、図３に示
すように絶縁膜３１〜３３及び導電膜５１，５２を残し
た構造でこの部分でのチッピングの発生は特に問題な
い。
すように絶縁膜３１〜３３及び導電膜５１，５２を残し
た構造でこの部分でのチッピングの発生は特に問題な
い。
【００１７】図２に示した構造では、測定パターンのも
つ絶縁膜３１〜３３と、ＩＣの絶縁膜３１〜３３を分離
（切り離す）することによって、絶縁膜のチッピングが
ＩＣ内部へ到達しなくなる。
つ絶縁膜３１〜３３と、ＩＣの絶縁膜３１〜３３を分離
（切り離す）することによって、絶縁膜のチッピングが
ＩＣ内部へ到達しなくなる。
【００１８】本例で分離した部分に導電膜５１，５２を
残すのは、ダイシングされる部分とＩＣの端面との段差
が大きい程、ダイシングのダメージによるチッピングの
広がりに対して抑止効果があること、また、上層の膜の
加工の際、下層の膜をエッチングしないためである。
残すのは、ダイシングされる部分とＩＣの端面との段差
が大きい程、ダイシングのダメージによるチッピングの
広がりに対して抑止効果があること、また、上層の膜の
加工の際、下層の膜をエッチングしないためである。
【００１９】なおスクライブライン内に配置されるチェ
ックパターンとしては、マスクアライナー（ステッパ
ー）のアライメントマーク、線幅測定（パターン、重ね
合わせ検査パターン、膜厚チェックパターン、デバイス
のＴＥＧがあるが、いずれに対しても同様な対策を施す
ことができる。またこれらの分離寸法を同一にすること
もできる。
ックパターンとしては、マスクアライナー（ステッパ
ー）のアライメントマーク、線幅測定（パターン、重ね
合わせ検査パターン、膜厚チェックパターン、デバイス
のＴＥＧがあるが、いずれに対しても同様な対策を施す
ことができる。またこれらの分離寸法を同一にすること
もできる。
【００２０】実施例２ 本実施例では、導電膜も分離させた。即ち、図２の、導
電膜５１，５２も、スクライブライン１上とチップ構成
部分では分離するものである。
電膜５１，５２も、スクライブライン１上とチップ構成
部分では分離するものである。
【００２１】実施例３ 本例は図５（ａ）に示す枠データ構造と、図５（ｂ）に
示すスクライブダミー周辺構造とを重ね合わせて、図５
（ｃ）の構造とした例である。
示すスクライブダミー周辺構造とを重ね合わせて、図５
（ｃ）の構造とした例である。
【００２２】
【発明の効果】上述の如く本発明の半導体装置は、スク
ライブライン上に絶縁膜等を残す構造にあっても、上記
チッピングの問題を生じさせないという効果を有する。
ライブライン上に絶縁膜等を残す構造にあっても、上記
チッピングの問題を生じさせないという効果を有する。
【図１】本発明の構成及び作用を、比較例とともに説明
するものである。
するものである。
【図２】実施例１の断面図である。
【図３】実施例１の断面図である。
【図４】実施例１の平面図である。
【図５】実施例２の断面図である。
【図６】従来技術を示す図である。
１ スクライブライン ２ チップ構成部分 ３１〜３３ 絶縁膜 ５１，５２ 導電膜
Claims (2)
- 【請求項１】半導体ウェハを各チップに分割する部分で
あるスクライブラインを有する半導体装置であって、 スクライブライン上に絶縁膜及び導電膜を有するととも
に、 スクライブライン上の少なくとも絶縁膜は、チップ構成
部分の絶縁膜と分離する構成とした半導体装置。 - 【請求項２】スクライブライン上の絶縁膜及び導電膜
を、チップ構成部分の絶縁膜及び導電膜とそれぞれ分離
する構成とした請求項１に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4012692A JPH05267257A (ja) | 1992-01-30 | 1992-01-30 | スクライブラインを有する半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4012692A JPH05267257A (ja) | 1992-01-30 | 1992-01-30 | スクライブラインを有する半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05267257A true JPH05267257A (ja) | 1993-10-15 |
Family
ID=12572126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4012692A Pending JPH05267257A (ja) | 1992-01-30 | 1992-01-30 | スクライブラインを有する半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05267257A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5559362A (en) * | 1993-10-27 | 1996-09-24 | Nec Corporation | Semiconductor device having double metal connection layers connected to each other and to the substrate in the scribe line area |
| US5593925A (en) * | 1993-07-24 | 1997-01-14 | Yamaha Corporation | Semiconductor device capable of preventing humidity invasion |
| US5786632A (en) * | 1993-10-14 | 1998-07-28 | Micron Technology, Inc. | Semiconductor package |
| US5861660A (en) * | 1995-08-21 | 1999-01-19 | Stmicroelectronics, Inc. | Integrated-circuit die suitable for wafer-level testing and method for forming the same |
-
1992
- 1992-01-30 JP JP4012692A patent/JPH05267257A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5593925A (en) * | 1993-07-24 | 1997-01-14 | Yamaha Corporation | Semiconductor device capable of preventing humidity invasion |
| US5786632A (en) * | 1993-10-14 | 1998-07-28 | Micron Technology, Inc. | Semiconductor package |
| US5559362A (en) * | 1993-10-27 | 1996-09-24 | Nec Corporation | Semiconductor device having double metal connection layers connected to each other and to the substrate in the scribe line area |
| US5861660A (en) * | 1995-08-21 | 1999-01-19 | Stmicroelectronics, Inc. | Integrated-circuit die suitable for wafer-level testing and method for forming the same |
| US5883008A (en) * | 1995-08-21 | 1999-03-16 | Stmicroelectronics, Inc. | Integrated circuit die suitable for wafer-level testing and method for forming the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7294937B2 (en) | Apparatus and method for manufacturing a semiconductor wafer with reduced delamination and peeling | |
| US8692357B2 (en) | Semiconductor wafer and processing method therefor | |
| JPH08293476A (ja) | 半導体集積回路装置の製造方法および半導体ウエハならびにフォトマスク | |
| JP2575795B2 (ja) | 半導体装置の製造方法 | |
| KR100512395B1 (ko) | 반도체 웨이퍼, 반도체 장치 및 그 제조 방법 | |
| US6368943B1 (en) | Semiconductor method of manufacture | |
| JPH05267257A (ja) | スクライブラインを有する半導体装置 | |
| US7459768B2 (en) | Semiconductor wafer and dicing method | |
| JPH065701A (ja) | 半導体装置の製造方法 | |
| US8310032B2 (en) | Wafer and method of manufacturing semiconductor device | |
| JP3354949B2 (ja) | 半導体装置及びその製造方法 | |
| JP3316371B2 (ja) | ウエハのスクライブライン構造 | |
| JPS58137228A (ja) | 半導体装置の製造方法 | |
| JPH10312980A (ja) | 半導体装置の製造方法 | |
| TWI329895B (en) | Method for fabricating a semiconductor wafer | |
| JP3066609B2 (ja) | 半導体ウエハ | |
| JP2003234312A (ja) | 半導体装置の製造方法 | |
| JPH0645437A (ja) | 半導体装置の製造方法 | |
| JPH03139862A (ja) | 半導体装置 | |
| JPH03205846A (ja) | 半導体装置の製造方法 | |
| JPH0230117A (ja) | 半導体装置 | |
| KR100506100B1 (ko) | 반도체장치 | |
| JPS62298133A (ja) | 半導体基板 | |
| CN111128966A (zh) | 对位结构及封装切割方法 | |
| JP2020194855A (ja) | カバーガラスを撮像面側に有する固体撮像装置の製造方法 |