JPH10312980A

JPH10312980A - 半導体装置の製造方法

Info

Publication number: JPH10312980A
Application number: JP12187697A
Authority: JP
Inventors: Hiromasa Kato; 博正加藤
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1997-05-13
Filing date: 1997-05-13
Publication date: 1998-11-24

Abstract

(57)【要約】【課題】ウェーハに形成された複数のチップを分離す
るカッティング工程の処理能力を向上させても良好な特
性の半導体装置が得られ、及び／又はフェイルマークの
インク汚染による歩留り低下を防止することのできる半
導体装置の製造方法を提供すること。【解決手段】ウェーハＷの最上層としてパッシベーシ
ョン膜３を形成した後、レジスト４を用いて、エッチン
グによりボンディングパッド２の上のパッシベーション
膜３及びスクライブライン５のパッシベーション膜３を
除去する。更に、このエッチングを継続して、スクライ
ブライン５の基板１に溝６を形成する。そして、ウェー
ハ検査を行なった後、ブレードＲを用いて溝６の深さを
所定量として、複数のチップを個々に分離する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、半導体ウェーハに形成された複数の
チップを分離する組立工程における半導体装置の製造方
法に関する。

【０００２】

【従来の技術】図４乃至図８は、半導体装置の製造工程
において、ウェーハ２０の状態（すなわち、チップ１
０”が連結された状態）で最後に成膜されるパッシベー
ション膜１３の形成から、ダイシングまでの製造工程に
おける、ウェーハ２０の要部の正面断面図を示してい
る。これらの図において、１１は半導体の基板を示し、
１０”はウェーハ２０に複数形成されたチップを示して
いる。なお、一点鎖線は、後に切断されるチップ１０”
の境界を示している。また、１２はチップ１０”に形成
されたボンディングパッドを示し、１３はウェーハ２０
の最上層に形成されるパッシベーション膜を示してい
る。更に、１７は一様なハッチングで示されているが、
チップ１０”の、基板１１上に形成されたボンディング
パッド１２とパッシベーション膜１３以外の部分（例え
ば、配線層や絶縁膜や電極など）を示している。

【０００３】以下、図４乃至図８で示される従来の製造
工程について、説明する。まず、図４に示されるよう
に、ウェーハ２０の最上層として、例えばＳｉＮやＳｉ
Ｏ₂ などのパッシベーション膜１３を、化学気相成長
（ＣＶＤ）などで堆積する。次に、例えばスピンコータ
などによって、レジスト１４を塗布する。そして、この
レジスト１４を、公知のフォトリソグラフィ技術を用い
て、パターニングする。すなわち、ボンディングパッド
１２上及びチップ１０”同士の間の間隙（以下、スクラ
イブラインと記載する）１５のレジスト１４を除去する
（図５）。そして、例えば公知のドライエッチングによ
り、ボンディングパッド１２上のパッシベーション膜１
３ａ及びスクライブライン１５のパッシベーション膜１
３ｂを除去する（図６）。次に、アッシングを行なっ
て、図７に示すようにレジスト１４を除去する。

【０００４】このようにして、図７に示すように、ボン
ディングパッド２の表面及びスクライブライン１５にお
ける基板１１の表面が露出した状態となる。その後、形
成されたチップ１０”が不良品か否かの公知のウェーハ
検査が行なわれ、不良品には、インクでフェイルマーク
が施される。次に、図８に示すように、スクライブライ
ン１５の基板１１を、公知のブレードＲなどで切断し、
ウェーハ２０に形成されたチップ１０”を個々に分離す
る。なお、分離された後、フェイルマークが施されてい
るチップ１０”は、不良品であるとして除かれ、インク
が付着されていない良品のチップ１０”のみが次工程
（ダイボンディング）へと供給される。

【０００５】

【発明が解決しようとする課題】このように、従来で
は、チップ１０”を個々に分離すること、すなわちカッ
ティングは、ブレードＲなどを用いた切削により行なわ
れていた。そのため、この切削時に、切削粉が発生し
（特に、表面部の切削粉の発生が著しい）、この切削粉
がチップ１０”の表面部に付着し、表面が汚染されて、
半導体装置の特性に悪影響を生じていた。そこで、従来
では、ブレードの回転速度及び進行速度を小さくして、
この切削粉の発生を低減させて、良好な特性の半導体装
置を製造していた。すなわち、切削速度を早くしてカッ
ティングの処理能力を向上させたいが、切削粉の発生の
ため、良好な特性の半導体装置を得ることはできなかっ
た。

【０００６】また、ウェーハ検査時に不良品のチップ１
０”に付着するフェイルマークのインクが、ずれて付着
された場合には、このインクが、スクライブライン１５
に流れ出す。その流れ出たインクの量が多いときには、
インク自体の粘度のため、溝に沿って流れ切らずに、こ
の不良品と隣接するチップの表面にまでインクが到達
し、このチップを汚染する。このとき、インクが付着さ
れた不良品と隣接するチップ１０”が良品であったとし
ても、フェイルインクが付されているので、このチップ
１０”は、チップ１０”に分離された後、不良品として
除かれ、次工程には供給されない。

【０００７】特に、サイズが０．３ｍｍ平方程度又はこ
れ以下とサイズの小さいチップ（例えば、縦横寸法が
０．３２ｍｍ×０．３ｍｍのチップ）１０”では、イン
クがスクライブライン１５に流れ出す頻度が高く、隣接
するチップ１０”が汚染され易い。この理由は、現在、
ウェーハ検査時に不良品のチップ１０”に確実に付着で
きるインクの大きさは、直径約０．３ｍｍ以上であり、
この寸法（例えば、０．３ｍｍ平方程度）のチップ１
０”に、フェイルマークのインクを付着すると、インク
がチップの表面全体を覆うようになるからである。すな
わち、インクがチップの中心からほんの少しずれて付着
されただけでも、インクはスクライブライン５に流れ出
す。そのため、隣接するチップ１０”を汚染する頻度が
高くなるのである。従って、サイズの小さいチップ１
０”では、不良品のチップ１０”に付されたフェイルマ
ークのインクによる汚染が著しい。このインクによる汚
染が、サイズが小さいチップでの歩留り低下の主原因と
なっていた。

【０００８】本発明は、上述の問題に鑑みてなされ、ウ
ェーハから個々のチップに分離する際の処理能力（すな
わちカッティング処理能力）を向上しても、良好な特性
の半導体装置が得られ、及び／又は、フェイルマークの
インク汚染による歩留りの低下を防止することのできる
半導体装置の製造方法を提供することを課題とする。

【０００９】

【課題を解決するための手段】以上の課題は、切削によ
りウェーハから個々のチップに分離する前に、この切削
される部分の基板にエッチングにより溝を形成したこ
と、によって解決される。すなわち、エッチングにより
溝を形成したため、従来、切削により切断すべき基板の
量が減る。そのため、従来よりも切削粉の発生が少なく
なる。従って、従来、切削粉の発生のために制限されて
いたブレードの回転速度や進行速度を、大きくすること
ができるので、ウェーハから個々のチップに分離する処
理、すなわちカッティング処理の処理能力が向上する。
従って、カッティング処理能力を向上させても、良好な
特性の半導体装置を製造することができる。

【００１０】また、以上の課題は、ウェーハに形成され
ている複数のチップ同士の間の基板に、エッチングによ
り所定量の深さの溝を形成し、この溝に沿って、チップ
が個々に分離されるようにしたこと、によって解決され
る。すなわち、切削が全く行なわれないので、切削粉が
ほとんど発生せず、良好な特性の半導体装置を製造する
ことができる。

【００１１】また、以上の課題は、ウェーハに形成され
ている複数のチップ同士の間の基板に、エッチングによ
り溝が形成された状態で、ウェーハ検査工程が行なわれ
るようにしたによって、解決される。このような構成に
することによって、検査工程に不良品のチップに付され
るインクが、不良品のチップと隣接するチップの表面に
到達することはほとんどなくなる。すなわち、インク汚
染による歩留りの低下を防止することができる。

【００１２】

【発明の実施の形態】ウェーハに形成された複数のチッ
プ同士の間の基板に、エッチングにより溝を形成した
後、この溝の深さを切削により所定量（例えば、基板の
厚みの半分の量や基板の厚みと同程度の量）して、上記
チップが個々に分離されるようにする。すなわち、切削
する箇所に、エッチングにより溝を形成する。従って、
切削量を従来より低減することができ、切削粉の発生を
抑えることができる。従って、従来、切削粉の発生によ
り制限していたカッティングの速度を高くしても、良好
な特性の半導体装置を製造することができる。従って、
カッティングの処理能力を向上させることができる。

【００１３】また、このエッチングにより形成する溝を
ウェーハ検査工程より前に形成すれば、すなわちフェイ
ルマークのインクをチップに付す前に、溝が形成されて
いれば、ウェーハ検査工程において不良品のチップに付
着されるインクが、チップ同士の間に流れても、隣接す
るチップの表面にインクが到達しにくくなる。従って、
不良品のチップに隣接するチップにインクが付着するこ
とがないため、インク汚染による半導体装置の歩留りの
低下を防止することができる。特に、０．３ｍｍ平方以
下のサイズのチップでは、その効果が一層、顕著であ
る。なお、エッチングにより形成された溝の深さは５０
μｍ以上あれば、通常のフェイルマークのインクの量を
付着する場合には、充分に、隣接するチップのインク汚
染を防止することができる。

【００１４】なおまた、エッチングにより基板に形成さ
れる溝は、ウェーハ検査工程の直前でなくともよく、例
えば基板にチップとなる配線となる金属膜や層間絶縁膜
などを施す前に、基板に溝を形成してもよい。ただし、
この場合には、溝を形成した後に膜を形成するのである
から、すなわち段差が生じた基板に膜が形成されるので
あるから、膜が溝から充分に除去できずに溝に残留し、
これにより切削粉が増加するとも考えられる。従って、
パッシベーション膜を除去した後、基板の表面が露出し
た状態となった後、すなわちウェーハ検査工程の直前に
行なうのが良い。

【００１５】また、エッチングにより溝が形成される工
程で、ボンディングパッド上のパッシベーション膜及び
チップ同士の間の基板上に形成されているパッシベーシ
ョン膜が除去されるようにすれば、１つの工程で、溝の
形成とパッシベーション膜の除去が可能である。なお、
これを行なうためには、パッシベーション膜の材料と基
板の材料とがエッチングされ、かつボンディングパッド
の材料がエッチングされないようなエッチング剤を選べ
ばよい。

【００１６】また、ウェーハに形成されている複数のチ
ップ同士の間の基板に、エッチングにより所定量の深さ
の溝を形成し、この溝に沿って、チップが個々に分離さ
れるようにすれば、切削が全く行なわれないので、切削
粉がほとんど発生しない。従って、良好な特性の半導体
装置を製造することができる。

【００１７】

【実施例】以下、本発明の各実施例について、図面を参
照して説明するが、各実施例では、製造される半導体装
置がマイクロ波モノリシック集積回路（Ｍｉｃｒｏ−ｗ
ａｖｅＭｏｎｏｌｉｔｈｉｃＩｎｔｅｇｒａｔｅｄ
Ｃｉｒｃｕｉｔ；以下、ＭＭＩＣと記載する）である
として説明する。

【００１８】図１は、本発明の第１実施例の製造工程に
おける、要部の正面断面図を示している。図１におい
て、１は、ひ化ガリウム（ＧａＡｓ）からなる基板を示
し、１０は、ウェーハＷに複数、形成されたチップを示
している。なお、一点鎖線は、後に個々に分離されるチ
ップ１０の境界を示している。２は、チップ１０に形成
された、例えば金（Ａｕ）でなるボンディングパッドを
示している。また、３は、ウェーハＷの最上層に形成さ
れた、例えばＳｉＯ₂ やＳｉＮでなるパッシベーション
膜を示している。更に、７は、一様なハッチングで示さ
れているが、チップ１０の基板１上に形成されたボンデ
ィングパッド２とパッシベーション膜３以外の部分（例
えば、配線層や絶縁膜や電極など）を示している。

【００１９】以下、従来例と同様に、本実施例のウェー
ハＷ状態で最後に成膜されるパッシベーション膜３の形
成から、ダイシングまでの本実施例の製造工程について
説明する。

【００２０】本実施例では、パッシベーション膜３の上
にパターン化したレジスト４を形成するまでの工程は、
従来例と同様にして行なわれる。すなわち、図４で示さ
れるのと同様に（この図の１１、１２、１３、１５、１
７、１０”、２０がそれぞれ本実施例の１、２、３、
５、７、１０、Ｗに対応する）、ＳｉＯ₂ やＳｉＮなど
でなるパッシベーション膜３を、例えば公知のＣＶＤな
どで成膜する。そして、例えばスピンコータなどによ
り、ウェーハＷの表面にレジスト４を塗布する。次に、
公知のフォトリソグラフィティ技術を用いて、図５で示
されるのと同様に（この図の１１、１２、１３、１５、
１７、１０”、２０がそれぞれ本実施例の１、２、３、
５、７、１０、Ｗに対応する）、チップ１０”上に形成
されているボンディングパッド２上のレジスト４とスク
ライブライン５上のレジスト４を除去する。

【００２１】次に、例えば、ＳｉＣｌ₄ やＢＣｌ₃ など
の塩素系エッチングガスを用いて、ドライエッチングを
行なう。このエッチングでは、パッシベーション膜３の
材料であるＳｉＯ₂ やＳｉＮなどと基板１の材料である
ＧａＡｓとがエッチングされるが、ボンディングパッド
２の材料であるＡｕはエッチングされない。そのため、
まず、図１のＡに示すように、ボンディングパッド２上
のレジスト４とスクライブライン５上のパッシベーショ
ン膜３が除去される。更に、このエッチングを継続する
と、パッシベーション膜３が除去され露出したスクライ
ブライン５の基板１がエッチングされる。しかしなが
ら、Ａｕでなるボンディングパッド２はエッチングされ
ない。すなわち、このエッチングにより、図１のＢで示
されるように、ボンディングパッド２上のパッシベーシ
ョン膜３とスクライブライン５上のパッシベーション膜
３が除去され、かつスクライブライン５の基板１に溝６
が形成される。なお、本実施例では、溝６の深さｄをお
よそ５０μｍとなったところで、エッチングを終了し
た。そして、アッシングを行い、更に、剥離液（例えば
Ｎ−メチル−２−ピロリドンと２−（２−アミノエトキ
シ）エタノールとの混合物）を用いて、ウェーハＷに形
成されているすべてのレジスト４を、完全に除去する。
なお、ここで、従来と異なり、アッシングだけでなく剥
離液も用いたのは、本実施例の製造工程においてＭＭＩ
Ｃを製造しているからである。すなわち、ＭＭＩＣが、
高周波特性を損なわないために、図９に示すように、絶
縁膜Ｉと金属Ｍ１との間に空洞部Ｓが形成されているエ
アブリッチ（ＡｉｒＢｒｉｄｇｅ）構造をしている
（なお、図においてＭ２は金属を示している）ので、こ
の空洞部Ｓに入ったレジスト４を完全に除去するためで
ある。

【００２２】次に、公知のプローバを用いて、ウェーハ
検査を行う。このとき、不良品と判断されたチップ１０
には、従来と同様に、インクでフェイルマークが施され
る。そして、スクライブライン５上に形成された溝６を
ブレードＲなどで、その溝６の深さが所定量となるよう
に切削する。例えばその所定量を基板１の厚みの半分程
度とし、ウェーハＷに応力をかけて、ウェーハＷに形成
されたチップ１０を個々に分離する。又は、その所定量
を基板１の厚みと同じとして、すなわち基板１を完全に
切削して、チップ１０を個々に分離する。

【００２３】このように、本実施例では、エッチングに
よりスクライブライン５上の基板１に溝６を設けたの
で、チップ１０を個々に分離するための切削量が少なく
なり、切削粉の発生が低減する。従って、ブレードの回
転速度や進行速度を大きくすることができるので、カッ
テイングの処理能力を向上しても、良好な特性の半導体
装置を製造することができる。

【００２４】また、本実施例では、ウェーハ検査工程よ
り前に、スクライブライン５上に溝６を設けたので、不
良品に施されるインクが、スクライブライン５に流出し
ても、またそれが約０．３ｍｍ平方以下でインクがチッ
プの表面をほとんど覆うような小さいチップであって
も、隣接する良品のチップ１０に到達しにくい。従っ
て、サイズの小さいチップで、特に問題となっていたイ
ンク汚染による歩留りの低下を防止することができる。

【００２５】また、本実施例では、スクライブライン５
の基板１に形成される溝６を、パッシベーション膜３の
除去と同時に行なった。すなわち、工程数を増やすこと
なく溝６を形成することができる。従って、従来と同じ
工程数で、上述したように、カッテイングの処理能力を
向上させることができ、インク汚染による歩留りの低下
を防止することができる。

【００２６】次に、本発明の第２実施例について、図２
を参照して説明するが、上記実施例と同一の部分につい
ては、同一の符号を付し、その詳細な説明は省略する。
なお、本実施例についても、上記実施例と同様に、ウェ
ーハＷ’状態で最後に成膜されるパッシベーション膜３
の形成から、ダイシングまでの本実施例の製造工程につ
いて説明する。

【００２７】本実施例では、ボンディングパッド２の上
のパッシベーション膜３及びスクライブライン５のパッ
シベーション膜３を除去した後、使用したレジスト４を
除去するまで工程は、従来例と同じである。すなわち、
図４で示されるのと同様に（この図の１１、１２、１
３、１５、１７、１０”、２０がそれぞれ本実施例の
１、２、３、５、７、１０、Ｗ’に対応する）、ＳｉＯ
₂ やＳｉＮなどでなるパッシベーション膜３を例えば公
知のＣＶＤなどで成膜する。そして、例えばスピンコー
タなどにより、ウェーハＷの表面にレジスト４を塗布す
る。そして、公知のフォトリソグラフィティ技術を用い
て、図５で示されるのと同様に（この図の１１、１２、
１３、１５、１７、１０”、２０がそれぞれ本実施例の
１、２、３、５、７、１０、Ｗ’に対応する）、チップ
１０”上に形成されているボンディングパッド２上のレ
ジスト４とスクライブライン５のレジスト４を除去す
る。そして、図６に示されるのと同様に（この図の１
１、１２、１３、１５、１７、１０”、２０がそれぞれ
本実施例の１、２、３、５、７、１０、Ｗ’に対応す
る）、例えば、公知のドライエッチングボンディングパ
ッド２上のパッシベーション膜３及びスクライブライン
５上のパッシベーション膜３を除去する。

【００２８】そして、アッシング後、剥離液（例えばＮ
−メチル−２−ピロリドンと２−（２−アミノエトキ
シ）エタノールとの混合物）を用いて、ウェーハＷ’に
形成されているすべてのレジスト４を、完全に除去する
（図２のＡ）。次に、３Ｈ₂ ＳＯ₄ ＋Ｈ₂ Ｏ₂ ＋ＨＣｌ
などを用いてウエットエッチングを行なう。このエッチ
ングでは、基板１の材料であるＧａＡｓはエッチングさ
れるが、パッシベーション膜３の材料であるＳｉＯ₂ や
ＳｉＮ及びボンディングパッド２の材料であるＡｕはエ
ッチングされない。そのため、図２のＢに示すように、
スクライブライン５の基板１に、溝６’が形成される。
なお、このエッチングは等方性であるため、溝６’の断
面形状が円弧状になっている。

【００２９】次に、上記実施例と同様に、公知のプロー
バを用いて、ウェーハ検査工程を行い、不良品に、イン
クでフェイルマークを施す。その後、スクライブライン
５上に形成された溝６’をブレードなどで、その溝６’
の深さが所定量となるように切削する。すなわち、例え
ばその所定量を基板１の厚みの半分程度とし、ウェーハ
Ｗ’に応力をかけて、ウェーハＷ’に形成されたチップ
１０を個々に分離する。又は、その所定量を基板１の厚
みと同じとして、すなわち基板１を完全に切削して、チ
ップ１０を個々に分離する。

【００３０】本実施例においても、切削粉の発生が抑え
られるので、良好な特性の半導体装置を得ようとして
も、カッテイングの処理能力を向上させることができ
る。また、ウェーハ検査工程より前に、溝６’が形成さ
れるので、上記第１実施例と同様に、インク汚染による
歩留りの低下を防止することができる。なお、本実施例
では、溝を形成するという工程が増えるが、この工程を
追加するだけでよいので、すなわち、従来、使用してい
た工程を変更する必要がない。

【００３１】次に、第３実施例について図３を参照して
説明するが、上記実施例と同一の部分については、同一
の符号を付し、その詳細な説明は省略する。

【００３２】本実施例では、図２のＡに示す工程（ボン
ディングパッド２上のパッシベーション膜３とスクライ
ブライン５のパッシベーション膜３とを除去するために
使用されたレジスト４を完全に除去する工程）までは、
上記第２実施例と全く同一に行なわれる。従って、その
説明は省略する。そして、次に、基板１の材料であるＧ
ａＡｓはエッチングされるが、パッシベーション膜３の
材料であるＳｉＯ₂ やＳｉＮ及びボンディングパッド２
の材料であるＡｕはエッチングされず、かつ異方性のエ
ッチングを行なう。例えば、ＣＣｌ₄ のガスを用いてド
ライエッチングを行なう。すると、露出されている基板
１、すなわちスクライブライン５の基板１がエッチング
され、溝６”が形成される。そして、図３（この図にお
いて、一点鎖線は、チップが個々の分離した際の境界線
を示している）で示すように、この溝６”の深さｄ’が
基板１の厚さＴのほぼ半分になったところ（所定量）
で、エッチングを終了する。

【００３３】次に、上記実施例と同様に、公知のプロー
バを用いて、ウェーハ検査工程を行い、不良品に、イン
クでフェイルマークを施す。その後、ウェーハＷ”に応
力をかけて、ウェーハＷ”に形成されたチップ１０を個
々に分離する。

【００３４】本実施例では、切削という工程は行なわれ
ない。従って、切削粉はほとんど発生しないので、良好
な特性の半導体装置が得られる。また、ウェーハ検査工
程より前に、溝６”が形成されるので、インク汚染によ
る歩留りの低下を防止することができる。

【００３５】以上、本発明の各実施例について説明した
が、勿論、本発明はこれらに限定されることなく、本発
明の技術的思想に基づいて種々の変形が可能である。

【００３６】例えば、上記実施例では、ＭＭＩＣについ
て説明したが、もちろん、他の半導体装置の製造におけ
る組立工程のチップを分離する方法として適用すること
ができる。従って、基板の種類も、上記実施例で示した
ＧａＡｓに限定されることなく、例えば、シリコン（Ｓ
ｉ）、りん化ガリウム（ＧａＰ）などであってもよい。
また、パッシベーション膜３の材料も上記実施例で示し
た以外のものであってもよい。更に、ボンディングパッ
ドの材料も上記実施例で示した以外のもの、例えばアル
ミニウム（Ａｌ）などであってもよい。

【００３７】また、上記第１実施例では、塩素系のガス
を用いてドライエッチングを行なったが、これに限定さ
れる必要はなく、例えば、ボンディングパッド、基板及
びパッシベーション膜の材料によって、適切なエッチン
グを行えばよい。すなわち、上記第１実施例のように、
ボンディングパッド上のパッシベーション膜及びスクラ
イブラインのパッシベーション膜の除去と、エッチング
で形成される溝の形成とを１つの工程で行うためには、
パッシベーション膜の材料と基板の材料がエッチングさ
れ、ボンディングパッドの材料がエッチングされないよ
うなエッチングを選んで行なえばよい。

【００３８】また、上記第２実施例では、等方性のウェ
ットエッチングにより基板１に溝６’を形成したが、例
えば、苛性カリ（水酸化カリウム）を用いた異方性エッ
チングを用いてもよい。また、スクライブライン５のみ
が露出するようなレジストマスクを用いて、基板１をエ
ッチングして溝６’を形成してもよい。

【００３９】

【発明の効果】以上述べたように、本発明の半導体装置
の製造方法によれば、エッチングにより溝を形成した
後、切削によりこの溝の深さ所定量として、チップをこ
こに分離するようにしたので、ウェーハに形成されてい
る複数のチップを分離するカッティングの処理の際に、
切削粉の発生を抑制することができる。従って、切削粉
の発生を抑えるために低速にしていたブレードなどを高
速にすることができるので、カッティングの処理能力を
向上させても、良好な特性の半導体装置を製造すること
ができる。また、エッチングにより所定量の深さの溝を
形成して、チップを分離したので、切削粉が発生せず、
良好な特性の半導体装置を製造することができる。更
に、ウェーハ検査工程より前に、チップ同士の間の基板
に溝を形成すれば、フェイルマークのインクがチップ同
士の間に流れ出したとしても、隣接するチップの表面に
付着しにくく、その表面がインクで汚染されることがな
い。従って、特に、サイズの小さいチップで生じていた
インク汚染による歩留りの低下を防止することができ
る。

【図面の簡単な説明】

【図１】本発明の第１実施例における未完成の半導体装
置の要部の正面断面図であり、Ａはボンディングパッド
上のパッシベーション膜及びスクライブラインのパッシ
ベーション膜を除去した状態を示し、Ｂはスクライブラ
インの基板にエッチングにより溝を形成した状態を示
し、Ｃはスクライブラインの基板に形成された溝の深さ
を切削により所定の深さにしている状態を示している。

【図２】本発明の第２実施例における未完成の半導体装
置の要部の正面断面図であり、Ａは、ボンディングパッ
ド上のパッシベーション膜を除去するために用いたレジ
ストを除去した状態を示し、Ｂはスクライブラインの基
板にエッチングにより溝を形成した状態を示し、Ｃはス
クライブラインの基板に形成された溝の深さを切削によ
り所定の深さにしている状態を示している。

【図３】本発明の第３実施例におけるエッチングにより
スクライブラインの基板に、基板の厚みの半分の深さを
有する溝を形成した状態の未完成の半導体装置の要部の
正面断面図である。

【図４】従来例におけるパッシベーション膜を形成した
状態の未完成の半導体装置の要部の正面断面図である。

【図５】従来例におけるボンディングパッド上のパッシ
ベーション膜及びスクライブラインのパッシベーション
膜を除去するためのレジストを形成した状態の未完成の
半導体装置の要部の正面断面図である。

【図６】従来例におけるボンディングパッド上のパッシ
ベーション膜及びスクライブラインのパッシベーション
膜を除去した状態の未完成の半導体装置の要部の正面断
面図である。

【図７】従来例におけるボンディングパッド上のパッシ
ベーション膜及びスクライブラインのパッシベーション
膜を除去するために使用したレジストを除去した状態の
未完成の半導体装置の要部の正面断面図である。

【図８】従来例におけるスクライブラインの基板を所定
量に切削している状態の未完成の半導体装置の要部の正
面断面図である。

【図９】ＭＭＩＣに形成されているエアブリッジ構造を
示す要部の正面断面図である。

【符号の説明】

１……基板、２……ボンディングパッド、３……パッシ
ベーション膜、４……レジスト、５……スクライブライ
ン、６、６’、６”……溝、１０……チップ、ｄ、ｄ’
……深さ、Ｒ……ブレード、Ｗ、Ｗ’、Ｗ”……ウェー
ハ。

Claims

【特許請求の範囲】

【請求項１】半導体装置の組立工程において、ウェーハに形成されている複数のチップ同士の間の基板
に、エッチングにより溝を形成した後、切削により前記溝の深さを所定量として、前記チップが個々に分離されるようにしたことを特徴と
する半導体装置の製造方法。
【請求項２】前記エッチングにより形成される前記溝
が、ウェーハ検査工程より前に形成されることを特徴と
する請求項１に記載の半導体装置の製造方法。
【請求項３】前記チップが、約０．３ｍｍ平方以下の
大きさを有するチップであることを特徴とする請求項２
に記載の半導体装置の製造方法。
【請求項４】前記エッチングにより前記溝が形成され
る際に、前記チップ上に形成されている複数のボンディングパッ
ド上のパッシベーション膜が除去されることを特徴とす
る請求項１乃至請求項３の何れかに記載の半導体装置の
製造方法。
【請求項５】前記チップがマイクロ波モノリシック集
積回路（Ｍｉｃｒｏ−ｗａｖｅＭｏｎｏｌｉｔｈｉｃ
ＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）であること
を特徴とする請求項１乃至請求項３の何れかに記載の半
導体装置の製造方法。
【請求項６】前記チップに対し、使用したレジストを
除去するときに、アッシングと剥離液との両方を用いる
ようにしたことを特徴とする請求項５に記載の半導体装
置の製造方法。
【請求項７】半導体装置の組立工程において、ウェーハに形成されている複数のチップ同士の間の基板
に、エッチングにより所定量の深さの溝を形成した後、前記チップが個々に分離されるようにしたことを特徴と
する半導体装置の製造方法。
【請求項８】前記エッチングにより形成される前記溝
が、ウェーハ検査工程より前に形成されることを特徴と
する請求項７に記載の半導体装置の製造方法。
【請求項９】ウェーハに形成されている複数のチップ
同士の間の基板に、エッチングにより溝が形成された状
態で、ウェーハ検査工程が行なわれることを特徴とする半導体
装置の製造方法。