JPH03205846A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03205846A JPH03205846A JP2001274A JP127490A JPH03205846A JP H03205846 A JPH03205846 A JP H03205846A JP 2001274 A JP2001274 A JP 2001274A JP 127490 A JP127490 A JP 127490A JP H03205846 A JPH03205846 A JP H03205846A
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- etching
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- 238000004519 manufacturing process Methods 0.000 title claims description 24
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 25
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Landscapes
- Dicing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に詳細には、
スクライブラインの形成に特徴のある半導体装置の製造
方法に関する。
スクライブラインの形成に特徴のある半導体装置の製造
方法に関する。
ＧａＡｓ半導体装置を製造する際、ＧａＡｓ半導体基板
上に複数のチップを形成した後、ダイシング工程により
それぞれのチップに切断分割し、ている。そして切断の
際、スクライブライン上にＳｉＮ膜またはＳｉＯＮ膜等
の保護膜が存在していると、ＧａＡｓ基板とこれらの膜
の接着性が悪いため、ダイシングの際、これらの膜が剥
がれ、保護膜全体が剥離してしまう恐れがある。そのた
め、ダイシング前にスクライブライン上のこれらの保護
膜をすべて除去していた。
上に複数のチップを形成した後、ダイシング工程により
それぞれのチップに切断分割し、ている。そして切断の
際、スクライブライン上にＳｉＮ膜またはＳｉＯＮ膜等
の保護膜が存在していると、ＧａＡｓ基板とこれらの膜
の接着性が悪いため、ダイシングの際、これらの膜が剥
がれ、保護膜全体が剥離してしまう恐れがある。そのた
め、ダイシング前にスクライブライン上のこれらの保護
膜をすべて除去していた。
しかし、上記のようにスクライブライン上の保護膜全て
を一工程でエッチングするには、時間かかり、また、こ
のエッチングにおいてマスクとして使用するレジスト膜
がエッチング中に劣化または薄くなり、基板上に形成し
た回路素子等（特に突起している部分）がエッチング液
に晒され、破壊されてしまう恐れがあった。
を一工程でエッチングするには、時間かかり、また、こ
のエッチングにおいてマスクとして使用するレジスト膜
がエッチング中に劣化または薄くなり、基板上に形成し
た回路素子等（特に突起している部分）がエッチング液
に晒され、破壊されてしまう恐れがあった。
本発明は上記問題点を解決する半導体装置の製造方法を
提供することを目的とする。
提供することを目的とする。
本発明の半導体装置の製造方法は、半導体ウ工−ハを利
用して半導体装置を製造する方法であって、半導体ウェ
ーハ上のスクライプライン相当部分の半導体基板を露出
させ、露出したスクライブライン相当部分に密着させて
シリコン酸化膜を形威し、その上に保護膜等を形成する
ことを特徴とする。
用して半導体装置を製造する方法であって、半導体ウェ
ーハ上のスクライプライン相当部分の半導体基板を露出
させ、露出したスクライブライン相当部分に密着させて
シリコン酸化膜を形威し、その上に保護膜等を形成する
ことを特徴とする。
本発明の半導体装置の製造方法では、回路素子等を製造
工程中にスクライブライン相当部分の半導体基板表面を
露出させ、その上にＳ ｉＯ ２膜を直接形成している
。ＳｉＯ２膜と半導体基板との接着性が高いため、その
上に絶縁膜等を形成した状態でダイシングしても、Ｓｉ
Ｏ２膜とその上の膜が剥がれない。
工程中にスクライブライン相当部分の半導体基板表面を
露出させ、その上にＳ ｉＯ ２膜を直接形成している
。ＳｉＯ２膜と半導体基板との接着性が高いため、その
上に絶縁膜等を形成した状態でダイシングしても、Ｓｉ
Ｏ２膜とその上の膜が剥がれない。
以下図面を参照しつつ本発明に従う実施例について説明
する。
する。
同一符号を付した要素は同一機能を有するため重複する
説明は省略する。
説明は省略する。
第１図は本発明に従う半導体装置の製造方法の一実施例
における各工程での半導体装置の断面構造を示す。
における各工程での半導体装置の断面構造を示す。
通常、集積回路素子を形成する際、一枚の半導体基板（
以下、ウエーハという）上に、成膜技術、イオン注入技
術、フォトリソグラフィ技術を利用して、複数の集積回
路を形或し、集積回路完成後、それぞれを分離するため
に設けたスクライブラインをダイシングソーで切断し、
チップ状にした後各種配線・パッケージングしている。
以下、ウエーハという）上に、成膜技術、イオン注入技
術、フォトリソグラフィ技術を利用して、複数の集積回
路を形或し、集積回路完成後、それぞれを分離するため
に設けたスクライブラインをダイシングソーで切断し、
チップ状にした後各種配線・パッケージングしている。
そしてこの配線・バッケージングを行う際、又はこの集
積回路素子を使用中に集積回路が破壊されないように、
集積回路製造工程中に集積回路の部分には各種の絶縁膜
、特にＳｉＮ膜又はＳｉＯＮ膜を形成している。そして
これらの絶縁膜はスクライブラインにも堆積される。
積回路素子を使用中に集積回路が破壊されないように、
集積回路製造工程中に集積回路の部分には各種の絶縁膜
、特にＳｉＮ膜又はＳｉＯＮ膜を形成している。そして
これらの絶縁膜はスクライブラインにも堆積される。
そこで、本実施例では、集積回路製造工程中において、
ＳｉＯ２膜を半導体基板全体に形成する工程がある場合
には、その直前で、スクライブラインとなるべき部分に
堆積したＳｉＮ膜等の絶縁膜を除去する。この除去方法
は、まず、フォトレジスト１２をＧａＡｓ基板１０全体
に塗布し、スクライブライン相当部分Ａのみ窓を開ける
ようなフォトマスクを用いて感光・現像し、スクライプ
ライン相当部分Ａの上に堆積したＳｉＮ膜等Ｂのみを除
いてフォトレジスト１２で覆う。この状態を第１図（ａ
）に示す。ここで第１図（ａ）に示す半導体装置の状態
は、トランジスタ等の回路素子Ｃか既にＳｉＮ膜１１で
覆われている状態を示している。
ＳｉＯ２膜を半導体基板全体に形成する工程がある場合
には、その直前で、スクライブラインとなるべき部分に
堆積したＳｉＮ膜等の絶縁膜を除去する。この除去方法
は、まず、フォトレジスト１２をＧａＡｓ基板１０全体
に塗布し、スクライブライン相当部分Ａのみ窓を開ける
ようなフォトマスクを用いて感光・現像し、スクライプ
ライン相当部分Ａの上に堆積したＳｉＮ膜等Ｂのみを除
いてフォトレジスト１２で覆う。この状態を第１図（ａ
）に示す。ここで第１図（ａ）に示す半導体装置の状態
は、トランジスタ等の回路素子Ｃか既にＳｉＮ膜１１で
覆われている状態を示している。
次に、プラズマエッチング装置を使用し、ＣＦ４ガスを
３ ０ ８ＣＣＭで供給しながら、圧力を１０Ｐａに保
ち、０．１Ｗ／Ｃｍの電力でプラズマエッチングしＳｉ
Ｎ膜等１１をスクライブライン相当部分上から取り除く
。この状態を第１図（ｂ）に示す。
３ ０ ８ＣＣＭで供給しながら、圧力を１０Ｐａに保
ち、０．１Ｗ／Ｃｍの電力でプラズマエッチングしＳｉ
Ｎ膜等１１をスクライブライン相当部分上から取り除く
。この状態を第１図（ｂ）に示す。
次に、先に形戊したフォトレジスト１２を取り除き、Ｇ
ａＡｓ基板１０全面にＳｉ０２膜１３を所定の厚さにプ
ラズマＣＶＤ法又はスパッタリング法を使用して堆積す
る。このＳ ｉＯ ２ ！Ｉの形成は先に説明したよう
に、集積回路の製造工程中にＳ ｉ ０ ２膜を形成す
る工程があればこの工程を利用して、同時に形成する。
ａＡｓ基板１０全面にＳｉ０２膜１３を所定の厚さにプ
ラズマＣＶＤ法又はスパッタリング法を使用して堆積す
る。このＳ ｉＯ ２ ！Ｉの形成は先に説明したよう
に、集積回路の製造工程中にＳ ｉ ０ ２膜を形成す
る工程があればこの工程を利用して、同時に形成する。
そしてその後のＳｉＯ２膜のパターンニングの際、少な
くともスクライブライン上にもＳ ｉＯ ２膜が残るよ
うにバターニングできるフォトマスクを用いることによ
り、工程を増やさず、単に、スクライブライン相当部分
Ａを露出させる工程及びＳｉＮ膜等のエッチング工程を
付加するだけで、容易にスクライブライン上にＳ Ｉ
Ｏ ２膜を形成することができる。ＧａＡｓ基板のスク
ライブライン上にＳｉＯ２膜を形成した半導体装置の断
面状態を第１図（Ｃ）に示す。
くともスクライブライン上にもＳ ｉＯ ２膜が残るよ
うにバターニングできるフォトマスクを用いることによ
り、工程を増やさず、単に、スクライブライン相当部分
Ａを露出させる工程及びＳｉＮ膜等のエッチング工程を
付加するだけで、容易にスクライブライン上にＳ Ｉ
Ｏ ２膜を形成することができる。ＧａＡｓ基板のスク
ライブライン上にＳｉＯ２膜を形成した半導体装置の断
面状態を第１図（Ｃ）に示す。
上記Ｓ ｉＯ ２膜形成後、集積回路の各種工程を実施
し、その結果、第１図（ｄ）に示すように、スクライブ
ライン相当部分のＳｉＯ２膜上にＳｉＮ膜等の絶縁膜１
４が保護膜または層間絶縁膜として堆積されることとな
る。
し、その結果、第１図（ｄ）に示すように、スクライブ
ライン相当部分のＳｉＯ２膜上にＳｉＮ膜等の絶縁膜１
４が保護膜または層間絶縁膜として堆積されることとな
る。
その後、層間絶縁膜としてＳｉＮ膜を堆積した場合には
、その上に上層配線パターン等（図示せず）を形成する
。
、その上に上層配線パターン等（図示せず）を形成する
。
そして集積回路完成後は、ウェーハ上に形成された集積
回路をそれぞれ分離するため、スクライブラインをダイ
シングソーで切断する。切断した状態の断面を第１図（
ｅ）に示す。
回路をそれぞれ分離するため、スクライブラインをダイ
シングソーで切断する。切断した状態の断面を第１図（
ｅ）に示す。
ダイシングする際、Ｓ Ｉ Ｏ ２膜がスクライブライ
ンのＧａＡｓ基板上に堆積されているため、密着性か高
く、Ｓ ＩＯ ２膜がＧａＡｓ基板から剥がれず、その
ため、その上に堆積されたＳｉＮ膜等が剥がれる危険性
が少なくなる。
ンのＧａＡｓ基板上に堆積されているため、密着性か高
く、Ｓ ＩＯ ２膜がＧａＡｓ基板から剥がれず、その
ため、その上に堆積されたＳｉＮ膜等が剥がれる危険性
が少なくなる。
本発明は上記実施例に限定されず、種々の変形例が考え
られ得る。
られ得る。
具体的には、上記実施例では、集積回路製造工程に含ま
れているＳ ｉ ０ ２膜形成工程を利用しているが、
このようなＳｉＯ２膜形成工程がない場合には、ＳｉＯ
２膜形成を行うことにより、どの様な製造工程を含む半
導体装置にも、本発明を適用することができる。
れているＳ ｉ ０ ２膜形成工程を利用しているが、
このようなＳｉＯ２膜形成工程がない場合には、ＳｉＯ
２膜形成を行うことにより、どの様な製造工程を含む半
導体装置にも、本発明を適用することができる。
また上記実施例では、集積回路製造工程中に、スクライ
ブライン上のＳｉＮ膜等の除去及びＳｉ０２膜の形成を
行っているが、集積回路の製造工程の始めにスクライブ
ライン上にＳｉＯ２膜を形成し、製造工程中、そのまま
残すようにしてもよい。
ブライン上のＳｉＮ膜等の除去及びＳｉ０２膜の形成を
行っているが、集積回路の製造工程の始めにスクライブ
ライン上にＳｉＯ２膜を形成し、製造工程中、そのまま
残すようにしてもよい。
本発明の半導体装置の製造方法では、先に説明したよう
に、ダイシング前のスクライブライン上の絶縁膜のエッ
チング除去が不要になり、そのため、製造工程の短縮及
びエッチングによる完成された集積回路の破壊及び必要
な保護層がエッチングされる危険性がなくなる。
に、ダイシング前のスクライブライン上の絶縁膜のエッ
チング除去が不要になり、そのため、製造工程の短縮及
びエッチングによる完成された集積回路の破壊及び必要
な保護層がエッチングされる危険性がなくなる。
第１図は本発明の半導体装置の製造方法の一実施例の各
工程における半導体装置の断面構造を示す図である。 １・・・トランジスタ等、１０・・・ＧａＡｓ基板、１
１、１４・・・ＳｉＮ膜、１２・・・レジスト、１３・
・・ＳｌＯ２膜。
工程における半導体装置の断面構造を示す図である。 １・・・トランジスタ等、１０・・・ＧａＡｓ基板、１
１、１４・・・ＳｉＮ膜、１２・・・レジスト、１３・
・・ＳｌＯ２膜。
Claims (1)
- 【特許請求の範囲】 半導体ウェーハを利用して半導体装置を製造する方法に
おいて、 半導体ウェーハ上のスクライブライン相当部分の半導体
基板を露出させる工程と、 前記工程により露出したスクライブライン相当部分に密
着させてシリコン酸化膜を形成する工程とを含む半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001274A JPH03205846A (ja) | 1990-01-08 | 1990-01-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001274A JPH03205846A (ja) | 1990-01-08 | 1990-01-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03205846A true JPH03205846A (ja) | 1991-09-09 |
Family
ID=11496884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001274A Pending JPH03205846A (ja) | 1990-01-08 | 1990-01-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03205846A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7589415B2 (en) | 1999-02-23 | 2009-09-15 | Rohm Co., Ltd. | Semiconductor chip and semiconductor device using the same, and method of fabricating semiconductor chip |
| JP2010225905A (ja) * | 2009-03-24 | 2010-10-07 | Asahi Kasei Electronics Co Ltd | 半導体装置 |
| WO2012157287A1 (ja) * | 2011-05-19 | 2012-11-22 | パナソニック株式会社 | 半導体チップの製造方法 |
| JP2016103588A (ja) * | 2014-11-28 | 2016-06-02 | 三菱電機株式会社 | 半導体レーザの製造方法 |
-
1990
- 1990-01-08 JP JP2001274A patent/JPH03205846A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7589415B2 (en) | 1999-02-23 | 2009-09-15 | Rohm Co., Ltd. | Semiconductor chip and semiconductor device using the same, and method of fabricating semiconductor chip |
| JP2010225905A (ja) * | 2009-03-24 | 2010-10-07 | Asahi Kasei Electronics Co Ltd | 半導体装置 |
| WO2012157287A1 (ja) * | 2011-05-19 | 2012-11-22 | パナソニック株式会社 | 半導体チップの製造方法 |
| JP2012243945A (ja) * | 2011-05-19 | 2012-12-10 | Panasonic Corp | 半導体チップの製造方法 |
| US9076859B2 (en) | 2011-05-19 | 2015-07-07 | Panasonic Intellectual Property Management Co., Ltd. | Method of manufacturing semiconductor chips |
| JP2016103588A (ja) * | 2014-11-28 | 2016-06-02 | 三菱電機株式会社 | 半導体レーザの製造方法 |
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