KR19990055784A - 반도체 소자의 제조방법 - Google Patents

Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로서, 소자 제조를 위한 웨이퍼 상태에서의 제조 공정시 각 적층막들의 웨이퍼 에지로부터의 거리를 서로 다르게 형성하여 열처리나 에칭 공정시의 들뜸이나 패턴 불량 발생을 방지하여 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있다.

Description

반도체소자의 제조방법

본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 다층막들의 패턴으로 구성되어있는 고집적 반도체소자의 제조 공정시 웨이퍼 상태에서 각 적층막들이 웨이퍼의 에지 부분에서 서로 에지까지의 거리를 다르게 하여 후속 열처리 공정 등에서의 박막 들뜸을 방지하여 에지 부분 소자의 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법에 관한 것이다.

일반적으로 반도체소자는 웨이퍼 상태에서 다수개가 함께 제작된 후에 칩별로 절단되어 패키징된 후, 사용되는데, 상기의 웨이퍼 상태의 제조 공정에서는 각 적층막들은 특별한 경우, 예를들어 선택증착등의 경우를 제외하고는 웨이퍼의 중심부에서 에지 부분까지 전면 증착된 후에 사진식각공정에 의해 패턴닝되어 각종 소자를 구성하게 된다. 이때 상기 제조 공정의 처음에서부터 최종 단계에 이르기까지 물질 종류가 다결정실리콘층에서 산화막 금속등에 이르기까지 다양한 각 적층막들이 균일하게 에지까지 싸이게되어 후속 열처리 공정시 에지 부분에서 들뜸 현상이 발생한다.

도1a 및 도 1b는 종래 기술에 따른 반도체소자의 제조 공정도이다.

먼저, 소정재질, 예를 들어 폴리실리콘층이나 실리사이드막, 산화막 및 금속층등의 제1내지 제4적층막들(12,14,16,18)이 웨이퍼(10)의 에지 부분까지 균일하게 싸인다. 물론 각 적층막들은 에지부가 아닌 소자 부분에서는 다양하게 패턴닝되어 모스전계효과 트랜지스터(Metal Oxide Semiconductor Field Effect Transistor; 이하 MOS FET라 칭함) 나 비트라인 또는 캐패시터등의 소자를 구성하게된다. (도 1a 참조).

여기서 상기 제1 내지 제4적층막들(12,14,16,18)은 후속 열처리 공정시 각 적층막들의 물질 종류가 다결정실리콘층에서 산화막 금속 등에 이르기까지 다양하므로, 후속 열처리 공정시 열팽창 계수의 차에 의하여 에지 부분에서 들뜸 현상이 발생하여, 에지와 인접한 부분에 형성되는 소자에 불량을 유발시키거나, 패턴의 유실 등이 발생한다. (도 1b 참조)

상기와 같이 종래 기술에 따른 반도체소자의 제조방법은, 소자를 제조하기 위한 웨이퍼 상태에서의 제조 공정 진행시 웨이퍼의 에지 부분에까지 각 적층막들이 균일하게 형성되어, 이온의 활성화나 평탄화등의 후속 열처리 공정이나 식각 공정시 각 적층막간의 열팽창 계수차나 식각선택비차가 크고 토폴로지가 매우 크므로 들뜸 현상이 발생하여 에지 인접부의 소자가 불량이 되거나 패턴 유실되거나, 재작업이 필요하게 되어 공정수율 및 소자동작의 신뢰성이 떨어지는 문제점이 있다.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 반도체소자 제조를 위한 웨이퍼 상태에서의 제조공정 진행시 각 적층막들간의 웨이퍼 에지 부분에서 적층막 패턴까지의 거리를 상층으로 갈수록 작게 형성하여 각층들의 접착력을 향상시켜 후속 열처리 공정이나 에칭 공정시의 에지 부분에서의 들뜸이나 패턴 불량을 방지하려고 제작업을 방지하여 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법을 제공함에 있다.

도 1a 및 도 1b는 종래 기술에 따른 반도체소자의 제조공정도.

도 2a 내지 도2h는 본발명에 따른 반도체소자의 제조공정도.

<도면의 주요부분에 대한 부호의 설명>

10 : 웨이퍼 12 : 제1적층막

14 : 제2적층막 16 : 제3적층막

18 : 제4적층막 20,22,24,26 : 감광막패턴

상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체소자 제조방법의 특징은, 웨이퍼 상태에서 다층의 적층막을 패턴닝하여 소자를 형성하는 공정을 구비하는 반도체소자의 제조방법에 있어서, 상기 웨이퍼의 에지로부터 적층막 패턴 에지와의 거리를 적어도 두개 이상의 값을 가지도록 형성하여 열처리에 의한 패턴의 들뜸이나 패턴 불량을 방지함에 있다.

이하, 본 발명에 따른 반도체소자의 제조방법에 관하여 첨부도면을 참조하여 상세히 설명한다.

도 2A 내지 도 2H는 본 발명의 바람직한 실시예에 따른 반도체소자의 제조 공정도이다.

먼저, 실리콘이나 화합물 반도체 등과 같은 반도체 웨이퍼(10)상에 제1적층막(12)을 형성하고, 상기 제1적층막(12)을 사진 식각하기 위한 감광막패턴 형성 공정시 상기 제1적층막(12)의 에지부터의 일정 거리 a 만큼을 노출시키는 제1감광막패턴(20)을 형성한 후,(도 2A 참조), 상기 제1감광막패턴(20)에 의해 노출되어있는 에지 부분의 제1적층막(12)을 식각 공정시에 제거하여 웨이퍼(10)의 에지로부터 a 정도의 거리를 가지는 제1적층막(12) 패턴을 형성하고, 상기 제1감광막패턴(20)을 제거한다. (도 2B 참조).

그다음 상기 구조의 전표면에 제2적층막(14)을 형성하고, 상기 도 2A와 같은 식각 공정을 위하여 다시 에지까지의 거리가 b(<a)인 제2적층막(14)을 노출시키는 제2감광막패턴(22)을 형성하고, (도 2C), 이를 마스크로 식각하여 에지 까지의 거리가 b인 제2적층막(14) 패턴을 형성한후, 상기 제2감광막패턴(22)을 제거한다. (도 2D 참조).

그후, 상기 구조의 전표면에 제3적층막(16)을 형성하고, 에지까지의 거리가 c(<a,>b)인 제3감광막패턴(24)을 이용하여 제3적층막(16) 패턴을 형성하고, (도 2E, 2F 참조), 에지 까지의 거리가 d(>a)인 제4적층막(18) 패턴을 제4감광막패턴(26)을 이용하여 형성한다. (도 2G, 2H 참조).

상기와 같이 에지와의 거리가 a, b, c, d로 서로 다르게 적층막 패턴이 형성되면, 후속 열처리 공정이나 에칭 공정시 들뜸 현상이나 패턴 불량을 방지할 수 있으며, 상기에서 각 감광막패턴은 스피너에서 에지부에 용매를 써서 녹여내는 EBR(edge bead rince) 방법이나, 노광에 의한 현상인 WEE(wafer edge exposure) 방법으로 형성한다.

이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자의 제조방법은 소자 제조를 위한 웨이퍼 상태에서의 제조 공정시 각 적층막들의 웨이퍼 에지로부터의 거리를 서로 다르게 형성하여 열처리나 에칭 공정시의 들뜸이나 패턴 불량 발생을 방지하여 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 이점이 있다.

Claims (2)

1. 웨이퍼 상태에서 다층의 적층막을 패턴닝하여 소자를 형성하는 공정을 구비하는 반도체소자의 제조방법에 있어서,

   상기 웨이퍼의 에지로부터 적층막 패턴 에지와의 거리를 적어도 두개 이상의 값을 가지도록 형성하여 열처리에 의한 패턴의 들뜸이나 패턴 불량을 방지하는 것을 특징으로 하는 반도체소자의 제조방법.
2. 제 1 항에 있어서, 상기 적층막들의 거리를 다르게 하기 위한 식각 마스크로 사용되는 감광막패턴을 EBR이나 WEE 방법으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.