JP2007149768A - 半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】本発明の半導体装置の製造方法は、位相シフタを備える露光用マスクを用いてレジスト膜を露光現像することにより、前記レジスト膜をパターニングする工程と、第2レジスト膜118をマスクとし第2の膜(シリコン酸化膜108)をエッチングストッパとして第3の膜(多結晶シリコン膜)を選択的にドライエッチングし、第3の膜を第1のパターンに加工する工程と、前記第2の膜をエッチングストッパとして第3の膜(多結晶シリコン膜110a)をさらにドライエッチングし、前記第3の膜の一部を除去して前記第3の膜を第2のパターンに加工する工程と、前記第2のパターンに加工された第3の膜(多結晶シリコン膜110b)をマスクとして用いる工程と、を含む。
【選択図】 図2
Description
この点を、図12を参照しながら説明する。
前記第3の膜上に、レジスト膜を形成する工程と、
位相シフタを備える露光用マスクを用いて前記レジスト膜を露光現像することにより、前記レジスト膜をパターニングする工程と、
前記レジスト膜をマスクとし前記第2の膜をエッチングストッパとして前記第3の膜を選択的にドライエッチングし、前記第3の膜を第1のパターンに加工する工程と、
前記第2の膜をエッチングストッパとして前記第3の膜をさらにドライエッチングし、前記第3の膜の一部を除去して前記第3の膜を第2のパターンに加工する工程と、
前記第2のパターンに加工された前記第3の膜をマスクとして用いて、前記第2の膜をパターニングする工程と、
前記パターニングされた前記第2の膜をマスクとして用い、前記第1の膜をパターニングする工程と、を含む半導体装置の製造方法が提供される。
以下に、本発明の実施の形態を、第1〜第3の実施の形態により説明する。
本実施形態の半導体装置の製造方法は以下の工程を含む。
(i)シリコン基板102上に、第1の膜(多結晶シリコン膜106)と、第2の膜(シリコン酸化膜108)と、第3の膜(多結晶シリコン膜110)とを順に形成する工程(図1(a))。
(ii)多結晶シリコン膜110上に、レジスト膜を形成する工程(図1(a))。
(iii)位相シフタを備える露光用マスクを用いて前記レジスト膜を露光現像することにより、前記レジスト膜をパターニングする工程(図1(a))。
(iv)レジスト膜114をマスクとし、シリコン酸化膜108をエッチングストッパとして、多結晶シリコン膜110を選択的にドライエッチングし、多結晶シリコン膜110を第1のパターンに加工する工程(図1(b))。
(v)シリコン酸化膜108をエッチングストッパとして多結晶シリコン膜110aをさらにドライエッチングし、多結晶シリコン膜110aの一部を除去して多結晶シリコン膜110aを第2のパターンに加工する工程(図2(c)〜(d))。
(vi)第2のパターンに加工された多結晶シリコン膜110bをマスクとして用いて、シリコン酸化膜108をパターニングする工程(図3(e))。
(vii)パターニングされたシリコン酸化膜108aをマスクとして用い、第1の膜106をパターニングする工程(図3(f))。
図1〜3は、本実施形態の半導体装置の製造方法を工程順に示す平面図((a−1)〜(f−1))、およびその断面図((a−2)〜(f−2))である。
本実施形態においては、シリコン基板等に、予定していないパターンが転写されるのを抑制することができ、ゲートリーク電流の発生や短絡等のような特性の劣化が抑制された半導体装置を製造することができる。
本実施形態の半導体装置の製造方法は以下の工程を含む。
(i)シリコン基板102上に、第1の膜(多結晶シリコン膜106)と、第2の膜(アモルファスカーボン膜120)と、第3の膜(SiOC膜122)とを順に形成する工程(図4(a))。
(ii)SiOC膜122の上に、レジスト膜を形成する工程(図4(a))。
(iii)位相シフタを備える露光用マスクを用いて前記レジスト膜を露光現像することにより、前記レジスト膜をパターニングする工程(図4(a))。
(iv)レジスト膜114をマスクとし、アモルファスカーボン膜120をエッチングストッパとして、SiOC膜122を選択的にドライエッチングし、多結晶シリコン膜110を第1のパターンに加工する工程(図4(b))。
(v)アモルファスカーボン膜120をエッチングストッパとしてSiOC膜122をさらにドライエッチングし、SiOC膜122の一部を除去してSiOC膜122を第2のパターンに加工する工程(図5(c)〜(d))。
(vi)第2のパターンに加工されたSiOC膜122bをマスクとして用いて、アモルファスカーボン膜120をパターニングする工程(図6(e))。
(vii)パターニングされたアモルファスカーボン膜120aをマスクとして用い、多結晶シリコン膜106をパターニングする工程(図6(e))。
図4〜6は、本実施形態の半導体装置の製造方法を工程順に示す平面図((a−1)〜(e−1))、およびその断面図((a−2)〜(e−2))である。
本実施形態の半導体装置の製造方法においても、第1実施形態の効果が得られる。さらに、第2の実施形態においては、SiOC膜/アモルファスカーボン積層膜を反射防止膜として使用しており、露光の際における光の反射が抑制されリソグラフィ性能が向上する。そのため、所望のパターンを効率よく形成することができる。
本実施形態の半導体装置の製造方法は以下の工程を含む。
(i)シリコン基板102上に、第1の膜(多結晶シリコン膜106)と、第2の膜(アモルファスカーボン膜120とSiOC膜122との積層膜)と、第3の膜(シリコン含有膜124)とを順に形成する工程(図7(a))。
(ii)シリコン含有膜124上に、レジスト膜を形成する工程(図7(a))。
(iii)位相シフタを備える露光用マスクを用いて前記レジスト膜を露光現像することにより、前記レジスト膜をパターニングする工程(図7(a))。
(iv)レジスト膜114をマスクとし、SiOC膜122をエッチングストッパとして、シリコン含有膜124を選択的にドライエッチングし、シリコン含有膜124を第1のパターンに加工する工程(図7(b))。
(v)SiOC膜122をエッチングストッパとしてシリコン含有膜124aをさらにドライエッチングし、シリコン含有膜124aの一部を除去してシリコン含有膜124aを第2のパターンに加工する工程(図8(c)〜(d))。
(vi)第2のパターンに加工されたシリコン含有膜124bをマスクとして用いて、前記積層膜をパターニングする工程(図9(e))。
(vii)パターニングされた前記積層膜をマスクとして用い、第1の膜106をパターニングする工程(図9(e))。
図7〜9は、本実施形態の半導体装置の製造方法を工程順に示す平面図((a−1)〜(e−1))、およびその断面図((a−2)〜(e−2))である。
本実施形態の半導体装置の製造方法においても、第1実施形態の効果が得られる。
さらに、本実施形態においては、第2の膜として積層膜(アモルファスカーボン膜およびSiOC膜)を用いている。そのため、第2の膜に必要となるエッチングストッパとしての機能と、ハードマスクとしての機能とを、上層膜と下層膜とに分けることができる。これにより、ゲートリーク電流の発生や短絡等のような特性の劣化をさらに抑制することができ、製品の歩留まりが向上する。
104 ゲート酸化膜
106 多結晶シリコン膜
106a ゲート電極
108,108a シリコン酸化膜
110,110a,110b 多結晶シリコン膜
112 反射防止膜
114 レジスト膜
116 反射防止膜
118 レジスト膜
119 開口部
120,120a アモルファスカーボン膜
122,122a,122b SiOC膜
124,124a,124b シリコン含有膜
202 シリコン基板
204 ゲート酸化膜
206,206a 多結晶シリコン膜
208,208a,208b シリコン酸化膜
210 レジスト膜
212 保護用レジスト膜
220 レベンソン位相シフトマスク
222 ライン用遮光部
224 位相シフタ部
226 露光用マスク
A 露出部分
B 被覆部分
Claims (4)
- シリコン基板上に、第1の膜と、第2の膜と、第3の膜とを順に形成する工程と、
前記第3の膜上に、レジスト膜を形成する工程と、
位相シフタを備える露光用マスクを用いて前記レジスト膜を露光現像することにより、前記レジスト膜をパターニングする工程と、
前記レジスト膜をマスクとし前記第2の膜をエッチングストッパとして前記第3の膜を選択的にドライエッチングし、前記第3の膜を第1のパターンに加工する工程と、
前記第2の膜をエッチングストッパとして前記第3の膜をさらにドライエッチングし、前記第3の膜の一部を除去して前記第3の膜を第2のパターンに加工する工程と、
前記第2のパターンに加工された前記第3の膜をマスクとして用いて、前記第2の膜をパターニングする工程と、
前記パターニングされた前記第2の膜をマスクとして用い、前記第1の膜をパターニングする工程と、
を含む半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
前記第1の膜は多結晶シリコン膜であり、
前記第1の膜をパターニングする前記工程は、該第1の膜をゲート電極形状に加工する工程である、半導体装置の製造方法。 - 請求項1または2に記載の半導体装置の製造方法において、
前記第2の膜がアモルファスカーボン膜であり、前記第3の膜がSiOC膜である、半導体装置の製造方法。 - 請求項1乃至3のいずれかに記載の半導体装置の製造方法において、
前記第2の膜が積層膜である、半導体装置の製造方法。
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