JP2009081420A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】微細なパターンの配線分離を行うことができる半導体装置の製造方法を提供すること。
【解決手段】基板に素子分離領域を形成し第１及び第２の拡散領域に分ける工程と、前記基板上に被加工対象膜を形成する工程と、前記被加工対象膜上にハードマスク層と第１レジスト層を形成する工程と、前記第１レジスト層に第１パターンを形成する工程と、前記第１パターンをマスクとして前記ハードマスク層をエッチングする工程と、前記ハードマスク層上に第２レジスト層を形成する工程と、前記第２レジスト層に前記第１パターンを分離する第１スペース幅を有する第２パターンを形成する工程と、前記第２レジスト層に形成された前記第２パターンをマスクとして寸法変換エッチングを行うことにより前記ハードマスク層に第１スペース幅から縮小された第２スペース幅を有する第３パターンを形成する工程と、前記ハードマスク層に形成された第３パターンを用いて前記被加工対象膜をエッチングする工程と、を含むことを特徴とする半導体装置の製造方法。
【選択図】図１

Description

本発明は、半導体装置の製造方法に関する。より詳細には、本発明は、トランジスタ等の配線分離において寸法制御手法を使用することにより、微細パターンを有する集積度の高い半導体装置を製造する方法に関する。
近年、半導体装置はますます微細化と高集積化が進んでいる。これに伴って、半導体装置に搭載されるＭＯＳトランジスタのゲート長が短くなるとともに、隣り合う配線間隔およびピッチも小さくなっている。同じく半導体装置に搭載されるＳＲＡＭなどのメモリセルにおいても、高集積化に伴い、面積縮小によるビットコストの低減が求められている。そのため、レベンソン位相シフト露光法などの超解像技術を用いて、微細化要求に応えようとしているが、半導体装置の微細化要求のスピードが解像度の向上を上回って速い。そこで、リゾグラフィー技術以外の手法、例えば、ライン・アンド・スペースで配列されているゲート長を、レジストシュリンク技術によりエッチングして、リゾグラフィー解像寸法より小さく加工する技術などが実用化されている。特許文献１には、第１のパターンを形成し、第２のパターンとなる微細なスペースパターンを露光・現像して形成し、回路パターンを形成する技術が開示されている。一方、特許文献２には、リソグラフィーの解像技術以上の微細スペース形成のためにスペース制御膜とレジストマスクを用いて被加工膜の加工を行っている。
特許文献３には、反射防止膜をＣＨＦ３とＣＦ４とＯ２からなるガスでエッチングすることを特徴とする、配線を形成する方法が開示されている。同文献では、ＣＨＦ３：Ｏ２＝１：１から９：１のエッチングガスを用いて反射防止膜をエッチングすると、寸法変換差無くエッチングできることが示されている。
特許文献４には、導電膜上に第１パターンをリゾグラフィーの解像度内で形成し、その後、パターンピッチバランス調整を行うためのトリムエッチングを行って、この第１パターンを細らせる技術が開示されている（図９）。
特許文献５および特許文献６には、エッチング促進ガスであるＯ２に加えてデポ物を形成しやすいデポガス（ＣＨ２Ｆ２ガス、ＣＨＦ３等）を供給しながらエッチングガスを用いてコンタクトホールを形成する方法が開示されている。同文献において、ＣＨ２Ｆ２ガスの流量を調整することにより、コンタクトホール径を制御することが記載されている。
特開２００４-１０３９９９号公報 特開２００５-１６６８８４号公報 特開２００６−４１３６４号公報 特開２００６−１５６６５７号公報 特開２００２−１９８３６２号公報 特開２００２−１４１３３６号公報
第１のパターンを第２のパターンによって分けることによって、配線パターンを形成する際に、第２のパターンの目ずれが生じると配線パターンと上層または下層の重なりが必要な部分でずれが生じるため半導体装置の所望の特性が得られない。
上記課題を解決する本発明によれば、基板に素子分離領域を形成し第１及び第２の拡散領域に分ける工程と、基板上に被加工対象膜を形成する工程と、被加工対象膜上にハードマスク層と第１レジスト層を形成する工程と、第１レジスト層に第１パターンを形成する工程と第１パターンをマスクとして前記ハードマスク層をエッチングする工程と、ハードマスク層上に第２レジスト層を形成する工程と、第２レジスト層に前記第１パターンを分離する第１スペースを有する第２パターンを形成する工程と、第２レジスト層に形成された前記第２パターンをマスクとして寸法変換エッチングを行うことによりハードマスク層に第１スペースから縮小された第２スペースを有する第３パターンを形成する工程と、ハードマスク層に形成された第３パターンを用いて被加工対象膜をエッチングする工程を含む半導体装置の製造方法が提供される。
また、本発明によれば、基板上に被加工対象膜を形成する工程と、被加工対象膜上にハードマスク層と第１レジスト層を形成する工程と、第１レジスト層に第１パターンを形成する工程と、第１パターンをマスクとしてハードマスク層をエッチングする工程と、ハードマスク層上に第２レジスト層を形成する工程と、第２レジスト層に前記第１パターンを分離する第１スペースを有する第２パターンを形成する工程と、第２レジスト層に形成された第２パターンをマスクとして寸法変換エッチングを行うことによりハードマスク層に第１スペースから縮小された第２スペースを有する第３パターンを形成する工程と、ハードマスク層に形成された第３パターンを用いて被加工対象膜をエッチングして第１配線パターンと第２配線パターンを形成する工程と、被加工対象膜上に層間絶縁膜を形成する工程と、層間膜に前記第１配線パターン及び第２配線パターンとそれぞれ接続する第１及び第２コンタクトホールを形成する工程とを含む半導体装置の製造方法が提供される。
本発明によれば、微細なパターンの配線分離を行うことができる半導体装置の製造方法が提供される。
図面を参照しつつ、本発明による半導体装置の製造方法の好適な実施形態について詳細に説明する。なお、図面の説明において、同一要素には同一符号を付し、重複する説明を省略する。
（第１の実施形態）
図１は、本発明による半導体装置の製造方法の一実施形態を示す工程断面図である。
本実施形態の半導体装置の製造方法は、第１パターンを有するレジスト７０ａを用いて、基板５０上のマスク層１０を第２パターンに加工する第１の工程（図１（Ａ）〜（Ｃ））と、第２パターンに加工されたマスク層１０ａをマスクとして、基板５０上に形成された配線層４０をエッチングする第２の工程（図１（Ｄ））とを含む。ここで、第１工程において、第２パターンのスペース幅ｃが、第１パターンのスペース幅ｂより狭くなるように加工される。
本実施形態における半導体装置の製造方法における各工程を、以下により詳細に説明する。
まず、図１（Ａ）に示すように、所定のピッチで拡散領域８０が形成され、拡散領域８０間に素子分離（ＳＴＩ）膜（酸化膜）５５が形成された基板５０上に、ゲート絶縁膜４５を形成する。次いで、このゲート絶縁膜４５の上に、配線層としてのポリシリコン膜４０を形成し、次いで、このポリシリコン膜４０上に、第１のハードマスク層３０、第２のハードマスク層２０、および第３のハードマスク層１０をこの順で形成する。次いで、第３のハードマスク層１０上に、反射防止膜（ＡＲＣ）６０を形成し、続いて、レジスト（例えば、ＡｒＦレジスト）７０を塗布成膜する。次いで、図１（Ｂ）に示すように、このレジストを第１のパターンを有するフォトマスク（図示せず）を用いて露光し、現像することによって、第１のパターンを有するレジスト７０ａを形成する。この第１パターンを有するレジスト７０ａを形成する工程において、レジスト７０のうち、ポリシリコン膜４０の除去予定部分の直上領域が、幅ｂで除去される。
第１、第２および第３のハードマスク層３０、２０および１０としては、例えば、ＳｉＯＣ、ＳｉＯ２、ＳｉＯＮ、ＳｉＮ、ＳｉＣ、ＳｉＯＦ、またはＳｉＣＮを使用することができる。
次いで、図１（Ｃ）に示すように、第１のパターンが転写されたレジスト７０ａをマスクとして、反射防止膜６０と第３のハードマスク層１０をエッチングする。これにより、第２のハードマスク層２０を露出させるとともに、第２のパターンを有する第３のハードマスク層１０ａを形成する。ここで、第３のハードマスク層１０ａのスペース幅ｃは、レジスト７０ａのスペース幅ｂより狭くなるようにエッチングされる。
エッチングに用いることができるエッチングガスとしては、ＣｘＨｙＦｚ（ｘ＝１〜５、ｙ＝０〜３、ｚ＝１〜８）で表されるフルオロカーボンガス、またはその混合物が挙げられる。このようなフルオロカーボンガスとして、好ましくは、ＣＨＦ３もしくはＣＨ２Ｆ２、またはこれらの混合ガスが用いられる。また、このようなフルオロカーボンガスに加えて、Ｈｅ、Ａｒ、Ｏ２、Ｎ２、およびＣＦ４から選択される１種以上のガスを用いてもよい。
次いで、図１（Ｄ）に示すように、第２のパターンを有する第３のハードマスク層１０ａをマスクとして、残りのレジスト７０ａ、残りの反射防止膜６０ａ、第２のハードマスク層２０、第１のハードマスク層３０、および配線層４０をエッチングする。これにより、ゲート絶縁膜４５を露出させるとともに、スペース幅ｄの配線層４０ａを形成する。スペース幅ｄは、スペース幅ｃとほぼ等しい。配線層のスペース幅ｄは、ｂより小さく加工され、配線突き出し寸法はａ１となり、配線端部と拡散領域との距離を十分に確保することができる。
ここで、本実施形態の製造方法と従来技術の製造方法を比較する。図１０（Ａ）〜（Ｂ）は、従来技術のエッチング工程を示す工程断面図である。従来技術においては、スペース幅ｅのレジスト７０ａをマスクとしてエッチングを行い、第３のハードマスク層１０ａを形成する際、得られる第３のハードマスク層１０ａのスペース幅もｅとなる（図１０（Ａ））。したがって、この第３のハードマスク層１０ａをマスクとして、配線層４０をエッチングすると、ｅとほぼ等しいスペース幅ｆを有する配線層４０ａが形成される（図１０（Ｂ））。この場合、配線突き出し寸法ａ２を十分に確保することができない。
一方、本発明によれば、レジスト７０ａのスペース幅ｂより、配線層４０ａのスペース幅ｄを狭くすることができる（図１）。これにより、レジストのパターンよりも微細なパターンの配線分離を行うことができる。
（第２の実施形態）
本実施形態では、図１に示す半導体装置の製造方法を用いてＳＲＡＭメモリセルを製造する方法を説明する。本実施形態において、図１（Ａ）に示す拡散領域８０間距離が２００ｎｍである回路において、配線層をトリムエッチングにより配線分離して、ＳＲＡＭ対抗ゲート電極を形成する場合について説明する。
図２に本実施形態の半導体装置の製造方法のフロー図を示す。また、図３及び図５は各工程フローの断面図であり、図４は図３に対応した上視図、図６は図５に対応した上視図である。なお、図３が基板に対してＸ方向断面とすると、図５はＹ方向断面である。また、説明のため、図３（Ｃ）（図４（Ｃ））と図５（Ａ）（図６（Ａ））は同一ステップの切断面が異なる図であり、図３（Ｃ）のＡＡ'の断面図が図５（Ａ）に相当する。
図７（Ａ）〜（Ｃ）は、それぞれ、図１（Ｂ）〜（Ｄ）または図５（Ａ）〜（Ｃ）の上視図であり、図６（Ａ）〜（Ｃ）に相当する。説明のため、図７では拡散領域８０、ハードマスク層１０、第２パターン７０ａの開口部１００、被加工対象膜に形成された第３パターン４０ａのみを示している。
図２に従って、被加工対象膜を加工する方法を、断面図及び上視図の図３から図７を併せて参照して説明する。まず、図３（Ａ）に示すように、基板５０に素子分離膜５５を形成し拡散領域８０を、第１および第２の拡散領域に分離する（Ｓ１）。この基板５０上にゲート絶縁膜４５を形成した後、被加工対象膜である配線層４０の形成を行い（Ｓ２）、単層もしくは複数の層からなるハードマスク層（例えば図３の１０、２０、３０）を形成し（Ｓ３）、次いで、このハードマスク層の上に第１レジスト層を形成する（Ｓ４）。第１レジスト層には、レジスト層７０だけでなく反射防止膜６０を用いても良い。この場合、第１レジスト層に第１パターン（図３（Ａ）の７０ｃ）を形成する（Ｓ５）と、図４（Ａ）に示される上視図となる。この第１パターン７０ｃを用いてハードマスク層１０をエッチングすることによりハードマスク層１０に第１パターン１０ｂを形成する（Ｓ６、図３（Ｂ））。この上視図は図４（Ｂ）で示される。
続いて、図３（Ｃ）および図４（Ｃ）、ならびに図５（Ａ）および図６（Ａ）に示すように、第１パターンが形成されたハードマスク層１０上に第２レジスト層を形成する。第２レジスト層が、第１レジスト層と同様にして、例えば、レジスト層７０と反射防止膜６０を用いて形成される（Ｓ７）。この第２レジスト層に第２パターン７０ａが図４（Ｃ）（図６（Ａ）と同じ）に示される上視図のようにレジスト７０に形成される（Ｓ８）。第２パターン７０aは第１パターンを分離する第１スペース幅ｂを有するパターンである。この第２パターン７０ａを用いて後述する条件で寸法変換のトリムエッチングを行うことによりハードマスク層１０に第３パターン１０ａが形成される（Ｓ９、図５（Ｂ））。図６（Ｂ）は第３パターン１０ａを形成し、第２レジスト層を除去した後の上視図である。すなわちＳ１〜Ｓ９により被加工対象膜上にハードマスク層１０からなる第３パターン１０ａが形成された状態を示している。第３パターン１０ａは第２パターン７０ａにより第１パターン１０ｂに対し第２スペース幅ｃを有するパターンである。この第２スペースｃは第２パターン７０ａを用いた寸法変換エッチングの際に第１スペース幅ｂよりも狭く形成される。
第３パターン１０ａを用いた被加工対象膜４０の加工（Ｓ１０）により、被加工対象膜４０に第３パターン４０ａが形成される（Ｓ１１、図５（Ｃ））。ここで第２スペース幅ｃは第３スペース幅ｄとなる、すなわち、第２スペースｃと第３スペース幅ｄは同じ幅であることが望ましいが、被加工対象膜のエッチング時に若干広がることがある。図６（Ｃ）は図５（Ｃ）の上視図であり、被加工対象膜４０で形成された第３パターン４０ａおよびゲート絶縁膜４５とその下層の拡散領域８０を示している。以上の製造方法により、第２スペース幅ｃは後述の寸法変換を行う寸法変換エッチングにより、拡散領域８０に乗り上げないで拡散領域間の素子分離領域内に形成される。
本実施形態では、半導体基板を用い、被加工対象膜である配線層としてポリシリコン膜４０、第１のハードマスク層３０としてアモルファスカーボン膜、第２のハードマスク層２０としてＳｉ膜、第３のハードマスク層１０としてＳｉＯＣ膜（２５ｎｍ）を用い、反射防止膜６０の膜厚は６５ｎｍとする。この反射防止膜６０の上に、レジスト７０を形成し、このレジスト７０をトリム露光し、現像を行うことによって、スペース幅ｂが１２０ｎｍである第２パターン開口部１００を形成する（図５（Ａ）および図７（Ａ））。次いで、ＩＣＰタイプのエッチング装置を用いて、ＣＨＦ３流量：７５ｓｃｃｍ／Ｈｅ流量：７５ｓｃｃｍで、反射防止膜６０およびＳｉＯＣ膜１０をトリムエッチングすると、ＳｉＯＣ膜１０を、スペース幅ｃが１０４ｎｍで加工することができる（図５（Ｂ）および図７（Ｂ））。このように形成されたＳｉＯＣ膜１０ａをマスクとして用いて、ポリシリコン膜４０をエッチングすると、スペース幅ｄが１０６ｎｍの配線層４０ａが、ＳＲＡＭ対抗ゲート電極として形成される（図５（Ｃ）および図７（Ｃ））。また、拡散領域８０からのゲート電極端部の突き出し寸法ａ１は４７ｎｍとなる。
しかし、実際の製造工程では、トリム露光時の露光位置や露光寸法、拡散領域の位置等においてウェハ面内／ウェハ間のばらつきがあるため、以下の４項目のばらつき要因を考慮しなければならない。
（１）拡散領域８０とトリム露光位置の位置ずれ：両側で最大５０ｎｍ（片側で最大２５ｎｍ）
（２）拡散領域８０の寸法のウェハ面内＋ウェハ間ばらつきレンジ：１５ｎｍ（片側で最大７．５ｎｍ）
（３）トリム露光寸法ｂのウェハ面内＋ウェハ間ばらつきレンジ：１５ｎｍ（片側で最大７．５ｎｍ）
（４）配線層４０のトリムエッチング後寸法ｄのウェハ面内＋ウェハ間ばらつきレンジ：１５ｎｍ（片側で最大７．５ｎｍ）。
上記の数値は、本実施形態における例示である。これらの数値は、デザインルールや製品に応じて適宜設定されるものである。
上記（１）〜（４）の全てのばらつきが同時に発生する可能性は非常に低いため、仮に二乗和でばらつきを考えると、ゲート電極４０ａの位置と拡散領域８０との位置において、片側で２８ｎｍのばらつきが発生し得ると考えられる。例えば、トリム露光寸法ｂを１２０ｎｍとし、寸法変換差が無いトリムエッチングを行うと、トリムエッチング後のＳＲＡＭ対抗ゲート電極間距離ｄも約１２０ｎｍとなる。片側２８ｎｍのばらつきを含めて考えると、拡散領域８０間距離２００ｎｍに対して、ゲート電極４０ａ端部が拡散領域８０から突き出す寸法ａ１は、１１ｎｍとなる。
さらに、ビットコスト低減のために、上記ＳＲＡＭメモリセルを９０％に縮小する場合を考えると、拡散領域８０間距離は１８０ｎｍに縮小され、ゲート電極４０ａ端部が拡散領域８０から突き出す寸法ａ１は、片側２８ｎｍのばらつき分を含めると、僅か１ｎｍとなり、製造上マージンがほとんど無くなる。さらに、拡散領域８０上にゲート電極４０ａ端部が乗り上げる箇所が発生した場合には、トランジスタとしての性能が失われ、ＳＲＡＭ回路は作動不可能となる。
そこで、レジスト７０ａのトリム露光寸法ｂを小さくする必要があるが、図８に示すとおり、トリム露光寸法ｂを小さくして、ＳＲＡＭ対抗電極間寸法ｄを小さくしようとすると、焦点深度（ＤＯＦ）が小さくなる問題が発生する。図８のグラフによると、０．２μｍ以上の焦点深度が製造上必要である場合、トリム露光寸法は最低１２０ｎｍ以上である必要がある。このトリム露光寸法は、露光機器の解像度により規定されるため、さらに大きな寸法となる場合もある。
そこで、レジストのトリム露光寸法ｂよりも第３ハードマスク層のトリム露光寸法ｄを小さくする寸法変換トリムエッチングを行い、この第３ハードマスク層をマスクとしてエッチングを行うことにより、トリム露光寸法ｂが１２０ｎｍに対して、ＳＲＡＭ対抗ゲート電極４０ａ間寸法ｄを１０６ｎｍにすることが可能である。また、ＳＲＡＭ対抗ゲート電極４０ａ端部が拡散領域８０から突き出す寸法ａ１は、８ｎｍとすることができる。
図１１は、レジストのトリム露光寸法ｂとトリムエッチング後の第３のハードマスク層１０ａの露光寸法ｃとの差である、寸法変換差と、エッチングガスであるＣＨＦ３とＨｅの流量比との関係を示すグラフである。例えば、ＣＨＦ３：Ｈｅを７５：７５ｓｃｃｍから１５０：５０ｓｃｃｍへ変更することで、寸法変換差は１６ｎｍから２２ｎｍにすることができる。したがって、ゲート電極端部が拡散領域から突き出す寸法ａ１をより大きく取ることができる。
図１２は、エッチングガスとして、ＣＨＦ３流量：７５ｓｃｃｍ／Ｈｅ流量：７５ｓｃｃｍを使用して、２５ｎｍおよび５０ｎｍの膜厚を有する第３のハードマスク層１０をトリムエッチングした場合の、寸法変換差（ｎｍ）を表すグラフである。膜厚２５ｎｍのハードマスク層１０をトリムエッチングした場合には、寸法変換差（ｂ−ｃ）を約１７ｎｍとすることができ、膜厚５０ｎｍのハードマスク層１０を用いた場合には、寸法変換差を約３０ｎｍとすることができる。
本実施形態では、第３のハードマスク層１０として、ＳｉＯＣを用いたが、ＳｉＯＣ以外の材料、例えば、ＳｉＯ２、ＳｉＯＮ、ＳｉＮ、ＳｉＣ、ＳｉＯＦ、ＳｉＣＮを用いることもできる。これらの材料を用いた場合でも、ＳｉＯＣの場合と同様にトリムエッチングが可能である。さらに、本実施形態では、ＣＨＦ３とＨｅの混合ガスを用いたが、その他のエッチングガスを用いることができる。このようなエッチングガスとしては、ＣＨＦ３もしくはＣＨ２Ｆ２、またはこれらの混合ガスが挙げられる。また、これらのエッチングガスに加えて、Ｈｅ、Ａｒ、Ｏ２、Ｎ２、およびＣＦ４から選択される１種以上のガスを用いてもよい。
ＣＨＦ３ガスやＣＨ２Ｆ２ガスのようなハイドロフルオロカーボン系のガスを用いて反射防止膜６０やハードマスク層１０のエッチングを行うと、反射防止膜６０ａおよびハードマスク層１０ａのエッチング面側に、膜状の堆積物が形成されることが確認されている。この堆積物は、エッチングガスから供給される炭化フッ素を含むポリマーからなると考えられる。このようにして得られた堆積物は、ハードマスク層１０ａの保護膜の役割を果たし、エッチングが深く進行するに連れて細く加工されていき、最終的にテーパー形状の凹部が得られる。
このように、寸法変換差は、エッチングガスの種類および流量比、ハードマスク層の膜厚等に依存する。したがって、これらの条件を変更することにより、所望のスペース幅を得ることが可能である。
さらに、寸法変換エッチング条件の設定方法を説明する。設定のための準備として、例えば、図１１に示されるガスの組成比と寸法変換差の関係を取得する。また、ゲートラインを分離するための第２パターンのスペース幅ｂの実際の露光での限界値を取得する。ここで、拡散領域およびゲートライン幅やゲートライン分離幅はデザインルールや製品に応じて設計値が決まっているので、取得した露光の限界値とゲートラインの分離幅を比較して必要な寸法変換量が決定される。必要な寸法変換量から図１１を基に適切なガスの組成比が決定される。
寸法変換差はガスの組成比だけではなく、図１２で説明を行ったとおりハードマスクの膜厚でも調整できる。したがって図１２のハードマスクの膜厚と寸法変換差のデータを予め取得し、必要な寸法変換量から図１２を基に適切なハードマスクの膜厚を決定することもできる。さらに、図１２ではハードマスク膜厚と寸法変換差の関係を示したが、反射防止膜の膜厚を変更した場合も同様な関係を得ることができる。すなわち、第２レジスト層として用いられる反射防止膜の膜厚が厚いほど寸法変換差が大きくなるという関係である。
（第３の実施形態）
本実施例では、ゲートライン９０のコンタクトホール形成領域に寸法変換エッチングを行う方法について説明する。コンタクト形成領域はゲートライン９０の幅とコンタクトホール１２０の大きさに合わせて必要に応じてパッドとして形成される。本実施形態では、図１５に示すように、基板５０上にゲートライン９０、コンタクトパッド１１０が設けられている。コンタクトパッド１１０の上部にはコンタクトホール１２０が設けられ、これらを覆うようにＳｉＮ層間膜およびＳｉＯ２層間膜が存在する。本実施形態においても、第１の実施形態と同様、ハードマスク層、反射防止膜およびレジストを用いてトリムエッチングを行う。
図１３に本実施形態の半導体装置の製造方法のフロー図を示す。まず、基板５０上にゲートライン９０のような下層配線形成用の被加工対象膜を形成し、実施形態１と同様に、被加工対象膜上に形成した第１レジスト層に形成された第１パターンをマスクとしてハードマスク層に第１パターンを形成する（Ｓ２１〜Ｓ２５）。次いで、第２レジスト層に第１配線及び第２配線として分離を行うための第１スペース幅ｂを有する第２パターン開口部１００を形成する（Ｓ２６およびＳ２７）。この第２パターン開口部１００をマスクとして寸法変換トリムエッチングを行ってハードマスク層に第３パターンを形成する。この寸法変換エッチングにより第３パターンには第２パターン開口部１００の第１スペース幅ｂから縮小された第２スペース幅ｃが形成されることになる（Ｓ２８）。第３パターンが形成されたハードマスクにより被加工対象膜をさらにエッチングし（Ｓ２９）、第３パターンが被加工対象膜に形成され（Ｓ３０）、第１配線９１及び第２配線９２が形成される。
続いて、ゲートライン９０に対するサイドウォールの形成（Ｓ３１）、および層間絶縁膜の形成（Ｓ３２）が行われる。Ｓ３１やＳ３２の間にはトランジスタ形成のためのイオン注入など適切に行われる。第２スペース幅ｃを有するマスクで分割された第１および第２の配線９１および９２に接続されるコンタクトホール１２０が開口され、金属膜の埋め込みが行われ上層配線と接続される（Ｓ３３）。以上により、寸法変換のトリムエッチングが行うことによりコンタクトホール１２０を形成する際の目ずれマージンが増加し、コンタクト抵抗の増加を抑制することができる。
図１４（Ａ１）は、理想型のトリム露光状態を示す図である。ここで、ゲートライン９０のピッチは３００ｎｍである。トリム露光パターン開口部１００は矩形であり、コンタクトパッド１１０の中心に位置する。図１４（Ａ１）に示されるように、コンタクトホール１２０の直径が９０ｎｍであり、ピッチが３００ｎｍであり、トリム露光パターン１００の短軸寸法が１４０ｎｍである場合、トリム露光パターン開口部１００の端部とコンタクトホール１２０の端部との距離は３５ｎｍである。
しかし、実際のトリム露光においては、図１４（Ａ２）に示すように、トリム露光パターン開口部１００は楕円形である。図１４（Ａ２）は、図１４（Ａ１）のトリム露光パターン開口部１００が楕円形である場合を示す図である。さらに、実際には、トリム露光パターン開口部１００の位置ずれや各部材位置のウェハ面内／ウェハ間のばらつきが存在するため、以下の６項目を考慮する必要がある。
（１）コンタクトパッド１１０とレジストのトリム露光パターン開口部１００位置の位置ずれ：両側で最大５０ｎｍ（片側で最大２５ｎｍ）
（２）コンタクトパッド１１０のトリム露光パターン開口部１００の位置ずれ：両側で最大５０ｎｍ（片側で最大２５ｎｍ）
（３）トリム露光パターン開口部１００の寸法のウェハ面内＋ウェハ間ばらつきレンジ：１５ｎｍ（片側で最大７．５ｎｍ）
（４）レジストのトリムエッチング後寸法のウェハ面内＋ウェハ間ばらつきレンジ：１５ｎｍ（片側で最大７．５ｎｍ）
（５）コンタクトパッド１１０のトリム露光位置のウェハ面内＋ウェハ間ばらつきレンジ：１０ｎｍ（片側で最大５ｎｍ）
（６）コンタクトホール１２０のエッチング後寸法のウェハ面内＋ウェハ間ばらつきレンジ１０ｎｍ（片側で最大５ｎｍ）。
上記の数値は、本実施形態における例示である。これらの数値は、デザインルールや製品に応じて適宜設定されるものである。
上記（１）〜（６）のばらつきが同時に発生する可能性は非常に低いため、仮に二乗和でばらつきを考えると、トリム露光開口部１００の位置において、片側で３８ｎｍのばらつきが発生し得ると考えられる。例えば、トリム露光寸法ｂを１４０ｎｍとし、寸法変換差が無いエッチングを行うと、ばらつき分を考慮しなければ、図１４（Ｂ１）に示すように、コンタクトパッド１１０も約１４０ｎｍだけエッチングされ、コンタクトホール１２０は残る。ここで、図１４（Ｂ１）において、エッチングされた寸法Ａはｂとほぼ等しい。しかし、トリム露光位置の片側３８ｎｍのばらつきが存在する場合、図１４（Ｂ２）および図１５（Ａ）に示すように、コンタクトホール１２０を３ｎｍ削ってしまい、ゲート／コンタクト抵抗が上昇してしまう。
そこで、トリム露光寸法ｂより小さく加工する寸法変換エッチングを用いる。ここでは、露光スペース幅Ａを１４０ｎｍとし、コンタクトパッド１１０のエッチング幅Ｂは１２０ｎｍとなるようにトリムエッチングを行う。コンタクトホール１２０とコンタクトパッド１１０とトリム露光位置１００のずれがない場合（図１４（Ｃ１））、コンタクトパッド１１０の端部とコンタクトホール１２０の端部との距離は十分に存在する。また、図１４（Ｃ２）に示すように、片側３８ｎｍのばらつきが存在する場合でも、コンタクトパッド１１０の端部とコンタクトホール１２０の端部との距離は存在する。したがって、ゲート／コンタクト抵抗の上昇を防ぐことができる。さらに、コンタクトホール１２０間の距離がさらに小さい場合であっても、本発明の方法を用いることにより、コンタクトパッドの削れによるゲート/コンタクト抵抗の上昇を防ぐことができる。
エッチング寸法Ｂは、実施形態１もしくは実施形態２に開示された方法を適用し、用いる反射防止膜やハードマスク層の膜厚、エッチングガスを変化させることにより制御可能である。
実施形態３での寸法変換エッチング条件の設定方法は２実施形態と同様に行う。コンタクトホール形成領域のゲートラインの分離幅は設計データから取得する。この設計データ及び取得した露光の限界値から必要な寸法変換量を決定し、予め取得した寸法変換差とガスの組成比もしくは第２レジスト層の膜厚の関係からエッチング条件が設定される。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、多層配線における配線パターンの分離など、上記以外の様々な構成を採用することができる。
（Ａ）〜（Ｄ）は、本発明の実施形態による半導体装置の製造方法を示す工程断面図である。 本発明の実施形態２のプロセスフロー図である。 （Ａ）〜（Ｃ）は、本発明の実施形態による半導体装置の製造方法を示す工程断面図である。 （Ａ）〜（Ｃ）は、本発明の実施形態による半導体装置の製造方法を示す上視図である。 （Ａ）〜（Ｃ）は、本発明の実施形態による半導体装置の製造方法を示す工程断面図である。 （Ａ）〜（Ｃ）は、本発明の実施形態による半導体装置の製造方法を示す上視図である。 （Ａ）〜（Ｃ）は、本発明の実施形態による半導体装置の製造方法を示す上視図である。 トリム露光におけるＳＲＡＭ対抗電極間寸法と、焦点深度（ＤＯＦ）との関係を示すグラフである。 （Ａ）および（Ｂ）は、従来の半導体装置の製造方法を示す平面図である。 （Ａ）および（Ｂ）は、従来の半導体装置の製造方法を示す工程断面図である。 寸法変換差とエッチングガスの流量比との関係を示すグラフである。 ハードマスク層の膜厚と寸法変換差との関係を示すグラフである。 本発明の実施形態３のプロセスフロー図である。 本発明の実施形態３の半導体装置の製造方法の説明図である。 図１５（Ａ）は図１４（Ｂ２）を断面図と併せて示した図である。図１５（Ｂ）は図１４（Ｃ２）を断面図と併せて示した図である。
符号の説明
１０ 第３のハードマスク層
１０ａ 加工された第３のハードマスク層
１０ｂ 第１パターンを有するハードマスク層
１１ レジスト寸法
１１ａ ライン配線
２０ 第２のハードマスク層
３０ 第１のハードマスク層
４０ 配線層・ポリシリコン膜
４０ａ 加工された配線層
４５ ゲート絶縁膜
５０ 基板
５５ 素子分離膜
６０ 反射防止膜
７０ レジスト
７０ａ 露光されたレジスト
７０ｃ 露光されたレジスト
８０ 拡散領域
９０ ゲートライン
９１ 第１配線
９２ 第２配線
１００ 露光パターン
１１０ コンタクトパッド
１２０ コンタクトホール
１５０ サイドウォール
１７０ 層間膜
１８０ ＳｉＯ２層間膜

Claims (16)

  1. 基板に素子分離領域を形成し第１及び第２の拡散領域に分ける工程と、
    前記基板上に被加工対象膜を形成する工程と、
    前記被加工対象膜上にハードマスク層と第１レジスト層を形成する工程と、
    前記第１レジスト層に第１パターンを形成する工程と
    前記第１パターンをマスクとして前記ハードマスク層をエッチングする工程と、
    前記ハードマスク層上に第２レジスト層を形成する工程と、
    前記第２レジスト層に前記第１パターンを分離する第１スペース幅を有する第２パターンを形成する工程と、
    前記第２レジスト層に形成された前記第２パターンをマスクとして寸法変換エッチングを行うことにより前記ハードマスク層に第１スペース幅から縮小された第２スペース幅を有する第３パターンを形成する工程と、
    前記ハードマスク層に形成された第３パターンを用いて前記被加工対象膜をエッチングする工程と、を含むことを特徴とする半導体装置の製造方法。
  2. 前記第２スペースを前記第１及び第２の拡散領域間の素子分離領域に形成することを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記第３パターンがゲート電極パターンであることを特徴とする請求項１に記載の半導体装置の製造方法。
  4. 前記ハードマスク層の上に反射防止膜が形成されることを特徴とする、請求項１に記載の半導体装置の製造方法。
  5. 前記ハードマスク層は、ＳｉＯＣ、ＳｉＯ２、ＳｉＯＮ、ＳｉＮ、ＳｉＣ、ＳｉＯＦ、またはＳｉＣＮから選択される少なくとも一種を含むことを特徴とする、請求項１に記載の半導体装置の製造方法。
  6. 前記ハードマスク層の寸法変換エッチング工程において使用されるエッチングガスは、ＣｘＨｙＦｚ（ｘ＝１〜５、ｙ＝０〜３、ｚ＝１〜８）で表されるフルオロカーボンガス、またはその混合物であることを特徴とする、請求項１に記載の半導体装置の製造方法。
  7. 前記フルオロカーボンガスは、ＣＨＦ３もしくはＣＨ２Ｆ２、またはこれらの混合ガスであることを特徴とする、請求項６に記載の半導体装置の製造方法。
  8. 前記エッチングガスは、Ｈｅ、Ａｒ、Ｏ２、Ｎ２、およびＣＦ４から選択される１種以上をさらに含むことを特徴とする、請求項６に記載の半導体装置の製造方法。
  9. 基板上に被加工対象膜を形成する工程と、
    前記被加工対象膜上にハードマスク層と第１レジスト層を形成する工程と、
    前記第１レジスト層に第１パターンを形成する工程と、
    前記第１パターンをマスクとして前記ハードマスク層をエッチングする工程と、
    前記ハードマスク層上に第２レジスト層を形成する工程と、
    前記第２レジスト層に前記第１パターンを分離する第１スペースを有する第２パターンを形成する工程と、
    前記第２レジスト層に形成された前記第２パターンをマスクとして寸法変換エッチングを行うことにより前記ハードマスク層に第１スペースから縮小された第２スペースを有する第３パターンを形成する工程と、
    前記ハードマスク層に形成された第３パターンを用いて前記被加工対象膜をエッチングして第１配線パターンと第２配線パターンを形成する工程と、
    前記被加工対象膜上に層間絶縁膜を形成する工程と、
    前記層間絶縁膜に前記第１配線パターン及び前記第２配線パターンとそれぞれ接続する第１及び第２コンタクトホールを形成する工程とを含んだ半導体装置の製造方法。
  10. 前記第３パターンがゲート電極パターンであることを特徴とする請求項９に記載の半導体装置の製造方法。
  11. 前記第３パターンはコンタクトホール形成領域にパッドを有し、前記パッド部分に前記第２パターンの第２スペースを形成することを特徴とする請求項９に記載の半導体装置の製造方法。
  12. 前記ハードマスク層の上に反射防止膜が形成されることを特徴とする、請求項９に記載の半導体装置の製造方法。
  13. 前記ハードマスク層は、ＳｉＯＣ、ＳｉＯ２、ＳｉＯＮ、ＳｉＮ、ＳｉＣ、ＳｉＯＦ、またはＳｉＣＮから選択される少なくとも一種を含むことを特徴とする、請求項９に記載の半導体装置の製造方法。
  14. 前記ハードマスク層の寸法変換エッチング工程において使用されるエッチングガスは、ＣｘＨｙＦｚ（ｘ＝１〜５、ｙ＝０〜３、ｚ＝１〜８）で表されるフルオロカーボンガス、またはその混合物であることを特徴とする、請求項９に記載の半導体装置の製造方法。
  15. 前記フルオロカーボンガスは、ＣＨＦ３もしくはＣＨ２Ｆ２、またはこれらの混合ガスであることを特徴とする、請求項１４に記載の半導体装置の製造方法。
  16. 前記エッチングガスは、Ｈｅ、Ａｒ、Ｏ２、Ｎ２、およびＣＦ４から選択される１種以上をさらに含むことを特徴とする、請求項１４に記載の半導体装置の製造方法。
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