KR20010098774A - 반도체 장치와 그 제조 방법 - Google Patents
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Abstract
NH3계 가스에 내성이 있는 실리콘 함유 절연막과 낮은 유전 상수의 유기막으로 구성된 층간 절연막 상에 형성된 소정의 개구 크기를 갖는 포토레지스트 패턴을 포함하는 다층 배선 구조를 갖는 반도체 장치 제조 방법에 있어서, 상기 실리콘 함유 절연막은 포토레지스트 패턴을 마스크로 사용하여 드라이 에칭되고 그 다음 실리콘 함유 절연막을 에칭 마스크로 사용하고 NH3또는 NH3함유 가스를 사용하는 드라이 에칭에 의해 에칭되어 높은 종횡비를 가지며 거의 수직의 단면 형상을 갖는 개구부를 형성하게 된다. 상기 방법은 낮은 유전 상수의 유기막에 형성되는 비어홀의 단면 형상이 활 형상으로 되는 것을 방지하고 낮은 유전 상수의 유기막에 대한 에칭 가스로서 사용되는 실리콘 함유 절연막에서의 어깨 떨어짐을 방지하며, 고정밀도로 낮은 유전 상수의 유기막을 에칭할 수 있는 반도체 장치 제조 방법을 제공한다.
Description
발명의 배경
발명의 분야
본 발명은 반도체 장치와 그 제조 방법에 관한 것으로, 특히, 낮은 유전 상수의 유기막을 에칭함으로써 형성된 비어홀과 그루브를 포함하는 반도체 장치와 그 제조 방법에 관한 것이다.
종래 기술의 설명
반도체 장치 집적도의 향상과 칩 사이즈의 소형화 경향으로 인해, 배선 구조의 미세화와 다층화가 요구되고 있다. LSI 등과 같이 다층 배선 구조를 갖는 반도체 장치에 있어서는, 다층 배선 구조의 배선이 서로 근접하게 설정되는 경우, 배선 패턴 사이의 기생 용량에 의해 유발되는 배선에서의 지연으로 인한 문제가 대두된다. 그러므로, 배선 지연을 방지하기 위해서 배선 저항과 배선 용량을 낮추는 것이 중요하게 되었다.
층간 절연막으로서 종래의 SiO2계 절연막 대신 탄화수소계 유기 재료 및 탄화불소계 유기 재료와 같은 낮은 유전 상수를 갖는 재료를 사용하여 배선 구조에서 배선 용량을 낮추기 위한 방법이 연구되어 왔다.이들 재료의 유전 상수는 일반적으로 2.0 내지 2.5의 범위 내에 있는데, 종래의 SiO2계 절연막보다 대략 40% 더 낮다.또한, 배선 저항을 낮추기 위해서, 종래의 알루미늄 배선 대신 저저항의 구리 배선이 일반적으로 사용된다.
이러한 재료를 사용하여 다층 배선 구조를 형성하는 경우, 구리의 에칭이 어렵기 때문에(일본 특개평 제9-55429호, 일본 특개평 제11-274121호, 일본 특개평 제 2000-77409호 등에 개시되어 있음), 다층 배선 공정이 활용된다. 도 1a 내지 도 1h를 사용하여 다층 배선 공정이 설명될 것이다. 먼저, 도 1a에 도시된 바와 같이, 낮은 유전 상수를 갖는 유기막(6a)과 실리콘 산화막과 같은 실리콘 함유 절연막(7a)이 실리콘 기판(1) 상에 형성된다. 그 다음, 도 1b 및 도 1c에 도시된 바와 같이, 포토레지스트(8a)를 마스크로 사용하여 이들 절연막(6a 및 7a)을 관통하는 배선 그루브(9)가 포토리소그래픽과 드라이 에칭에 의해 형성된다. 질화탄탈륨(TaN) 등과 같은 배리어 금속(10a)이 배선 그루브(9)의 내면을 피복하도록 형성된 후, Cu 등과 같은 배선 금속(10b)이 배선 그루브(9)를 채우도록 퇴적된다. 그 다음, 도 1d에 도시된 바와 같이, 배리어 금속(10a)과 배선 금속(10b)이 배선 그루브(9) 내에서만 남도록 화학적 기계적 연마(CMP) 방법과 같은 연마 공정이 수행되어, 절연막(6a 및 7a) 내의 배선 그루브(9)에 매립된 Cu의 제 1의 배선(10)을 형성하게 된다.
계속해서, 도 1a와 유사한 방식으로 낮은 유전 상수의 유기막(6b)과 실리콘 함유 절연막(7b)이 배선층(10)의 상부에 배치되어 제 1의 배선(10)의 상부층을 형성하게 된다. 그 다음, 도 1f 및 도 1g에 도시된 바와 같이, 절연막(6a 및 7b)을 관통하는 비어홀(11)이 포토리소그래픽과 드라이 에칭 기술을 사용하여 형성된다.그 다음, 배리어 금속(12a) 및 접속 금속(12b)이 비어홀(11) 내에 퇴적된다. 도 1h에 도시된 바와 같이, 비어홀(11)내에 매립된 배선 금속(12b)과 배리어 금속(12a)을 포함하는 접속 플러그(12)가 CMP 방법에 의해 형성된다.
상기 상술된 바와 같은 방식으로 다층 배선 구조를 형성하는 경우, 그루브(9)와 비어홀(11)의 사이즈는 서로 아주 근접한 배선을 형성하는 마스크 설계 사이즈보다 더 크게 될 것이다. 이러한 사실은 상부층 및 하부층에서의 배선의 접속 결함이 약간의 위치 정렬 차이로 인해서도 유발되는 0.18㎛ 이하의 디자인 룰에 기초한 최근의 반도체 장치에서 특히 그렇다. 결과적으로, 층간 절연막의 에칭이 고정밀도로 수행되어야 한다: 그러나, 낮은 유전 상수의 유기막은 일반적으로 산소 가스를 사용하는 반응성 이온 에칭(RIE; Reactive Ion Etching)에 의해 에칭된다. 산소 가스를 사용하는 에칭에서는 높은 종횡비를 갖는 비어홀(11)과 배선 그루브(9)가 위치 정렬 차이를 유발하지 않으면서 형성되기 어렵다는 문제점이 있다.
이러한 문제점은 도 2a 내지 도 2e를 참조하여 설명될 것이다. 도 2a 내지 도 2e는 낮은 유전 상수의 유기막을 에칭하는 종래 방법의 단계를 개략적으로 도시하는 단면도이다. 먼저, 도 2a에 도시된 바와 같이, 낮은 유전 상수의 유기막(2)이 실리콘 기판(1) 또는 소정의 절연막 또는 배선층 상에 도포된다. 도 2b에 도시된 바와 같이, 계속해서 실리콘 산화막(13)이 화학적 증착(Chemical Vapor Deposition) 방법에 의해 형성된다. 그 다음, 도 2c에 도시된 바와 같이, 소정의 개구부(5)를 갖는 포토레지스트 패턴(4)이 공지의 포토리소그래픽 기술을 사용하여 실리콘 산화막(13) 상에 형성된다.
그 다음, 도 2d에 도시된 바와 같이, 포토레지스트 패턴(4)을 마스크로 사용하여 CF4와 같은 불소계 가스에 의해 에칭된다. 그 다음, 도 2e에 도시된 바와 같이, 낮은 유전 상수의 유기막(2)은 실리콘 산화막(13)을 에칭 마스크로 사용하여 산소 가스를 이용한 드라이 에칭에 의해 에칭된다. 이 경우, 드라이 에칭의 등방성을 충분히 확보하기 위해서, 산소 가스의 압력은 낮춰져야 하고 자기 바이어스 전압(self-bias voltage)(Vdc)은 높아야 한다. 이러한 상황에서는, 에칭을 수행하는 래디컬 핵(radical nuclei)의 농도의 감소로 인해 일반적으로 충분히 높은 에칭율이 얻어질 수 없다. 한편, 에칭율을 향상시키기 위해 래디컬 농도를 증가하면, 등방성 특성을 얻을 수 없고, 도 2e에 도시된 바와 같이, 비어홀의 내벽이 활 모양으로 굽게 된다. 만약 비어홀이 휜 모양(bowing shape)으로 형성되면, 배리어 금속이 형성되지 않는 부분이 나타나고, 비어홀 내에 공동이 생기기 때문에, 금속막이 비어홀 내에 매립될 때 접속의 신뢰성을 저하시키게 된다.
또한, 산소 플라즈마를 이용하는 에칭과 같이 만약 산소 가스가 사용되면, 마스크 설계 사이즈의 비어홀을 형성하도록 수직으로 에칭을 수행하는 것이 어렵다. 미세 배선을 필요로 하는 최근의 반도체 장치에서는 오버 에칭(over etching) 마진이 좁기 때문에, 오버 에칭 마진을 더 좁히지 않으면서 이러한 반도체 장치를 제조하는데 산소 가스를 이용하는 드라이 에칭을 활용하는 것이 어렵다. 따라서, 에칭 가스로서 산소 가스 대신 N2/H2가스를 사용하는 방법이 제안되었다. 이 방법은 도 3a 내지 도 3e를 참조하여 설명될 것이다.
먼저, 도 3a에 도시된 바와 같이, 낮은 유전 상수의 유기막(2)이 실리콘 기판(1) 또는 소정의 절연막 또는 배선막에 도포되고, 도 3b에 도시된 바와 같이, 실리콘 산화막(13)이 그 위에 형성된다. 그 다음, 도 3c에 도시된 바와 같이, 소정의 개구부(5)를 갖는 포토레지스트 패턴(4)은 마스크로서 포토레지스트 패턴(4)을 사용하고 공지의 리소그래픽 기술을 활용함으로써 상기 실리콘 산화막(13) 상에 형성된다. 도 3d에 도시된 바와 같이, 실리콘 산화막(13)은 CF4등과 같은 불소계 가스에 의해 에칭된다. 계속해서, 도 3e에 도시된 바와 같이, 낮은 유전 상수의 유기막(2)이 에칭 마스크로서 실리콘 산화막(13)을 사용하고 N2/H2가스를 사용하여 에칭된다.
낮은 유전 상수의 유기막(2)의 에칭이 N2/H2가스를 사용하여 수행되는 경우, C-N 결합을 포함하는 반응물이 낮은 유전 상수의 유기막(2)의 에칭 홀 측벽에 생성되어, 비어홀 측벽의 과도한 에칭이 방지될 수 있다. 결과적으로, 에칭 단면은 활 모양으로 굽지 않으며, 오버 에칭에 대한 마진이 넓게 유지된다(더 이상 좁아지지 않는다).
그러나, N2/H2가스가 낮은 에칭율을 가지고 긴 에칭 시간을 필요로 하기 때문에, 생산성이 감소된다. 또한, N2/H2가스를 사용하는 에칭은 긴 시간을 요하기 때문에, 하드 마스크로서 사용하는 실리콘 산화막(13)을 스퍼터링하는 시간이 길게 되기 때문에, 실리콘 산화막(13)의 개구 단면이 바깥쪽으로 이동되고 개구 크기가넓어지는 소위 "어깨 떨어짐(shoulder drop)"의 문제가 발생한다.
본 발명은 상기 문제점을 고려하여 개발된 것이다. 본 발명의 주요 목적 중 하나는 낮은 유전 상수의 유기막에 형성되는 비어홀의 활 모양의 단면을 형성하지 않으면서, 또는 낮은 유전 상수의 유기막에 대한 에칭 마스크로서 활용되는 실리콘 함유 절연막의 어깨 떨어짐을 유발하지 않으면서 낮은 유전 상수의 유기막이 고정밀도로 에칭될 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것이다.
본 발명의 실시예에 따르면, 상기 목적을 달성하기 위해서, 낮은 유전 상수의 유기막의 층간 절연막의 에칭이 NH3또는 NH3함유 가스를 사용하여 수행된다.
또한, 본 발명의 실시예는 낮은 유전 상수의 유기막과 그 위에 형성된 실리콘 함유 절연막으로 이루어진 층간 절연막 상에 포토레지스트 패턴을 형성하고, 포토레지스트 패턴을 마스크로 사용하여 실리콘 함유 절연막을 에칭하며, 실리콘 함유 절연막을 마스크로 사용하여 낮은 유전 상수의 유기막을 에칭함으로써 에칭을 수행하는 절연막 에칭 방법을 제공한다. 낮은 유전 상수의 유기막의 에칭은 NH3또는 NH3함유 가스를 사용하여 수행되고 포토레지스트 패턴은 낮은 유전 상수의 유기막의 에칭시 동시에 제거된다.
또한, 본 발명은 반도체 기판의 상부층에 소정의 막 두께를 갖는 낮은 유전 상수의 유기막을 형성하는 단계와, 상기 낮은 유전 상수의 유기막 상에 실리콘 함유 절연막을 퇴적하는 단계와, 상기 실리콘 함유 절연막 상에 소정의 개구를 갖는포토레지스트 패턴을 형성하는 단계와, 포토레지스트 패턴을 마스크로 사용하고 불소 가스를 사용하는 드라이 에칭에 의해 실리콘 함유 절연막을 에칭하는 단계와, 실리콘 함유 절연막을 마스크로 사용하여 상기 낮은 유전 상수의 유기막을 에칭함으로써 소정 형상의 스루홀을 형성하는 단계, 및 상기 스루홀 내에 배리어 금속 및 배선 금속막을 매립하는 단계를 적어도 포함하는 다층 배선 구조를 갖는 반도체 장치 제조 방법을 제공하는데, 상기 낮은 유전 상수의 유기막의 에칭은 NH3또는 NH3함유 가스를 사용하여 수행되고 포토레지스트 패턴은 상기 낮은 유전 상수의 유기막을 에칭할 때 동시에 제거된다.
본 발명의 반도체 장치는 기판의 상부층 상에 형성되며 소정의 막 두께를 갖는 낮은 유전 상수의 유기막과, NH3계 가스에 내성이 있는 실리콘 함유 절연막으로 이루어진 층간 절연막과, 상기 층간 절연막 내에 형성된 소정 형상의 스루홀과, 상기 스루홀 내에 배리어 금속과 배선 금속막을 매립함으로써 형성된 배선층을 적어도 포함하고, 상기 스루홀은 NH3또는 NH3함유 가스를 사용하는 드라이 에칭에 의해 상기 낮은 유전 상수의 유기막 내에 형성되며 소정 값 이상의 종횡비를 갖는 다층 배선 구조의 반도체 장치이다.
본 실시예에 있어서, 상기 NH3함유 가스는 N2, H2및 O2의 적어도 하나와 혼합된 NH3의 가스 혼합물이다. 상기 실리콘 함유 절연막은 SiO2, SiN, SiC, SiOF의 적어도 하나와, 유기 SOG, 무기 다공성 막, 또는 낮은 유전 상수의 무기막을 포함한다. 상기 낮은 유전 상수의 유기막은 실리콘이 없는 유기막, 탄화수소계의 낮은 유전 상수의 유기막, 방향족계의 낮은 유전 상수의 유기막, 또는 불소 함유 수지막을 포함하는 것이 바람직하다.
상기 상술된 바와 같이, 본 발명은 낮은 유전 상수의 유기막과 NH3계 가스에 내성이 있는 실리콘 함유 절연막으로 이루어진 이중층 구조의 층간 절연막 내에서의 낮은 유전 상수의 유기막의 에칭을 상술한다. 실리콘 함유 절연막의 에칭은 마스크로서 포토레지스트 패턴을 사용하여 달성되고, 그 후 마스크로서 실리콘 함유 절연막을 사용하고 NH3또는 NH3함유 가스를 사용하여 상기 낮은 유전 상수의 유기막을 에칭하기 때문에, 실리콘 함유 절연막의 어깨 떨어짐이 방지될 수 있다. 이렇게 하여, 거의 수직의 단면 형상과 포토레지스트 패턴의 개구와 동일한 개구 직경을 갖는 스루홀이 형성되고, 또한, N2/H2가스를 사용하는 에칭율과 비교하여, 에칭율이 증가되어, 에칭 시간이 감소될 수 있다.
도 1a는 종래 기술의 낮은 유전 상수의 유기막을 에칭하는 방법의 단계를 개략적으로 설명하는 단면도.
도 1a는 종래 기술의 낮은 유전 상수의 유기막을 에칭하는 방법의 단계를 개략적으로 설명하는 단면도.
도 1b는 종래 기술의 낮은 유전 상수의 유기막을 에칭하는 방법의 단계를 개략적으로 설명하는 단면도.
도 1c는 종래 기술의 낮은 유전 상수의 유기막을 에칭하는 방법의 단계를 개략적으로 설명하는 단면도.
도 1d는 종래 기술의 낮은 유전 상수의 유기막을 에칭하는 방법의 단계를 개략적으로 설명하는 단면도.
도 1e는 종래 기술의 낮은 유전 상수의 유기막을 에칭하는 방법의 단계를 개략적으로 설명하는 단면도.
도 1f는 종래 기술의 낮은 유전 상수의 유기막을 에칭하는 방법의 단계를 개략적으로 설명하는 단면도.
도 1g는 종래 기술의 낮은 유전 상수의 유기막을 에칭하는 방법의 단계를 개략적으로 설명하는 단면도.
도 1h는 종래 기술의 낮은 유전 상수의 유기막을 에칭하는 방법의 단계를 개략적으로 설명하는 단면도.
도 2a는 낮은 유전 상수의 유기막의 종래의 에칭 방법의 문제점을 개략적으로 도시하는 단면도.
도 2b는 낮은 유전 상수의 유기막의 종래의 에칭 방법의 문제점을 개략적으로 도시하는 단면도.
도 2c는 낮은 유전 상수의 유기막의 종래의 에칭 방법의 문제점을 개략적으로 도시하는 단면도.
도 2d는 낮은 유전 상수의 유기막의 종래의 에칭 방법의 문제점을 개략적으로 도시하는 단면도.
도 2e는 낮은 유전 상수의 유기막의 종래의 에칭 방법의 문제점을 개략적으로 도시하는 단면도.
도 3a는 낮은 유전 상수의 유기막의 종래의 에칭 방법의 문제점을 개략적으로 도시하는 단면도.
도 3b는 낮은 유전 상수의 유기막의 종래의 에칭 방법의 문제점을 개략적으로 도시하는 단면도.
도 3c는 낮은 유전 상수의 유기막의 종래의 에칭 방법의 문제점을 개략적으로 도시하는 단면도.
도 3d는 낮은 유전 상수의 유기막의 종래의 에칭 방법의 문제점을 개략적으로 도시하는 단면도.
도 3e는 낮은 유전 상수의 유기막의 종래의 에칭 방법의 문제점을 개략적으로 도시하는 단면도.
도 4a는 본 발명의 제 1의 실시예에 따른 다층 배선 구조의 반도체 장치의 제조 방법을 개략적으로 도시하는 단면도.
도 4b는 본 발명의 제 1의 실시예에 따른 다층 배선 구조의 반도체 장치의 제조 방법을 개략적으로 도시하는 단면도.
도 4c는 본 발명의 제 1의 실시예에 따른 다층 배선 구조의 반도체 장치의 제조 방법을 개략적으로 도시하는 단면도.
도 4d는 본 발명의 제 1의 실시예에 따른 다층 배선 구조의 반도체 장치의 제조 방법을 개략적으로 도시하는 단면도.
도 4e는 본 발명의 제 1의 실시예에 따른 다층 배선 구조의 반도체 장치의 제조 방법을 개략적으로 도시하는 단면도.
도 5a는 본 발명의 제 2의 실시예에 따른 다층 배선 구조의 반도체 장치의 제조 방법을 개략적으로 도시하는 단면도.
도 5b는 본 발명의 제 2의 실시예에 따른 다층 배선 구조의 반도체 장치의 제조 방법을 개략적으로 도시하는 단면도.
도 5c는 본 발명의 제 2의 실시예에 따른 다층 배선 구조의 반도체 장치의 제조 방법을 개략적으로 도시하는 단면도.
도 5d는 본 발명의 제 2의 실시예에 따른 다층 배선 구조의 반도체 장치의제조 방법을 개략적으로 도시하는 단면도.
도 5e는 본 발명의 제 2의 실시예에 따른 다층 배선 구조의 반도체 장치의 제조 방법을 개략적으로 도시하는 단면도.
도 5f는 본 발명의 제 2의 실시예에 따른 다층 배선 구조의 반도체 장치의 제조 방법을 개략적으로 도시하는 단면도.
도 5g는 본 발명의 제 2의 실시예에 따른 다층 배선 구조의 반도체 장치의 제조 방법을 개략적으로 도시하는 단면도.
도 5h는 본 발명의 제 2의 실시예에 따른 다층 배선 구조의 반도체 장치의 제조 방법을 개략적으로 도시하는 단면도.
♠도면의 주요 부분에 대한 부호의 설명♠
1 : 실리콘 기판 2 : 낮은 유전 상수의 유기막
3 : 실리콘 함유 절연막 4 : 포토레지스트 패턴
5 : 개구부 6a, 6b : 낮은 유전 상수의 유기막
7a, 7b : 실리콘 함유 절연막 8a, 8b : 포토레지스트 패턴
9 : 배선 그루브 10 : 제 1의 배선
10a : 배리어 금속 10b : 배선 금속
11 : 비어홀 12 : 접속 플러그
12a : 배리어 금속 12b : 접속 금속
13 : 실리콘 산화막
본 발명에 관련된 낮은 유전 상수의 유기막의 에칭 방법에 있어서, 바람직한 실시예는 높은 종횡비와 거의 수직의 단면 형상을 갖는 개구부(5)(도 4)를 형성하는 것이다. 이것은 낮은 유전 상수의 유기막(2)(도 4)과 NH3계 가스에 내성을 갖는 실리콘 함유 절연막(3)(도 4)으로 이루어진 층간 절연막 상에 소정의 개구 크기를 갖는 포토레지스트 패턴(4)(도 4)을 형성하는 것에 의해 고정밀도의 배선 그루브(9)(도 5)와 적어도 하나의 비어홀(11)(도 6)을 제공함으로써 달성된다. 그다음 상기 실리콘 함유 절연막은 포토레지스트를 마스크로 사용하여 드라이 에칭되고, 그 다음 낮은 유전 상수의 유기막은 실리콘 함유 절연막을 마스크로 사용하고 NH3또는 NH3함유 가스를 이용하는 드라이 에칭에 의해 에칭된다.
본 발명의 상기 실시예를 더 자세히 설명하기 위해서, 본 발명의 실시예가 도 4a 내지 도 5h를 참조하여 설명될 것이다.
먼저, 본 발명의 제 1의 실시예에 관련된 낮은 유전 상수의 유기막의 에칭 방법이 도 4a 내지 도 4e를 참조하여 설명될 것이다. 도 4a 내지 도 4e는 본 발명의 일 양태에서 구현된 낮은 유전 상수의 유기막의 에칭 방법의 단계를 개략적으로 도시하는 단면도이다.
도 4a 내지 도 4e에 도시된 바와 같이, 본 실시예의 에칭 방법은 낮은 유전 상수의 유기막을 고정밀도로 거의 수직하게 에칭하는 방법을 제공한다. 예를 들면, 탄화수소계 유기막, 방향족계 유기막 또는 불소 함유 수지막을 포함하며, 약 0.2 내지 0.4㎛의 두께를 갖는 낮은 유전 상수의 유기막(2)이 스핀 코팅에 의해 실리콘 기판(1)이나 그 상에 형성된 절연막 또는 배선층에 도포된다. 그 다음, 도 4b에 도시된 바와 같이, 예를 들면, 일반적인 무기막, 낮은 유전 상수의 무기막, 다공성 무기막, 유기 SOG(Spin On Glass)막 등을 포함하는 실리콘 함유 절연막(3)을 포함하며, 약 0.1 내지 0.2㎛의 두께를 갖는 실리콘 함유 절연막(3)이 CVD 방법 등에 의해 낮은 유전 상수의 유기막 상에 퇴적된다.
탄화수소계의 낮은 유전 상수의 유기막(2)으로 활용될 수 있는 예로는 AsahiChemical사에 의해 제조된 ALCAP(상표명), Schumacher사에 의해 제조된 VELOX(상표명), Dow Chemical사에 의해 제조된 SiLK(상표명) 등이 있다. 방향족계의 낮은 유전 상수의 유기막(2)으로 활용될 수 있는 예로는 Dow Chemical사에 의해 제조된 SiLK(상표명), Allied Signal사에 의해 제조된 FLARE(상표명) 등이 있다. 또한, 무기막으로서는 SiO2, SiN, SiC, SiOF 등이 사용될 수 있다. 낮은 유전 상수의 무기막으로서는 HSQ(Hydrogen Silisesquioxane) 등이 있다. 다공성 무기막으로서는 nonoglass(상표명) 등이 있으며, 유기 SOG막으로서는 HOSP(상표명) 등으로 이루어진 MSQ 등이 있다. 또한, 낮은 유전 상수의 유기막(2)의 에칭 후에 하드 마스크로서 사용되는 실리콘 함유 절연막(3)이 층간 절연막으로 남게 되는 경우 낮은 유전 상수의 재료가 사용되는 것이 바람직하다.
다음에, 도 4c에 도시된 바와 같이, 소정의 개구를 갖는 포토레지스트 패턴(4)이 공지의 리소그래픽 기술에 의해 실리콘 함유 절연막(3) 상에 형성된다. 도 4d에 도시된 바와 같이, 실리콘 함유 절연막(3)은 포토레지스트 패턴(4)을 마스크로서 사용하고, 불소계 가스, 예를 들면 C4F8/Ar/O2등을 사용하는 드라이 에칭에 의해 에칭된다.계속해서, 도 4e에 도시된 바와 같이, 낮은 유전 상수의 유기막(2)이 패턴화된 실리콘 함유 절연막(3)을 에칭 마스크로 사용하고, 예를 들면, NH3가스 또는 NH3가스에 다른 가스를 혼합한 가스를 사용하는 드라이 에칭에 의해 에칭된다. 이 때, 실리콘 함유 절연막(3) 상에 형성된 포토레지스트 패턴(4)은 낮은 유전 상수의 유기막의 에칭과 함께 동시에 제거되기 때문에, 낮은 유전 상수의 유기막을 에칭하기 이전에 포토레지스트 패턴(4)을 제거할 필요가 없게 된다.
실리콘 함유 절연막(3)의 에칭에 활용되는 불소계 가스로는 C4F8/Ar/O2외에 CF4, CF4/Ar, C4F8/Ar 등이 있다. 낮은 유전 상수의 유기막(2)을 에칭하기 위해 활용되는 가스로는 NH3가스 외에 NH3/N2, NH3/H2, NH3/N2/H2, NH3/O2등이 있다.
이 경우, NH3함유 가스를 사용함으로써, 모가스(mother gas)로부터 해리 생성되는 NH가 증가하게 되어 에칭율을 증가시킬 수 있게 된다. 결과적으로, 하드 마스크로서 사용되는 실리콘 함유 절연막(3)의 에칭 시간이 감소될 수 있다. 따라서, 실리콘 함유 절연막(3)의 어깨 떨어짐이 방지될 수 있다. 또한, NH3가 쉽게 해리되어 전자 밀도를 증가시키기 때문에, 실리콘 기판(1)에 대한 자기-바이어스 전압이 낮아질 수 있고 그 결과 하드 마스크의 생성동안의 에칭 효율이 더 감소될 수 있게 된다.
또한, N2, H2, 및 O2가스의 어느 하나, 또는 이들의 혼합 가스와 NH3가스를 혼합함으로써, 에칭율을 향상될 수 있으며 오버 에칭에 대한 마진이 확대된다. 상기 가스의 혼합비는 에칭 대상과 관련하여 최적 상태로 쉽게 결정될 수 있다.
상기 상술된 바와 같이, 실리콘 함유 절연막의 어깨 떨어짐이 방지되고 포토레지스트 패턴(4)의 개구 크기와 동일한 개구 크기를 갖는 스루홀은 본 발명의 본 실시예에 따라 형성된다. 또한, N2/H2가스를 사용하는 에칭율과 비교하여, 낮은 유전 상수의 유기막과 실리콘 함유 절연막(3)(바람직하게는 낮은 유전 상수의 무기막)으로 이루어진 이중층 구조를 갖는 층간 절연막을 특히 형성함으로써, 에칭율이 증가된다. 포토레지스트 패턴(4)을 사용하여 실리콘 함유 절연막(3)을 에칭하고, 그 다음 실리콘 함유 절연막(3)을 마스크로 사용하고 NH3함유 가스를 사용하여 낮은 유전 상수의 유기막(2)을 에칭함으로써, 에칭 시간이 더 짧아질 수 있게 된다.
또한, 실리콘 함유 절연막(3)의 에칭 효율이 낮아지기 때문에, 실리콘 함유 절연막(3)은 얇게 만들어질 수 잇고 층간 절연막 전체의 유전 상수는 낮아질 수 있다. 또한, 높은 종횡비와 거의 수직의 에칭 단면 형상을 갖는 개구부(5)가 형성될 수 있다. 예를 들면, 실리콘 함유 절연막(3)의 막 두께가 0.3㎛ 이하, 바람직하게는 0.1 내지 0.2㎛가 되도록 하고, 낮은 유전 상수의 유기막(2)의 막 두께가 0.1㎛ 이상, 바람직하게는 0.2 내지 0.4㎛가 되도록 하며, 포토레지스트 패턴(4)의 개구 직경이 약 0.2㎛가 되도록 제어함으로써, 1.5 이상의 종횡비를 갖는 개구부(5)가 형성될 수 있다.
낮은 유전 상수의 유기막(2)과 실리콘 함유 절연막(3)이 실리콘 기판(1) 상에 형성된 후 에칭되는 경우에 대해서 본 실시예가 설명되었지만, 본 발명은 상기 상술된 실시예에 제한되지 않으며 낮은 유전 상수의 유기막(2)을 사용하여 배선 사이의 기생 용량을 낮추려는 어떠한 경우에도 적용될 수 있으며, 또한, 낮은 유전 상수의 유기막(2)으로서 실리콘을 포함하지 않는 다른 유기막에도 적용될 수 있다.
다음에, 본 발명의 제 2의 실시예에 관계되는 반도체 장치 및 반도체 장치 제조 방법이 도 5a 내지 도 5h를 참조하여 설명될 것이다. 도 5a 내지 도 5e는 본발명의 제 2의 실시예에 관련된 반도체 장치의 제조 단계를 개략적으로 도시하는 단면도이다. 본 실시예는 제 1의 실시예의 낮은 유전 상수의 유기막의 에칭 방법을 다층 배선 구조의 반도체 장치에 적용한 것이다.
도 5a 내지 도 5e를 참조하여, 본 실시예의 반도체 장치의 제조 방법이 설명될 것이다. 먼저, 상기 제 1의 실시예와 동일한 도 5a에 도시된 바와 같이, 예를 들면, 0.2 내지 0.4㎛의 두께를 갖는 탄화수소계의 유기 절연 재료, 방향족계의 유기 절연 재료, 불소 함유 수지 등의 낮은 유전 상수의 유기막(6a)이 실리콘 기판(1) 상에 형성된다. 낮은 유기 상수의 유기막은 실리콘 산화막, 실리콘 질화막 등과 같은 절연막, 또는 스핀 코팅이나 CVD 방법에 의해 그 상에 형성된 소정의 배선층 상에 형성될 수도 있다. 그 다음, 계속해서, HSQ 등의 낮은 유전 상수의 무기막, SiN 등의 무기막, 다공성 무기막, 또는 유기 SOG와 같은 실리콘 함유 절연막(7a)이 CVD 또는 스핀 코팅 방법에 의해 약 0.1 내지 0.2㎛의 두께로 퇴적된다.
그 다음, 도 5b에 도시된 바와 같이, 소정의 개구를 갖는 포토레지스트 패턴(8a)이 공지의 리소그래픽 기술을 사용하여 실리콘 함유 절연막(7a) 상에 형성된다.
그 다음, 포토레지스트 패턴(8a)을 마스크로 사용하여, 실리콘 함유 절연막(7a)이 드라이 에칭 공정에 의해 에칭된다. SiN이 실리콘 함유 절연막(7a)으로 사용되는 경우, 다음과 같은 에칭 조건이 사용된다. 예를 들면, CF4/Ar/O2가 에칭 가스로서 사용되고, 그 유량은 15mTorr(2.0pa)의 압력과 400W의 바이어스 전력에서 CF4/Ar/O2=30/150/15sccm이 되도록 제어된다.
도 5c에 도시된 바와 같이, 실리콘 함유 절연막(7a)을 에칭 마스크로 사용하여, 낮은 유전 상수의 유기막(6a)이 드라이 에칭된다. SiLK가 낮은 유전 상수의 유기막(6a)으로 사용되는 경우, 에칭 조건은 다음과 같다. 예를 들면, 막의 에칭은 에칭 가스로서 NH3가스 또는 N2, H2또는 O2가 NH3가스와 혼합된 가스를 사용하여 수행된다.
이 경우, NH3함유 가스를 사용함으로써, 제 1의 실시예에서와 같이, 에칭에 기여하는 NH가 증가될 수 있고 실리콘 기판(1)에 대한 자기-바이어스 전압이 낮아질 수 있게 되어, 실리콘 함유 절연막(7a)을 에칭하여 하드 마스크를 형성하는 시간이 단축될 수 있으며, 실리콘 함유 절연막(7a)의 어깨 떨어짐이 방지될 수 있다.
그 다음, 도 5d에 도시된 바와 같이, Ta 또는 TaN의 배리어 금속(10a), 및 Cu와 같은 배선 금속(10b)이 퇴적되어 배선 그루브(9)의 내면을 피복하게 된다. 이것은 예를 들면 배리어 금속(10a)을 스퍼터링하고, 그 다음 전기 도금 방법에 의해 배선 금속(10b)을 형성함으로써 달성될 수도 있다. 그 다음, 배선 금속(10b)의 리플로우를 향상시키기 위해 수소 가스 분위기에서 어닐링이 수행된다. 그 다음, 예를 들면, 배선 그루브(9) 내에서만 배리어 금속(10a)과 배선 금속(10b)을 남기는 CMP 방법을 사용하여 연마가 수행되어 도 5d에 도시된 바와 같이 제 1의 배선(배선층)(10)을 형성하게 된다.
본 실시예에서 배선 그루브(9)의 폭과 그들 사이의 폭이 각각 약 0.2㎛로 얇지만, 본 실시예의 에칭 방법에 의해 마스크 크기로 에칭이 정확하게 수행되기 때문에, 단락 회로와 위치 정렬 차이가 배선에서 발생하지 않는다. 또한, 종래 기술에서 산소 가스에 의해 에칭되는 배선 그루브의 측벽과는 달리, 배선 그루브(9)의 측벽은 거의 수직 단면을 갖도록 에칭되고, 측벽이 활 형상으로 형성되지 않기 때문에, 배선 그루브(9)에 형성되는 공핍이 방지될 수 있다.
그 다음, 소정의 배선 플러그(12)가 제 1의 배선(10) 상에 형성된다. 배선 플러그(12)를 형성하는 절차는 형성될 막의 타입, 두께, 및 에칭 조건이 상이하다는 점을 제외하면 도 1e 내지 도 1h에 도시된 것과 유사하다. 먼저, 도 5e에 도시된 바와 같이, 예를 들면, 탄화수소계, 방향족계, 또는 불소 함유 수지의 낮은 유전 상수의 유기막이 0.2 내지 0.4㎛이 두께로 제 1의 배선(10) 상에 형성된다. 그 다음, 스핀 코팅이나 CVD 방법에 의해 실리콘 함유 절연막(7a)이 형성된다. 그 다음, 계속해서, 예를 들면, 낮은 유전 상수의 무기막, SiO2등의 무기막, 다공성 무기막, 또는 유기 SOG막의 실리콘 함유 절연막(7b)이 CVD나 스핀 코팅 방법에 의해 0.1 내지 0.2㎛의 두께로 퇴적된다. 그 다음, 접속 플러그 구멍(12)이 형성될 부분에 개구를 갖는 포토레지스트 패턴(8a)이 공지의 리소그래픽 기술을 사용하여 형성된다.
그 다음, 도 5f에 도시된 바와 같이, 포토레지스트 패턴(8b)을 마스크로 사용하고 불소계 가스를 사용하는 드라이 에칭에 의해 실리콘 함유 절연막(7b)이 에칭된다. 그 다음, 도 5g에 도시된 바와 같이, 실리콘 함유 절연막(7b)을 마스크로 사용하고 NH3또는 N2, H2, 또는 O3와 NH3가스가 혼합된 가스를 사용하는 드라이 에칭에 의해 낮은 유전 상수의 유기막(6b)이 에칭된다. SiO2가 실리콘 함유 절연막(7a)으로 사용되는 경우, 다음과 같은 에칭 조건이 사용된다. 예를 들면, CF4/Ar/O2가 에칭 가스로서 사용되고, 그 유량은 15mTorr(2.0pa)의 압력과 400W의 바이어스 전력에서 CF4/Ar/O2=30/150/15sccm이 되도록 제어된다. SiLK가 낮은 유전 상수의 유기막(6b)으로 사용되는 경우, NH3 가스를 사용하고, 600sccm의 유량과, 300mTorr(40pa)의 압력, 및 1200W의 바이어스 전력을 조건으로 하는 것이 바람직하다.
낮은 유전 상수의 유기막(6b)의 막 두께는 다른 영역의 요철(도시되지 않음)을 평탄화 하기 위해 낮은 유전 상수의 유기막(6a)에 비하여 두껍게 되고, 그것에 따른 비어홀(11)의 종횡비도 커지지만, 본 실시예의 방법으로서는 낮은 유전 상수의 유기막(6a)의 막 두께가 두꺼운 경우에도, NH3또는 NH3를 함유하는 가스를 이용함으로써, 거의 수직하게 비어홀(11)을 형성할 수 있기 때문에, 설계의 자유도를 크게 할 수 있다.
그 후, 도 5h에 도시된 바와 같이, 비어홀(11)의 내면을 덮도록 배리어 메탈(12a)과 Cu 등의 접속 금속(12b)을 예를 들면 스퍼터링 방법 등을 이용하여 퇴적한 후, CMP 방법을 이용하여, 비어홀(11) 내부에만 배리어 메탈(12a) 및 접속 금속(12b)이 남도록 연마를 행하여, 소정의 제 1의 배선(10)과 접속되는 접속 플러그(12)가 형성된다. 계속해서, 같은 방법으로 배선층을 적층함으로써, 다층 배선 구조의 반도체 장치가 제조된다.
이와 같이, 다층 배선 구조의 반도체 장치의 제조에 있어서, 상기 제 1의 실시예와 같이, 낮은 유전 상수의 막은 낮은 유전 상수의 유기막(6a, 6b)과 실리콘 함유 절연막(7a, 7b)의 2층 구조를 갖도록 형성되고, 포토레지스트 패턴(8a, 8b)을 마스크로 하여 불소계 가스를 이용하여 실리콘 함유 절연막(7a, 7b)을 에칭한 후, 실리콘 함유 절연막(7a, 7b)을 마스크로 하여 NH3또는 NH3를 함유하는 가스를 이용하여 낮은 유전 상수의 유기막(6a, 6b)을 에칭한다. 따라서, 실리콘 함유 절연막(7a, 7b)의 에칭에 의한 어깨 떨어짐을 방지할 수 있고, 포토레지스트 패턴(8a, 8b)의 개구 크기와 동일한 개구 크기를 갖는 배선 그루브(9) 및 비어 홀(11)을 형성할 수 있다. 또한, N2/H2가스를 사용하는 에칭에 비해 에칭율을 크게 할 수 있기 때문에, 에칭 시간의 단축을 도모할 수 있다.
또한, 제 1의 실시예에서와 같이, 낮은 유전 상수의 유기막(2)의 에칭 가스로서 NH3가스 이외에, NH3/N2, NH3/H2, NH3/O2나 이들을 조합한 가스를 이용할 수 있고, 또한, 실리콘 함유 절연막으로서 SiO2, SiN, SiC, SiOF 등의 무기막, HSQ 등의 낮은 유전 상수의 무기막, MSQ 등의 유기 SOG 막을 사용할 수 있다. 낮은 유전 상수의 유기막으로 사용 가능한 막은 Si를 포함하지 않는 다른 유기막을 포함한다.
이상 설명한 바와 같이, 본 발명의 반도체 장치 및 그 제조 방법에 의하면,다음과 같은 효과를 제공할 수 있다.
본 발명의 제 1의 효과는 탄화수소계, 방향족계 또는 불소 함유 수지의 낮은 유전 상수의 막이 마스크 설계 크기와 동일한 크기로 고정밀도로 에칭될 수 있다는 것이다. 즉, 실리콘 함유 절연막의 에칭으로 인한 어깨 떨어짐이 방지되어, 거의 수직의 단면 형상을 형성하도록 에칭이 수행될 수 있기 때문이다. 이것은 낮은 유전 상수의 유기막 상에 실리콘 함유 절연막을 형성하고, 포토레지스트 패턴을 마스크로 사용하여 실리콘 함유 절연막을 에칭하고, 그 후 실리콘 함유 절연막을 마스크로 사용하여 NH3또는 NH3함유 가스를 사용하여 낮은 유전 상수의 유기막을 에칭함으로써 달성된다.
또한, 본 발명의 제 2의 효과는 N2/H2가스를 사용하는 에칭의 경우와 비교하여 에칭 시간이 단축될 수 있기 때문에, 작업 처리량이 향상될 수 있다는 점이다. 즉, NH3또는 NH3함유 가스를 사용함으로써 모가스로부터 해리된 NH의 양이 증가될 수 있기 때문에, 에칭율이 증가될 수 있다.
본 발명은 상기 실시예에 제한되지 않으며, 본 발명의 취지와 영역 내에서 여러 수정예가 수행될 수 있다. 도면을 참조하여 설명된 제조 방법은 단지 본 발명의 예증적인 실시예이며, 본 발명의 영역은 이들 실시예에 제한되지 않는다. 따라서, 하기의 특허청구범위에서 정의되는 본 발명의 영역 내에서 다른 구성 및 다른 재료가 사용될 수도 있다.
Claims (20)
- NH3를 포함하는 가스를 사용하여 낮은 유전 상수의 유기막으로 이루어진 층간 절연막을 에칭하는 단계를 포함하는 것을 특징으로 하는 절연막 에칭 방법.
- 낮은 유전 상수의 유기막을 기판 상에 형성하는 단계와;상기 낮은 유전 상수의 유기막 상에 실리콘 함유 절연막을 형성하는 단계와;상기 실리콘 함유 절연막의 일부를 제거하여 제 1의 개구를 형성하는 단계; 및상기 제 1의 개구를 갖는 상기 실리콘 함유 절연막을 제 1의 마스크로 사용하여 상기 낮은 유전 상수의 유기막을 에칭하는 단계를 포함하고,상기 낮은 유전 상수의 유기막을 에칭하는 단계는 NH3를 포함하는 가스를 사용하여 수행되는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 2항에 있어서,상기 NH3를 포함하는 가스는 N2, H2및 O2의 적어도 하나를 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 3항에 있어서,상기 실리콘 함유 절연막은 SiO2, SiN, SiC, SiOF, 유기 SOG, 다공성 무기막, 및 낮은 유전 상수의 무기막의 하나를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 3항에 있어서,상기 낮은 유전 상수의 유기막은 실리콘이 없는 유기막, 탄화수소계의 낮은 유전 상수의 유기막, 방향족계의 낮은 유전 상수의 유기막, 및 불소 함유 수지막의 적어도 하나를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 3항에 있어서,상기 실리콘 함유 절연막 상에 포토레지스트를 형성하는 단계; 및상기 포토레지스트의 일부를 제거하여 제 2의 개구를 형성하는 단계를 더 포함하고,상기 실리콘 함유 절연막의 일부를 제거하는 단계는 상기 제 2의 개구를 갖는 상기 포토레지스트를 제 2의 마스크로 사용하여 수행되고,상기 포토레지스트는 상기 낮은 유전 상수의 유기막을 에칭하는 상기 단계동안 제거되는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 6항에 있어서,종횡비는 1.5 이상이며,상기 종횡비는 상기 낮은 유전 상수의 유기막의 두께와 상기 실리콘 함유 절연막의 두께의 합을 상기 제 1의 개구의 폭 치수로 나누는 것에 의해 주어지는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 7항에 있어서,상기 낮은 유전 상수의 유기막의 상기 두께는 0.1㎛ 이상인 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 7항에 있어서,상기 실리콘 함유 절연막의 상기 두께는 0.3㎛ 이하인 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 7항에 있어서,상기 제 2의 개구의 상기 폭 치수는 0.2㎛ 이상인 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 1의 낮은 유전 상수의 유기막을 기판 상에 형성하는 단계와;상기 낮은 유전 상수의 유기막 상에 제 1의 실리콘 함유 절연막을 형성하는 단계와;상기 제 1의 실리콘 함유 절연막의 일부를 제거하여 제 1의 개구를 형성하는 단계와;상기 제 1의 낮은 유전 상수의 유기막과 상기 제 1의 실리콘 함유 절연막을 관통하는 적어도 하나의 스루홀을 형성하기 위해 상기 제 1의 개구를 갖는 상기 제 1의 실리콘 함유 절연막을 제 1의 마스크로 사용하여 상기 제 1의 낮은 유전 상수의 유기막을 에칭하는 단계와;상기 적어도 하나의 스루홀의 전체 내면에 제 1의 배리어 금속을 형성하는 단계; 및상기 적어도 하나의 스루홀을 채우도록, 상기 제 1의 배리어 금속막 상에 제 1의 접속 금속막을 형성하는 단계를 포함하며,상기 제 1의 낮은 유전 상수의 유기막을 에칭하는 단계는 NH3를 포함하는 가스를 사용하여 수행되는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 11항에 있어서,NH3를 포함하는 상기 가스는 N2H2및 O2의 적어도 하나를 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 12항에 있어서,상기 제 1의 실리콘 함유 절연막은 SiO2, SiN, SiC, SiOF, 유기 SOG, 다공성무기막, 및 낮은 유전 상수의 무기막의 하나를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 12항에 있어서,상기 제 1의 낮은 유전 상수의 유기막은 실리콘이 없는 유기막, 탄화수소계의 낮은 유전 상수의 유기막, 방향족계의 낮은 유전 상수의 유기막, 및 불소 함유 수지막의 적어도 하나를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 12항에 있어서,상기 실리콘 함유 절연막 상에 포토레지스트를 형성하는 단계; 및상기 포토레지스트의 일부를 제거하여 제 2의 개구를 형성하는 단계를 더 포함하고,상기 제 1의 실리콘 함유 절연막의 일부를 제거하는 단계는 상기 제 2의 개구를 갖는 상기 포토레지스트를 제 2의 마스크로 사용하여 수행되고,상기 포토레지스트는 상기 제 1의 낮은 유전 상수의 유기막을 에칭하는 상기 단계동안 제거되는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 15항에 있어서,종횡비는 1.5 이상이며,상기 종횡비는 상기 제 1의 낮은 유전 상수의 유기막의 두께와 상기 제 1의실리콘 함유 절연막의 두께의 합을 상기 제 1의 개구의 폭 치수로 나누는 것에 의해 주어지는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 16항에 있어서,상기 제 1의 낮은 유전 상수의 유기막 상에 형성된 상기 제 1의 접속 금속막과 상기 제 1의 실리콘 함유 절연막 상에 제 2의 낮은 유전 상수의 유기막을 형성하는 단계와;상기 제 2의 낮은 유전 상수의 유기막 상에 제 2의 실리콘 함유 절연막을 형성하는 단계와;상기 제 2의 실리콘 함유 절연막의 일부를 제거하여 제 3의 개구를 형성하는 단계; 및상기 제 2의 낮은 유전 상수의 유기막과 상기 제 2의 실리콘 함유 절연막을 관통하는 적어도 하나의 제 2의 스루홀을 형성하기 위해 상기 제 3의 개구를 갖는 상기 제 2의 실리콘 함유 절연막을 제 3의 마스크로 사용하여 상기 제 2의 낮은 유전 상수의 유기막을 에칭하는 단계를 더 포함하며,상기 제 2의 낮은 유전 상수의 유기막을 에칭하는 상기 단계는 NH3를 포함하는 가스를 사용하여 수행되는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 17항에 있어서,NH3를 포함하는 상기 가스는 N2, H2, 및 O2의 적어도 하나를 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 18항에 있어서,상기 제 1의 접속 금속막 및 상기 제 1의 배리어 금속막과 서로 연결된 상기 적어도 하나의 제 2의 스루홀의 전체 내면에 제 2의 배리어 금속막을 형성하는 단계; 및상기 적어도 하나의 제 2의 스루홀을 채우도록, 상기 제 2의 배리어 금속막에 제 2의 접속 금속막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 기판과;상기 기판 상에 배치된 낮은 유전 상수의 유기막과 상기 낮은 유전 상수의 유기막 상에 배치된 실리콘 함유 절연막을 포함하는 층간 절연막; 및상기 층간 절연막 내에 형성된 스루홀을 포함하며,상기 스루홀은 NH3를 포함하는 가스를 사용하는 드라이 에칭에 형성되고 1.5 이상의 종횡비를 갖는 것을 특징으로 하는 다층 배선 구조를 갖는 반도체 장치.
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