TWI386978B - 半導體裝置之製造方法 - Google Patents

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Koichi Yatsuda
Eiichi Nishimura
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Tokyo Electron Ltd
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Description

半導體裝置之製造方法
本發明係關於半導體處理使用之半導體裝置之製造方法，尤關於藉由雙金屬鑲嵌法形成解像極限以下之多層配線之圖案時，能以高精度將溝(溝渠)及孔(通孔)之圖案之CD值形成之半導體裝置之製造方法。
伴隨著半導體元件之高密集化，對於製造處理要求之配線或分離寬度，也愈見微細化。一般而言，微細圖案係使用光微影技術形成光阻圖案，並將光阻圖案作為蝕刻遮罩而將基底之各種薄膜蝕刻以形成。因此，為了形成微細圖案，光微影技術雖然重要，但是最近半導體元件之微細化，甚至要求達到光微影技術之解像極限以下。又，現在為主流之ArF浸液曝光技術之解像極限，據稱會在4xnm世代到達極限。因此，於更為微細之3xnm世代中，欲藉由稱為雙重圖案化技術(Double Pattering：DP)之微細化技術達成，而目前正積極進行雙重圖案化技術之開發。
如此種形成解像極限以下之圖案之技術，例如記載於專利文獻1。
於專利文獻1，形成第1感光膜圖案(以下稱為「第1光阻圖案」)，將第1光阻圖案烘烤後，在第1光阻圖案上形成氧化膜。之後，在第1光阻圖案彼此之間形成第2感光膜圖案(以下稱為「第2光阻圖案」)，將第1光阻圖案及第2光阻圖案作為蝕刻遮罩，將基底之薄膜蝕刻並形成微細圖案。此種處理，稱為LLE(微影微影蝕刻，Lithography Lithography Etching)處理。
依照專利文獻1，由於利用2個曝光遮罩形成微細圖案，因此，相較於利用1個曝光遮罩形成微細圖案之情形，能得到具有一半以下之微細線寬的微細圖案。因此，能形成解像極限以下之微細圖案。
另一方面，伴隨著半導體元件之高密集化，半導體元件間之配線也愈見微細化。由於該微細化所致配線間隔之減少，會使配線間產生大的電容，使訊號之傳播速度降低，而導致動作速度之延遲。為解決此問題，最近，使用比介電常數低的絕緣材料(Low-k材料)作為層間絕緣膜，就配線材料而言，具低電阻且高電遷移耐性之銅(Cu)受重視，於銅之溝配線或接觸孔形成，多使用雙金屬鑲嵌法。
當藉由雙金屬鑲嵌法形成銅之多層配線時，係在下層銅配線上將蝕刻阻擋層成膜，並於其上形成Low-k膜作為層間絕緣膜，再於其上將金屬硬遮罩膜、抗反射膜(BARC：Bottom Anti-Reflection Coating)、光阻膜成膜。之後，將Low-k膜蝕刻形成通孔，其次，進行溝渠之蝕刻後，將蝕刻阻擋層蝕刻，使通孔貫通，再形成Cu之填埋配線層。
藉由此種雙金屬鑲嵌法形成銅之多層配線之技術，例如記載於專利文獻2。
[專利文獻1]日本專利第2757983號公報
[專利文獻2]日本特開2007-335450號公報
但是，當藉由雙金屬鑲嵌法形成解像極限以下之溝(溝渠)及孔(通孔)之圖案而形成銅之多層配線之圖案時，會有以下問題。
為了形成解像極限以下之微細孔(通孔)、溝(溝渠)之圖案，必需對應於孔(通孔)、溝(溝渠)之各圖案使用遮罩進行光微影。但是，由於曝光技術之極限，亦即解像極限，會有無法形成90nm以下之間距的問題。
又，習知之LLE處理，係包含藉由光微影技術形成2次光阻圖案之步驟的處理，特徵在於：於形成第2次光阻圖案之步驟，維持第1次所形成之光阻圖案之形狀，將第2次之光阻圖案形成於第1次光阻圖案彼此之中間。因此，當形成如場效電晶體(FET：Field Effect Transistor)之閘極膜之凹狀圖案時，可應用此種LLE處理。另一方面，當形成如孔(通孔)、溝(溝渠)之凹狀圖案時，於形成第2次光阻圖案之步驟，必需在第1次光阻圖案上形成第2次光阻圖案之開口部，無法維持第1次所形成光阻圖案之形狀進行。因此，習知之LLE處理會有無法應用於形成孔(通孔)、溝(溝渠)之雙金屬鑲嵌法的問題。
又，當使用1層硬遮罩膜進行雙金屬鑲嵌法時，溝(溝渠)與孔(通孔)之圖案任一者之蝕刻，必需將光阻圖案作為蝕刻遮罩進行。且，當以光阻圖案作為蝕刻遮罩時，由於Low-k膜對於光阻膜之蝕刻速率之比(選擇比)不是很大，因此，當蝕刻Low-k膜之期間，光阻膜也會被蝕刻而使得光阻圖案之形狀容易劣化。其結果，於微細化進展之處理中，會有無法確保將光阻圖案之形狀轉印到Low-k膜之轉印精度的問題。
又，當使用光阻作為蝕刻遮罩進行雙金屬鑲嵌法時，若進行被蝕刻層先形成孔(通孔)後，進行形成溝(溝渠)之通孔優先(first)之處理時，於孔(通孔)形成後將光阻除去之灰化步驟中，Low-k膜會由於暴露在O2 電漿而產生特性劣化及形狀劣化，尤其由於形狀劣化而造成CD(極限尺寸：Critical Dimension)值偏離所望尺寸之問題。
本發明有鑑於上述點而生，目的在於提供一種半導體裝置之製造方法，當以雙金屬鑲嵌法形成解像極限以下之溝(溝渠)及孔(通孔)之圖案而行成銅之多層配線之圖案時，能以高精度形成溝(溝渠)及孔(通孔)之圖案之CD值。
為了解決上述課題，本發明特徵在於其次所述各方法。
第1發明，係一種半導體裝置之製造方法，該半導體裝置係於半導體基板上之被蝕刻層包含：溝；及凹部，設於該溝之底部，具有尺寸小於該溝之開口部之尺寸之開口部；特徵在於包含以下步驟：成膜步驟，在被蝕刻層上依序形成第1硬遮罩膜及第2硬遮罩膜；第1溝形成用遮罩圖案形成步驟，為了形成具有第1間距且為前述第2硬遮罩膜所構成之圖案，其係前述溝之圖案形成時作為蝕刻遮罩之溝形成用遮罩圖案，在前述第2硬遮罩膜上形成第1光阻膜，並形成具有第2間距且由前述第1光阻膜所構成之第1光阻圖案，並以該第1光阻圖案作為蝕刻遮罩，蝕刻前述第2硬遮罩膜；第1凹部形成用遮罩圖案形成步驟，為了形成具有與前述第1間距大致相等之第3間距且為前述第1硬遮罩膜所構成之圖案且係於前述凹部之圖案形成時作為蝕刻遮罩之凹部形成用遮罩圖案，在形成有前述溝形成用遮罩圖案之前述第1硬遮罩膜上，依序形成第1有機膜及第2光阻膜，形成由具以第4間距設置之開口部之前述第2光阻膜及與該第2光阻膜之開口部連通且具有尺寸小於該第2光阻膜之開口部之尺寸之開口部之前述第1有機膜所構成之第2光阻圖案，使用該第2光阻圖案作為蝕刻遮罩，蝕刻前述第1硬遮罩膜。
又，本發明中，凹部包含：凹部之底部未貫通到被蝕刻層之底面之中途停止之孔，以及凹部之底部貫通到被蝕刻層之底面之孔(通孔)之情形任一者，以後，凹部記載為凹部(孔或通孔)。
又，本發明中，第1間距，係溝(溝渠)之圖案之間距，第3間距係凹部(孔或通孔)之圖案之間距，通常，第1間距與第3間距為相等或大致相等。又，第2間距，係為了形成溝(溝渠)之圖案之間距之第1光阻圖案之間距，第2間距也可以與第1間距相等，或為了將第1光阻圖案隔著1或2個以上對應形成溝(溝渠)之圖案，也可將第2間距設為大於第1間距。又，第4間距係為了形成凹部(孔或通孔)之圖案之間距之第2光阻圖案之間距，第4間距可以與第3間距相等，或為了將第2光阻圖案隔著1或2個以上凹部(孔或通孔)之圖案對應形成，也可將第4間距設為大於第3間距。
第2發明，係於第1發明之半導體裝置之製造方法中，前述第4間距大於前述第3間距，且於前述第1凹部形成用遮罩圖案形成步驟之後，更包含之第2凹部形成用遮罩圖案形成步驟，係依序形成第2有機膜及第3光阻膜，以及由具有前述第4間距設置之開口部之前述第3光阻膜及與該第3光阻膜之開口部連通且具有尺寸小於該第3光阻膜之開口部之尺寸之開口部之前述第2有機膜所構成之第3光阻圖案，並使用該第3光阻圖案作為蝕刻遮罩，蝕刻前述第1硬遮罩膜。
又，本發明中，第3光阻圖案之間距，由於係與第2光阻圖案之間距同為第4間距，因此，例如當第4間距為第3間距之2倍時，由第2光阻圖案與第3光阻圖案形成之圖案，成為凹部(孔或通孔)之圖案。
第3發明係於第1或第2發明之半導體裝置之製造方法中，前述第2間距大於前述第1間距，且於前述第1溝形成用遮罩圖案形成步驟之後，更包含第2溝形成用遮罩圖案形成步驟，係形成第4光阻膜，並形成具有前述第2間距且由前述第4光阻膜所構成之第4光阻圖案，且使用該第4光阻圖案作為蝕刻遮罩，將前述第2硬遮罩膜蝕刻。
又，本發明中，第4光阻圖案之間距，由於與第1光阻圖案之間距同為第2間距，因此例如當第2間距為第1間距之2倍時，由第1光阻圖案與第4光阻圖案形成之圖案，成為溝(溝渠)之圖案。
第4發明，係於第1至第3項中任一項之發明之半導體裝置之製造方法中，更包含溝凹部形成步驟，係將前述第1硬遮罩膜所構成之前述凹部形成用遮罩圖案作為蝕刻遮罩，蝕刻前述被蝕刻層後，使用前述第2硬遮罩膜所構成之前述溝形成用遮罩圖案作為蝕刻遮罩，將前述第1硬遮罩膜及前述被蝕刻層蝕刻，以形成前述溝及前述凹部。
第5發明，係於第1至第4項中任一項之發明之半導體裝置之製造方法中，前述半導體裝置包含：第1配線，設於前述半導體基板上且於前述被蝕刻層之下層；第2配線，設於前述溝內部；電極，設於前述凹部之內部且連接前述第1配線與前述第2配線。
第6發明係於第1至第5項中任一項之發明之半導體裝置之製造方法中，前述第1有機膜之開口部，於該開口部之側壁面為推拔狀。
第7發明，係於第2發明之半導體裝置之製造方法中，前述第2有機膜之開口部，於該開口部之側壁面為推拔狀。
第8發明，係於第6發明之半導體裝置之製造方法中，前述第1有機膜之開口部之側壁面，係藉由使一面使蝕刻氣體之反應產物附著於前述第1有機膜之開口部之側壁一面蝕刻而形成。
第9發明，係於第7發明之半導體裝置之製造方法中，前述第2有機膜之開口部之側壁面，係藉由一面使蝕刻氣體之反應產物附著於前述第2有機膜之開口部之側壁一面蝕刻而形成。
第10發明，係於第8或第9發明之半導體裝置之製造方法中，前述蝕刻氣體包含CF4 及CHF3 其中之一。
依照本發明，當藉由雙金屬鑲嵌法形成解像極限以下之溝(溝渠)及凹部(孔或通孔)之圖案而形成銅之多層配線之圖案時，能將溝(溝渠)及凹部(孔或通孔)之圖案之CD值以高精度形成。
 (實施發明之最佳形態)
其次，對於實施本發明之最佳形態，例示第1實施形態至第4實施形態，並與圖式一起說明。
第1實施形態至第4實施形態各個實施形態，在形成為了形成溝(溝渠)之遮罩圖案之溝形成用遮罩圖案形成步驟，或形成為了形成凹部(孔或通孔)之遮罩圖案之凹部形成用遮罩圖案形成步驟中，於是否進行係雙重圖案化處理之LLE處理有所差異。亦即，於第1實施形態，於凹部形成用遮罩圖案形成步驟進行LLE處理。於第2實施形態，於溝形成用遮罩圖案形成步驟及凹部形成用遮罩圖案形成步驟任一步驟均進行LLE處理。於第3實施形態，於溝形成用遮罩圖案形成步驟進行LLE處理。於第4實施形態，於溝形成用遮罩圖案形成步驟及凹部形成用遮罩圖案形成步驟任一步驟均不進行LLE處理。
(第1實施形態)
參照圖1A至圖3，說明本發明第1實施形態之半導體裝置之製造方法及成膜裝置。
首先，參照圖1A至圖2D，說明本發明之第1實施形態之半導體裝置之製造方法。
圖1A及圖1B顯示本實施形態之半導體裝置之製造方法各步驟之順序之流程圖。圖2A至圖2D顯示本實施形態之半導體裝置之製造方法，示意顯示各步驟之中微細圖案之構造之剖面圖。又，圖1A及圖1B中已進行步驟S11至步驟S25之各步驟後之微細圖案之構造，對應於圖2A(a)至圖2D(o)各剖面圖所示之構造。又，圖2D(p)係之後形成有第2配線後之剖面圖。
本實施形態之半導體裝置之製造方法，如圖1A及圖1B所示，包含：成膜步驟；第1溝形成用遮罩圖案形成步驟；第1凹部形成用遮罩圖案形成步驟；第2凹部形成用遮罩圖案形成步驟；溝凹部形成步驟。成膜步驟包含步驟S11之步驟，第1溝形成用遮罩圖案形成步驟包含步驟S12至步驟S14之步驟，第1凹部形成用遮罩圖案形成步驟包含步驟S15至步驟S18之步驟，第2凹部形成用遮罩圖案形成步驟包含步驟S19至步驟S22之步驟，溝凹部形成步驟包含步驟S23至步驟S25之步驟。
亦即，本實施形態之半導體裝置之製造方法，於形成為了形成凹部(孔或通孔)之遮罩圖案之凹部形成用遮罩圖案形成步驟中，於第1次光阻圖案彼此之中間，進行形成第2次光阻圖案之LLE處理。
本實施形態之半導體裝置之製造方法，係用於製造一半導體裝置，該半導體裝置包含：第1配線，設於半導體基板上；第2配線，設置於較第1配線更為上層；電極(通孔電極)，設置於第1配線與第2配線之間，將第1配線與第2配線連接；該半導體裝置之製造方法包含：於設置第1配線後，形成用以形成第2配線與電極(通孔電極)之溝(溝渠)及凹部(孔或通孔)之步驟。
本實施形態之半導體裝置中，預先準備設有第1配線102之半導體基板100。於半導體基板100，設有側面及底面為阻障金屬層101所被覆之第1配線用之溝(溝渠)，於第1配線102，以填埋第1配線用之溝(溝渠)之方式形成。
例如利用濺鍍法，將鉭(Ta)所構成之阻障金屬層101成膜。其次，以濺鍍法沉積銅(Cu)所構成之種子層，以電鍍法形成Cu所構成之第1配線102。接著，利用以膠體二氧化矽研漿作為研磨材之CMP法，將第1配線102、Ta所構成之阻障金屬層101研磨、除去而平坦化。
又，Ta所構成之阻障金屬層101之膜厚不特別限定，例如可定為10～100nm。由Cu所構成，以填埋溝(溝渠)之深度決定之第1配線102之厚度，也不特別限定，例如可定為500～1500nm。
首先，進行包含步驟S11之成膜步驟。步驟S11，係形成包含第1硬遮罩膜105與第2硬遮罩膜106之膜之步驟。圖2A(a)，顯示步驟S11之步驟已進行後之半導體基板之構造剖面圖。
步驟S11中，如圖2A(a)所示，經由阻障金屬層101形成有第1配線102，以覆蓋經平坦化之半導體基板100之方式，依序形成蝕刻阻擋層103、絕緣膜104、第1硬遮罩膜105、第2硬遮罩膜106。
又，絕緣膜104在本發明中相當於被蝕刻層。
首先，形成蝕刻阻擋層103。蝕刻阻擋層103係於蝕刻為被蝕刻層之絕緣膜104時使蝕刻停止之層，同時也可作用為Cu所構成之第1配線102之擴散防止膜的功能，例如可使用SiC膜。SiC膜所構成之蝕刻阻擋層103，可利用例如電漿CVD法(化學氣相法：Chemical Vapor Deposition)成膜，其厚度不特別限定，例如可定為10～100nm。
其次，將絕緣膜(被蝕刻層)104成膜。絕緣膜(被蝕刻層)104，係將第1配線102及使用圖2D(p)形成於後述溝104b之第2配線114，同樣使用圖2D(p)形成於後述凹部(孔或通孔)104c，且用於減低連接第1配線102與第2配線114之電極(通孔電極)115相互間之寄生電容之低介電常數層(以下稱為Low-k層)。)之功用的膜。絕緣膜(被蝕刻層)104，例如可使用稱為含碳氧化矽膜等之SiCOH膜。
SiCOH膜所構成之絕緣膜(被蝕刻層)104，可使用例如電漿CVD法成膜，其厚度不特別限定，例如可定為500～1500nm。又，也可使用將SiCOH膜製成多孔質膜之p-SiCOH膜。
其次，將第1硬遮罩膜105成膜。第1硬遮罩膜105，係於絕緣膜(被蝕刻層)104形成圖2D(o)之溝(溝渠)104b之圖案時作為遮罩之功用的膜，可使用例如SiC膜、SiN膜。SiC或SiN所構成之第1硬遮罩膜105，可利用例如電漿CVD法成膜，其厚度不特別限定，可定為例如10～100nm。
其次，將第2硬遮罩膜106成膜。第2硬遮罩膜106，係於絕緣膜(被蝕刻層)104形成圖2D(o)之凹部(孔或通孔)104c之圖案時作為遮罩之功用的膜，可使用例如Ti、TiN膜。Ti、TiN所構成之第2硬遮罩膜106，可利用例如濺鍍法成膜，其厚度不特別限定，可定為例如10～100nm。
其次，進行包含步驟S12至步驟S14之第1溝形成用遮罩圖案形成步驟。第1溝形成用遮罩圖案形成步驟，係形成具有第1間距p1且由第2硬遮罩106所構成之圖案，其係於形成有圖2D(p)所示第2配線114之溝(溝渠)104b之圖案形成時作為遮罩之溝形成用遮罩圖案106a。
步驟S12，係形成具有第2間距p2且由第1光阻膜108所構成之第1光阻圖案108a。圖2A(b)顯示步驟S12之步驟進行後，半導體基板之構造剖面圖。
步驟S12中，如圖2A(b)所示，於第2硬遮罩膜106上依序將抗反射膜(BARC膜)107、第1光阻膜108成膜後，使用光微影技術形成具有第2間距p2且由第1光阻膜108所構成之第1光阻圖案108a。
抗反射膜(BARC膜)107之材質，可使用例如CVD法所成膜之非晶碳、以旋塗(spinon)成膜之多酚或包含i射線光阻等光阻之廣泛有機系之材料。又，抗反射膜(BARC膜)107之厚度不特別限定，可定為例如50～200nm。
第1光阻膜108之材質，可使用例如ArF光阻。又，第1光阻膜108之厚度不特別限定，可定為例如50～200nm。
步驟S13，係將第1光阻圖案108a用為蝕刻遮罩，而蝕刻第2硬遮罩膜106之步驟。圖2A(c)，顯示步驟S13之步驟進行後之半導體基板之構造剖面圖。
步驟S13中，如圖2A(b)所示，將具有第2間距p2且由第1光阻膜108所構成之第1光阻圖案108a作為蝕刻遮罩，如圖2A(c)所示，將抗反射膜(BARC膜)107及第2硬遮罩膜106蝕刻。蝕刻氣體可使用例如C4 F8 、CO、O2 、及Ar之混合氣體。
步驟S14係除去第1光阻圖案108a之步驟。圖2A(d)顯示步驟S14之步驟進行後之半導體基板構造剖面圖。
步驟S14中，如圖2A(b)所示，將具有第2間距p2且由第1光阻膜108所構成之第1光阻圖案108a與抗反射膜(BARC膜)107同時除去。例如，可利用O2 電漿灰化法，除去第1光阻圖案108a及抗反射膜(BARC膜)107。藉由除去第1光阻圖案108a及抗反射膜(BARC膜)107，如圖2A(d)所示，形成具有第1間距p1且由第2硬遮罩膜106所構成之溝形成用遮罩圖案106a。
又，於步驟S14進行O2 電漿灰化法而除去第1光阻圖案108a及抗反射膜(BARC膜)107時，由於絕緣膜104係被第1硬遮罩膜105所被覆之狀態，因此不會使Low-k膜所構成之絕緣膜104發生特性劣化及形狀劣化(電漿損害)。
又，本實施形態中，由於第2間距p2與第1間距p1相等，因此，可藉由進行第1溝形成用遮罩圖案形成步驟，形成具有第1之間距p1之溝形成用遮罩圖案106a。即，當第1間距p1不是解像極限以下時，可藉由1次溝形成用遮罩圖案形成步驟，形成具有第1間距p1之溝形成用遮罩圖案106a。
其次，進行包含步驟S15至步驟S18之第1凹部形成用遮罩圖案形成步驟。第1凹部形成用遮罩圖案形成步驟，係形成凹部形成用遮罩圖案105b，係具有第3間距p3且由第1硬遮罩105所構成之圖案，其於形成凹部(孔或通孔)104c時，作為遮罩，該凹部(孔或通孔)104c設有電極(通孔電極)115，該電極115係設置於第1配線102與溝(溝渠)104b之內部所形成之第2配線114之間，連接第1配線102與第2配線114之間。
步驟S15，係將第1有機膜109與第2光阻膜110成膜，形成具有第4間距p4之第2光阻膜110所構成之圖案110a。圖2B(e)顯示步驟S15之步驟進行後，半導體基板之構造剖面圖。
步驟S15中，如圖2B(e)所示，於形成有溝形成用遮罩圖案106a之第1硬遮罩膜105上，將第1有機膜109、第2光阻膜110成膜後，使用光微影技術，形成具有第4間距p4且由第2光阻膜110所構成之圖案110a。
第1有機膜109之材質，與抗反射膜(BARC膜)107同樣，可使用包含非晶碳、多酚、光阻之廣泛有機系之材料。又，第1有機膜109之厚度，不特別限定，可定為例如50～200nm。
第2光阻膜110之材質可使用例如ArF光阻。又，第2光阻膜110之厚度不特別限定，可定為例如50～200nm。
步驟S16，係使用圖案110a作為蝕刻遮罩，蝕刻第1有機膜109並形成第2光阻圖案110b之步驟。圖2B(f)，顯示步驟S16之步驟進行後之半導體基板之構造剖面圖。
步驟S16中，將圖2B(e)所示具有第4間距p4且由第2光阻膜110所構成之圖案110a作為蝕刻遮罩，將第1有機膜109進行電漿蝕刻。該電漿蝕刻，係將第1有機膜109之開口部之側壁面電漿蝕刻成推拔狀，使用之蝕刻氣體，例如CF4 /CHF3 /Ar。該電漿蝕刻中，藉由於開口部之側壁使反應產物附著之狀態往深度方向使蝕刻進行，使得側壁面成為推拔狀。藉此，能使第1有機膜109之開口部之尺寸(底部CD)小於第2光阻層110之開口部之尺寸(底部CD)。
其結果，如圖2B(f)所示，能形成第2光阻膜110所構成之圖案110a及與第2光阻膜110之開口部連通且具有尺寸小於第2光阻膜110之開口部之尺寸之開口部之第1有機膜109所構成之第2光阻圖案110b。
步驟S17係使用第2光阻圖案110b作為蝕刻遮罩，將第1硬遮罩膜105蝕刻之步驟。圖2B(g)顯示步驟S17之步驟進行後之半導體基板構造剖面圖。
步驟S17中，使用圖2B(f)所示第2光阻膜110與第1有機膜109所構成之第2光阻圖案110b作為蝕刻遮罩，如圖2B(g)所示，將第1硬遮罩膜105蝕刻。蝕刻氣體，可使用例如C4 F8 、CO、O2 、及Ar之混合氣體。
步驟S18係除去第2光阻圖案110b之步驟。圖2B(h)，顯示步驟S18之步驟進行後之半導體基板之構造剖面圖。
步驟S18中，利用例如O2 電漿灰化法，將圖2B(f)所示第2光阻膜110及第1有機膜109所構成之第2光阻圖案110b除去。藉由除去第2光阻圖案110b，如圖2B(h)所示，形成具有第4間距p4且由第1硬遮罩膜105所構成之圖案105a。
又，本實施形態中，第3間距p3等於第1間距p1。又，第4間距p4大於第3間距p3，第3間距p3亦即為第1間距p1之2倍，因此，進行第1凹部形成用遮罩圖案形成步驟後之半導體基板100，對應於第2硬遮罩膜106所有之開口部當中相隔1個之開口部，形成第1硬遮罩膜105之開口部。
其次，進行包含步驟S19至步驟S22之第2凹部形成用遮罩圖案形成步驟。第2凹部形成用遮罩圖案形成步驟，係於第1凹部形成遮罩圖案形成步驟之後，對應於第2硬遮罩膜106之開口部當中未形成有第1硬遮罩膜105之開口部之開口部，形成第1硬遮罩膜105之開口部。
步驟S19係將第2有機膜111與第3光阻膜112成膜，並形成具有第4間距p4之第3光阻膜112所構成之圖案112a。圖2C(i)顯示步驟S19之步驟進行後之半導體基板構造剖面圖。
步驟S19係與第1凹部形成用遮罩圖案形成步驟之中的步驟S15同樣之步驟。惟，步驟S19中，如圖2C(i)所示，形成圖案112a，以使得對應於第2硬遮罩膜106之開口部當中未形成有第1硬遮罩膜105之開口部之開口部形成第3光阻膜112之開口部。
又，第2有機膜111及第3光阻膜112之材質及膜厚，可與步驟S15同。
步驟S20，係使用圖案112a作為蝕刻遮罩，將第2有機膜111蝕刻而形成第3光阻圖案112b。圖2C(j)，係進行步驟S20之步驟後之半導體基板之構造剖面圖。
與步驟S16同樣進行，將圖2C(i)所示具有第4間距p4且由第3光阻膜112所構成之圖案112a作為蝕刻遮罩，將第2有機膜111電漿蝕刻，能將第2有機膜111之開口部之側壁面電漿蝕刻為推拔狀。其結果，如圖2C(j)所示，能形成由第3光阻膜112所構成之圖案112a及與第3光阻膜112之開口部連通且具有尺寸小於第3光阻膜112之開口部之尺寸之開口部之第2有機膜111所構成之第3光阻圖案112b。
步驟S21，使用第3光阻圖案112b作為蝕刻遮罩，蝕刻第1硬遮罩膜105。圖2C(k)顯示步驟S21之步驟進行後之半導體基板之構造剖面圖。
與步驟S17同樣進行，將圖2C(j)所示第3光阻膜112與第2有機膜111所構成之第3光阻圖案112b作為蝕刻遮罩，如圖2C(k)所示，將第1硬遮罩膜105蝕刻。
步驟S22，係將第3光阻圖案112b除去。圖2C(1)，顯示步驟S22之步驟進行後之半導體基板之構造剖面圖。
與步驟S18同樣進行，例如以O2 電漿灰化法，將圖2C(j)所示第3光阻膜112及第2有機膜111所構成之第3光阻圖案112b除去。藉由除去第3光阻圖案112b，如圖2C(1)所示，形成具有第3間距p3且由第1硬遮罩膜105所構成之凹部形成用遮罩圖案105b。
又，本實施形態中，第3間距p3與第1間距p1相等，第4間距p4為第3間距p3亦即第1間距p1之2倍，因此，於進行第2凹部形成用遮罩圖案形成步驟後之半導體基板100，對應於第2硬遮罩膜106之全部開口部，形成第1硬遮罩膜105之開口部。
其次，進行包含步驟S23至步驟S25之溝凹部形成步驟。溝凹部形成步驟，係蝕刻絕緣膜(被蝕刻層)104，形成凹部(孔或通孔)104c，該凹部(孔或通孔)104c於圖2D(o)所示第2配線之溝(溝渠)104b與第1配線102及溝(溝渠)104b所形成之第2配線114之間，形成有將第1配線102與第2配線114之間連接之電極(通孔電極)115。
步驟S23，係將凹部形成用遮罩圖案105b作為蝕刻遮罩，蝕刻絕緣膜(被蝕刻層)104之步驟。步驟S23中，如圖2D(m)所示，將具有尺寸小於溝形成用遮罩圖案106a之開口部之尺寸之開口部且由第1硬遮罩膜105所構成之凹部形成用遮罩圖案105b作為蝕刻遮罩，蝕刻絕緣膜(被蝕刻層)104。
絕緣膜(被蝕刻層)104為SiCOH膜所構成時，絕緣膜(被蝕刻層)104可進行電漿蝕刻。SiCOH膜之電漿蝕刻條件不特別限定，例如使用後述電漿蝕刻裝置，以氣體供給系將例如CF4 氣體、O2 氣體及Ar氣體供給到處理容器內，並將處理容器內保持為例如6.7Pa(50mTorr)以下之壓力後，將頻率60MHz之第1高頻功率例如1000W對於上部電極供給，將處理氣體電漿化，同時，就偏壓用高頻，將頻率為13.56MHz之第2高頻功率例如300W對於下部電極供給。於該電漿中，包含碳與氟之化合物之活性物質，若SiCOH膜暴露於該等活性物質氣體環境，則會與該等膜中之原子反應產生化合物，藉此將SiCOH膜所構成之絕緣膜(被蝕刻層)104蝕刻形成凹部104a。
步驟S24，係使用凹部形成用遮罩圖案105b作為蝕刻遮罩，蝕刻第1硬遮罩105及絕緣膜(被蝕刻層)104之步驟。步驟S24中，將具有尺寸大於凹部形成用遮罩圖案105b之開口部之尺寸之開口部且由第2硬遮罩膜106所構成之圖2D(m)所示溝形成用遮罩圖案106a作為蝕刻遮罩，蝕刻第1硬遮罩膜105及絕緣膜(被蝕刻層)104。
與步驟S23同樣進行，可進行電漿蝕刻。電漿蝕刻之條件不特別限定，例如使用後述電漿蝕刻裝置，以氣體供給系將例如CF4 氣體、O2 氣體及Ar氣體對於處理容器內供給，並保持處理容器內為例如6.7Pa(50mTorr)以下之壓力後，將頻率60MHz之第1高頻功率例如1000W對於上部電極供給，將處理氣體電漿化，同時，就偏壓用之高頻，將頻率13.56MHz之第2高頻功率例如300W對於下部電極供給。該電漿中含有碳與氟之化合物之活性物質，當SiC膜及SiCOH膜暴露於該等活性種氣體環境，會與該等膜中之原子反應產生化合物，藉此SiC所構成之第1硬遮罩膜105及SiCOH膜所構成之絕緣膜(被蝕刻層)104被蝕刻，如圖2D(n)所示，形成溝104b，同時，將步驟S23形成之凹部104a進一步蝕刻，而形成凹部104c。
步驟S25，繼續將蝕刻阻擋層103蝕刻，使第1配線102露出。步驟S25中，如圖2D(o)所示，對應於凹部104c之開口部，蝕刻阻擋層103受蝕刻，第1配線102露出。
之後，以濺鍍法將鉭(Ta)所構成之阻障金屬層113成膜，並利用濺鍍法使銅(Cu)所構成之未圖示種子層沉積，以電鍍法形成Cu所構成之第2配線114及電極(通孔電極)115，利用以膠體二氧化矽研漿作為研磨材之CMP法，將第2配線114、Ta所構成之阻障金屬層113研磨、除去而平坦化，藉此，可形成第2配線層。形成有第2配線層後之半導體基板之構造剖面圖，如圖2D(p)所示。
其次，參照圖3說明本實施形態之半導體裝置之製造方法使用之蝕刻裝置。
圖3顯示本實施形態之半導體裝置之製造方法之中包含蝕刻之步驟使用之蝕刻裝置之構成示意縱剖面圖。
如圖3所示，蝕刻裝置20，包含：處理容器(腔室)22；配置於腔室22內之晶圓W之載置台23；於腔室22之上方與載置台23以相對方式配置之噴淋頭24；將腔室22內之氣體等進行排氣之TMP(渦輪分子泵浦，Turbo Molecular Pump)25；配置於腔室22及TMP25之間，控制腔室22內壓力之作為可變式蝴蝶閥之APC(可調式壓力控制Adaptive Pressure Control)閥26。
於載置台23，高頻電源27經由匹配器(Matcher)28連接，高頻電源27將高頻功率對於載置台23供給。藉此，載置台23作為下部電極之功能。又，匹配器28，將來自於載置台23之高頻功率的反射減低，使高頻功率對於載置台23之供給效率為最大。載置台23將從高頻電源27供給之高頻功率施加於處理空間S。
噴淋頭24，由圓板狀之下部氣體供給部29及圓板狀之上部氣體供給部30所構成，於下部氣體供給部29重疊著上部氣體供給部30。又，下部氣體供給部29及上部氣體供給部30各具有第1緩衝室31及第2緩衝室32。第1緩衝室31及第2緩衝室32各經由氣體通氣孔33、34與腔室22內連通。
又，高頻電源35經由匹配器36連接於噴淋頭24，高頻電源35將高頻功率供給到噴淋頭24。藉此，噴淋頭24作為上部電極之功能。又，匹配器36具有與匹配器28同樣之功能。噴淋頭24將由高頻電源35供給之高頻功率對於處理空間S施加。
該蝕刻裝置20之腔室22內，如上所述，藉由載置台23及噴淋頭24對於處理空間S施加高頻功率，使從噴淋頭24對於處理空間S供給之處理氣體成為高密度電漿，產生離子或自由基，並藉由該離子或自由基對於晶圓W施加蝕刻處理。
又，於噴淋頭24，配置著具有電子顯微鏡之終點檢測裝置(未圖示)，係從上方觀測載置於載置台23之晶圓W而檢測晶圓W之蝕刻終點。
在此，就以O2 電漿灰化法除去光阻用之氣體供給系，將第1緩衝室31連接於含氧氣體供給系(未圖示)。含氧氣體供給系對於第1緩衝室31供給含氧氣體。被供給之含氧氣體經由氣體通氣孔33供給到腔室22。又，第2緩衝室32連接於鈍性氣體供給系(未圖示)。鈍性氣體供給系係第2緩衝室32供給鈍性氣體。被供給之鈍性氣體經由氣體通氣孔34供給到腔室22內。
又，就為了SiCOH膜蝕刻之蝕刻氣體供給系而言，第1緩衝室31連接於氟碳化合物氣體供給系(未圖示)。氟碳化合物氣體供給系對於第1緩衝室31供給氟碳化合物氣體。所供給之氟碳化合物氣體經由氣體通氣孔33對於腔室22供給。又，第2緩衝室32連接於含鹵素氣體供給系(未圖示)。含鹵素氣體供給系係第2緩衝室32供給含鹵素氣體。被供給之含鹵素氣體經由氣體通氣孔34對於腔室22供給。
又，本實施形態中，藉由配置多數腔室、傳遞模組、閘閥等，並組合未圖示裝載模組、真空預備模組、晶圓載置台、hoop等，可構成基板處理系統，該等各模組可藉由具備未圖示LCD(液晶顯示器)所構成之顯示部之操作面板等由作業者控制。
其次，說明進行本實施形態之半導體裝置之製造方法，能以良好精度形成具有解像極限以下之微細CD值之溝(溝渠)及凹部(孔或通孔)之作用效果。
首先，本實施形態中，於第1凹部形成用遮罩圖案形成步驟及第2凹部形成用遮罩圖案形成步驟，可各將第2光阻膜110及第3光阻膜112形成具有以第4間距p4設置之開口部的圖案後，將各第1有機膜109及第2有機膜111以第4間距p4設置之開口部，形成其開口部之側壁面為推拔狀。因此，於各第1有機膜109及第2有機膜111，可形成具有尺寸小於各第2光阻膜110及第3光阻膜112設置之開口部之尺寸之開口部的圖案，故能以良好精度形成具解像極限以下之微細CD值之凹部(孔或通孔)。
又，如前所述，本實施形態中，藉由使用具第3間距p3之2倍之第4間距p4的遮罩將凹部形成用遮罩圖案形成步驟重複2次，將各步驟形成之第2光阻圖案110b與第3光阻圖案112b，形成為使第2光阻圖案110b形成之開口部交替配置在第3光阻圖案112b形成之開口部之間。其結果，能形成具有第3間距p3之開口部所構成之凹部形成用遮罩圖案105b。因此，使用具例如90nm之間距的遮罩可形成具45nm之間距之凹部形成用遮罩圖案105b，能以解像極限以下之間距形成溝。
又，藉由使用2層硬遮罩膜，能將2層硬遮罩膜之各層加工為用於形成溝(溝渠)及凹部(孔或通孔)之遮罩圖案。在此，使用圖10說明與習知硬遮罩膜為1層時比較時的作用效果。圖10顯示習知半導體裝置之製造方法。如圖10(a)所示，於經由阻障金屬層201預先設置第1配線202之半導體基板200上，設置SiC膜203、Low-k膜204、形成有圖案之TiN膜205、有機膜206、SiO2 膜207、光阻膜208。如圖10(a)所示，使用互相錯開之TiN膜之圖案205a與光阻膜之圖案208a進行蝕刻，首先將光阻膜之圖案208a轉印形成凹部(孔或通孔)之圖案204a(圖10(b))，將光阻膜208及SiO2 膜207除去(圖10(c))，之後一面蝕刻有機膜206及Low-k膜204，一面轉印TiN膜之圖案205a，形成溝(溝渠)之圖案204b(圖10(d))。
使用1層該習知硬遮罩之情形，由於使用光阻膜208之圖案208a形成凹部(孔或通孔)之圖案204a，因此，於圖10(b)至圖10(c)之間，於露出Low-k膜之狀態，將光阻膜208及有機膜206使用灰化步驟除去時，Low-k膜204會暴露於O2 電漿。其結果，會產生特性劣化及形狀劣化(電漿損害)，其中尤其產生形狀劣化時，CD值會偏離所望尺寸。
但是，本實施形態中，使用2層硬遮罩膜，能將2層硬遮罩膜各層加工為用於形成溝(溝渠)及凹部(孔或通孔)之遮罩圖案，因此，能於絕緣膜(被蝕刻層)進行蝕刻加工步驟之前，完成除去光阻之灰化步驟。因此，由於絕緣膜(被蝕刻層)蝕刻加工之步驟後不需進行灰化步驟，不會對於絕緣膜(被蝕刻層)產生電漿損害，能精密控制CD值。
又，本實施形態中，於第1凹部形成用遮罩圖案形成步驟，將第2光阻圖案作為蝕刻遮罩，蝕刻第1硬遮罩膜後，將第2光阻圖案除去。因此，於第2凹部形成用遮罩圖案形成步驟，使用第3光阻圖案作為蝕刻遮罩，將於第1凹部形成用遮罩圖案形成步驟形成有第1硬遮罩膜之圖案上形成開口部。其結果，於同時形成溝(溝渠)及凹部(孔或通孔)之雙金屬鑲嵌法，首次可應用LLE處理形成解像極限以下之微細圖案。
其次，於步驟S16，顯示將第1有機膜109之開口部之側壁面電漿蝕刻為推拔狀時之條件為實施例。
實施例1係使用圖3所示蝕刻裝置20，使從圖2B(e)所示狀態至圖2B(f)所示狀態之方式，於以下條件進行第1有機膜109之電漿蝕刻。
蝕刻氣體：CF4 /CHF3 /Ar=50/50/200sccm
壓力：13.3Pa(100mTorr)
電極間距離：35mm
溫度(下部/上部/側壁部)=30/30/50℃
冷卻用氦氣壓力(中央部/周邊部)=1330/4655Pa(10/35Torr)
時間：70秒
其結果，相對於第2光阻膜110所構成之圖案110a之開口部之尺寸(底部CD)135nm，第1有機膜109之開口部之尺寸(底部CD)，於晶圓中央部為118nm、晶圓周緣部為122nm。又，以電子顯微鏡觀察開口部之剖面形狀，結果，第1有機膜109之開口部側壁形狀成為推拔狀。因此，能使第1有機膜109之開口部之尺寸小於第2光阻膜110所構成之圖案110a之開口部之尺寸。亦即，能形成較圖案110a之圖案之開口徑為小徑之孔，或較圖案110a之開口部之寬度為窄寬度之溝。
又，實施例2，係使實施例1之中第1有機膜109之蝕刻中，上部功率增為1000W，除此以外以相同蝕刻條件進行同樣電漿蝕刻。其結果，相對於第2光阻膜110所構成之圖案110a之開口部之尺寸(底部CD)135nm，第1有機膜109之開口部之尺寸(底部CD)於晶圓中央部為112nm、晶圓周緣部為112nm。又，以電子顯微鏡觀察開口部之剖面形狀，第1有機膜109之開口部側壁形狀成為推拔狀。
又，實施例3，係使實施例1之中第1有機膜109之蝕刻中，上部功率增為1500W，除此以外以相同蝕刻條件進行同樣電漿蝕刻。其結果，相對於第2光阻膜110所構成之圖案110a之開口部之尺寸(底部CD)135nm，第1有機膜109之開口部之尺寸(底部CD)於晶圓中央部為100nm、晶圓周緣部為98nm。又，以電子顯微鏡觀察開口部之剖面形狀，第1有機膜109之開口部側壁形狀成為推拔狀。
其次，實施例4及實施例5，係於將第1有機膜109電漿蝕刻時之蝕刻氣體CF4 /CHF3 /Ar之中，CF4 與CHF3 之流量比從實施例1之50/50於實施例4中改為35/65，於實施例5中改為20/80，除此以外與實施例1以相同蝕刻條件進行同樣之電漿蝕刻。其結果，相對於第2光阻膜110所構成之圖案110a之開口部之尺寸(底部CD)135nm，第1有機膜109之開口部之尺寸(底部CD)，於實施例4中，晶圓中央部為120nm、晶圓周緣部為118nm，於實施例5中，晶圓中央部為112nm、晶圓周緣部為112nm。從實施例4及實施例5，關於蝕刻氣體，藉由於CF4 與CHF3 之中，使CF4 之流量減少、CHF3 流量增加，能使第1有機膜109之開口部之尺寸(底部CD)更為減小。如此，利用改變CF4 與CHF3 之流量比，也能控制第1有機膜109之開口部之尺寸(底部CD)。
其次，就實施例6及實施例7而言，將第1有機膜109電漿蝕刻時之壓力，從實施例1之13.3Pa於實施例6中改為6.65Pa，實施例7中改為4.4Pa。除此以外與實施例1以相同蝕刻條件進行同樣的電漿蝕刻。其結果，相對於第2光阻膜110所構成之圖案110a之開口部之尺寸(底部CD)135nm，第1有機膜109之開口部之尺寸(底部CD)，成為於實施例6中之晶圓中央部為115nm、晶圓周緣部為117nm，實施例7中之晶圓中央部為118nm、晶圓周緣部為120nm。從實施例6及實施例7，就壓力範圍而言，至少於4.4～13.3Pa之範圍可得同樣效果，該範圍內之壓力差異，對於開口部之尺寸(底部CD)幾乎不影響。
又，就實施例8而言，將蝕刻時間從70秒縮短為50秒，除此以外與實施例1以相同蝕刻條件進行同樣的電漿蝕刻。其結果，相對於第2光阻膜110所構成之圖案110a之開口部之尺寸(底部CD)135nm，第1有機膜109之開口部之尺寸(底部CD)於晶圓中央部為132nm，晶圓周緣部為132nm。從其結果可知，若蝕刻時間縮短，開口部之尺寸(底部CD)會有增大的傾向。因此，藉由改變蝕刻時間，可控制開口部之尺寸(底部CD)。
以上，依照本實施形態，由於以各硬遮罩膜對應於溝形成用遮罩圖案及凹部形成用遮罩圖案之方式使用2層硬遮罩膜，故能防止絕緣膜(被蝕刻層)受到因為O2 電漿灰化所致損害。又，於形成為了形成凹部(孔或通孔)之遮罩圖案的凹部形成用遮罩圖案形成步驟，可應用具有推拔狀之開口部的圖案，以LLE處理形成微細的凹部形成用遮罩圖案。其結果，當藉由雙金屬鑲嵌法形成解像極限以下之溝(溝渠)之圖案及凹部(孔或通孔)之圖案時，能提高溝(溝渠)之圖案及凹部(孔或通孔)之圖案轉印到絕緣膜(被蝕刻層)之轉印精度。
又，依照本實施形態，能製造一種半導體裝置，於半導體基板上之被蝕刻層，包含：溝，及設於溝之底部，具有尺寸小於溝之開口部之尺寸之開口部的凹部；以及於半導體基板上且被蝕刻層之下層所設置之第1配線；及設於溝內部之第2配線；及設置於凹部之內部，將第1配線與第2配線連接之電極(通孔電極)。但是，半導體裝置不一定限於包含：第1配線、第2配線、及將第1配線第2配線連接之電極(通孔電極)，可製造於半導體基板上之被蝕刻層，具有：溝，及設於溝之底部，具有尺寸小於溝之開口部之尺寸之開口部之凹部的半導體裝置。
(第2實施形態)
其次，參照圖4A至圖5E，說明本發明之第2實施形態之半導體裝置之製造方法。
圖4A及圖4B顯示本實施形態之半導體裝置之製造方法之各步驟之程序的流程圖。圖5A至圖5E，係說明本實施形態之半導體裝置之製造方法，顯示各步驟之中微細圖案之構造示意剖面圖。又，圖4A及圖4B之步驟S31至步驟S48之各步驟進行後之微細圖案之構造，對應於圖5A(a)至圖5E(r)之各剖面圖所示之構造。又，圖5E(s)顯示之後第2配線已形成後之剖面圖。
本實施形態之半導體裝置之製造方法，於進行2次溝形成用遮罩圖案形成步驟(第1溝形成用遮罩圖案形成步驟及第2溝形成用遮罩圖案形成步驟)之點，與第1實施形態不同。
亦即，本實施形態之半導體裝置之製造方法，於溝形成用遮罩圖案形成步驟及凹部形成用遮罩圖案形成步驟中任一之步驟，均進行在第1次光阻圖案彼此的中間形成第2次光阻圖案之LLE處理。
本實施形態之半導體裝置之製造方法，如圖4A及圖4B所示，包含：成膜步驟；第1溝形成用遮罩圖案形成步驟；第2溝形成用遮罩圖案形成步驟；第1凹部形成用遮罩圖案形成步驟；第2凹部形成用遮罩圖案形成步驟；溝凹部形成步驟。成膜步驟，包含步驟S31之步驟，第1溝形成用遮罩圖案形成步驟，包含步驟S32至步驟S34之步驟，第2溝形成用遮罩圖案形成步驟，包含步驟S35至步驟S37之步驟，第1凹部形成用遮罩圖案形成步驟，包含步驟S38至步驟S41之步驟，第2凹部形成用遮罩圖案形成步驟，包含步驟S42至步驟S45之步驟，溝凹部形成步驟包含步驟S46至步驟S48之步驟。
本實施形態之半導體裝置之製造方法，係用於製造一半導體裝置，該半導體裝置包含：設於半導體基板上之第1配線；設於較第1配線更為上層之第2配線，及設於第1配線及第2配線之間，用於連接第1配線及第2配線之電極(通孔電極)；包含以下步驟：設置第1配線後，形成用以形成第2配線與電極(通孔電極)之溝(溝渠)及凹部(孔或通孔)。
本實施形態之半導體裝置中，預先準備設有第1配線122之半導體基板120。於半導體基板120設有側面及底面被阻障金屬層121所被覆之第1配線用溝(溝渠)，第1配線122形成為將第1配線用溝(溝渠)填埋者，與第1實施形態同。
首先，進行包含步驟S31之成膜步驟。步驟S31，係形成包含第1硬遮罩膜125及第2硬遮罩膜126之膜之步驟，係與第1實施形態之步驟S11之步驟為相同之步驟。圖5A(a)，顯示步驟S31之步驟進行後之半導體基板之構造剖面圖。
步驟S31中，如圖5A(a)所示，隔著阻障金屬層121形成第1配線122，以覆蓋經平坦化之半導體基板120之方式，依序將蝕刻阻擋層123、絕緣膜(被蝕刻層)124、第1硬遮罩膜125、第2硬遮罩膜126成膜。各膜之成膜方法，與第1實施形態之步驟S11之步驟相同。
其次，進行包含步驟S32至步驟S34之第1溝形成用遮罩圖案形成步驟。第1溝形成用遮罩圖案形成步驟，係形成溝形成用遮罩圖案126b，其係具有第1間距p1且由第2硬遮罩124所構成之圖案，成為圖5E(s)所示溝(溝渠)124b之圖案形成時之遮罩。
步驟S32，係形成具有第2間距p2’且隔著抗反射膜(BARC膜)127由第1光阻膜128所構成之第1光阻圖案128a之步驟，係與第1實施形態之中步驟S12為同樣之步驟。圖5A(b)顯示步驟S32之步驟進行後之半導體基板之構造剖面圖。
步驟S33，係將第1光阻圖案128a作為蝕刻遮罩，蝕刻抗反射膜(BARC)127及第2硬遮罩膜126之步驟，係與第1實施形態之中步驟S13為同樣之步驟。圖5A(c)，顯示步驟S33之步驟進行後之半導體基板之構造剖面圖。
步驟S34，係除去第1光阻圖案128a及抗反射膜(BARC膜)127之步驟，與第1實施形態之中步驟S14為同樣步驟。圖5A(d)顯示步驟S34之步驟進行後之半導體基板之構造剖面圖。
步驟S34中，以O2 電漿灰化法除去第1光阻圖案128a及抗反射膜(BARC膜)127時，由於絕緣膜124係被第1硬遮罩膜125所被覆之狀態，因此，不會使Low-k膜所構成之絕緣膜124產生特性劣化及形狀劣化(電漿損害)。
又，本實施形態中，由於第2間距p2’為第1間距p1之2倍，因此，如圖5A(d)所示，於步驟S34形成之第2硬遮罩膜126所構成之圖案，為應以第1間距p1形成之圖5B(g)所示溝形成用遮罩圖案126b之各圖案隔著1個而形成之圖案126a。
其次，進行包含步驟S35至步驟S37之第2溝形成用遮罩圖案形成步驟。第2溝形成用遮罩圖案形成步驟，係以使第1溝形成用遮罩圖案形成步驟形成之圖案126a之開口部之間配置開口部之方式，再度形成第2硬遮罩膜126所構成之圖案之步驟。
步驟S35，係形成具有第2間距p2’且隔著抗反射膜(BARC膜)129形成第4光阻膜130所構成之第4光阻圖案130a之步驟，係與第1溝形成用遮罩圖案形成步驟之中步驟S32為同樣之步驟。圖5B(e)顯示步驟S35之步驟進行後之半導體基板構造剖面圖。
步驟S36，係使用第4光阻圖案130a作為蝕刻遮罩，蝕刻抗反射膜(BARC)129及第2硬遮罩膜126之步驟，係與第1溝形成用遮罩圖案形成步驟之中步驟S33為同樣之步驟。圖5B(f)顯示步驟S36之步驟進行後之半導體基板之構造剖面圖。
步驟S37係除去第4光阻圖案130a及抗反射膜(BARC膜)129之步驟，係與第1溝形成用遮罩圖案形成步驟之中步驟S34為同樣之步驟。圖5B(g)，顯示步驟S37之步驟進行後之半導體基板構造剖面圖。
步驟S37中，亦為以O2 電漿灰化法除去第4光阻圖案130a及抗反射膜(BARC膜)129時，絕緣膜124被第1硬遮罩膜125所被覆之狀態，因此，不會使Low-k膜所構成之絕緣膜124產生特性劣化及形狀劣化(電漿損害)。
第2間距p2’係第1間距p1之2倍，因此，藉由進行第2溝形成用遮罩圖案形成步驟，以將第1溝形成用遮罩圖案形成步驟形成之圖案126a之開口部之間配置開口部之方式形成圖案，能形成具有第1間距p1之溝形成用遮罩圖案126b。因此，藉由使用具有解像極限以上之第2間距p2’之遮罩進行2次溝形成用遮罩圖案形成步驟，能形成具有解像極限以下之第1間距p1之溝形成用遮罩圖案126b。
其次，進行包含步驟S38至步驟S41之第1凹部形成用遮罩圖案形成步驟及包含步驟S42至步驟S45之第2凹部形成用遮罩圖案形成步驟。第1及第2凹部形成用遮罩圖案形成步驟，係形成凹部形成用遮罩圖案125b，其係具有第3間距p3且由第1硬遮罩膜125所構成之圖案，在形成有設置於圖5E(s)所示第1配線122與第2配線136之間且連接第1配線上122與第2配線136之電極(通孔電極)137之凹部(孔或通孔)124c形成時作為遮罩，與第1實施形態之中包含步驟S15至步驟S18之第1凹部形成用遮罩圖案形成步驟，及包含步驟S19至步驟S22之第2凹部形成用遮罩圖案形成步驟同。圖5C(h)至圖5D(o)各圖，顯示步驟S38至步驟S45各步驟進行後之半導體基板之構造剖面圖。
又，步驟S39、步驟S43中，將第1有機膜131、第2有機膜133之開口壁之側壁面電漿蝕刻為推拔狀之條件，可以與第1實施形態之步驟S16中，將第1有機膜109之開口部之側壁面電漿蝕刻為推拔狀時之條件定為同樣。
第1凹部形成用遮罩圖案形成步驟進行後之半導體基板120，如圖5C(k)所示，對應於隔著1個第2硬遮罩膜126之開口部形成第1硬遮罩膜125之開口部，形成有具第4間距p4之圖案125a，之後第2凹部形成用遮罩圖案形成步驟進行後之半導體基板上120，如圖5D(o)所示，對應於第2硬遮罩膜126之所有開口部，形成有第1硬遮罩膜125之開口部，形成具第3間距p3之凹部形成用遮罩圖案125b。
其次，進行包含步驟S46至步驟S48之溝凹部形成步驟。溝凹部形成步驟，係蝕刻絕緣膜(被蝕刻層)124，如圖5E(s)所示，形成：形成有第2配線136之溝(溝渠)124b；及形成有設於第1配線122與第2配線136之間且連接第1配線122與第2配線136之電極(通孔電極)137的凹部(孔或通孔)124c。與第1實施形態之中包含步驟S23至步驟S25之溝凹部形成步驟為同樣之步驟。圖5E(p)至圖5E(r)各顯示進行步驟S46至步驟S48之各步驟後之半導體基板構造剖面圖。
藉由進行包含步驟S46至步驟S48之溝凹部形成步驟，將絕緣膜(被蝕刻層)124蝕刻，形成經由凹部124a之溝124b，同時將步驟S46形成之凹部124a進一步蝕刻，藉此形成凹部124c。
之後，如圖5E(s)所示，將阻障金屬層135成膜，經由未圖示之種子層藉由電鍍法形成Cu所構成之第2配線136及電極(通孔電極)137，並以CMP法平坦化形成第2配線層，與第1實施形態同。
以上，依照本實施形態，各硬遮罩膜以對應於溝形成用遮罩圖案及凹部形成用遮罩圖案之方式使用2層硬遮罩膜，因此，能防止絕緣膜(被蝕刻層)因此O2 電漿灰化受到損害。又，為了形成溝(溝渠)之遮罩圖案之溝形成用遮罩圖案形成步驟中，可應用LLE處理形成微細之凹部形成用遮罩圖案。又，形成為了形成凹部(孔或通孔)之遮罩圖案之凹部形成用遮罩圖案形成步驟中，可應用使用具推拔狀之開口部之圖案的LLE處理，形成微細的凹部形成用遮罩圖案。其結果，當以雙金屬鑲嵌法形成解像極限以下之溝(溝渠)之圖案及凹部(孔或通孔)之圖案時，能使溝(溝渠)之圖案及凹部(孔或通孔)之圖案轉印到絕緣膜(被蝕刻層)之轉印精度提高。
又，依照本實施形態可製造一半導體裝置，於半導體基板上之被蝕刻層，包含：溝；及設於溝底部，尺寸小於溝之開口部之尺寸之開口部的凹部；以及設於半導體基板上且為被蝕刻層之下層之第1配線；及設置於溝內部之第2配線；以及設於凹部之內部，連接第1配線與第2配線之電極(通孔電極)。但是，半導體裝置並不一定限於包含：第1配線、第2配線、及連接第1配線與第2配線之電極(通孔電極)，也可製造一半導體裝置，在半導體基板上之被蝕刻層包含：溝；設於溝底部，尺寸小於溝之開口部之尺寸之尺寸之開口部之凹部。
(第3實施形態)
其次，參照圖6A至圖7D，說明本發明之第3實施形態之半導體裝置之製造方法。
圖6A及圖6B顯示本實施形態之半導體裝置之製造方法各步驟之程序之流程圖。圖7A至圖7D，顯示說明本實施形態之半導體裝置之製造方法之圖，係各步驟之中微細圖案之構造示意剖面圖。又，圖6A至圖6B之步驟S51至步驟S64之各步驟進行後之微細圖案之構造，對應於圖7A(a)至圖7D(n)各剖面圖所示構造。又，圖7D(o)顯示之後第2配線形成後之剖面圖。
本實施形態之半導體裝置之製造方法，於進行溝形成用遮罩圖案形成步驟2次(第1溝形成用遮罩圖案形成步驟及第2溝形成用遮罩圖案形成步驟)，且進行凹部形成用遮罩圖案形成步驟1次(第1凹部形成用遮罩圖案形成步驟)之點，與第1實施形態不同。
亦即，本實施形態之半導體裝置之製造方法，特徵在於：於溝形成用遮罩圖案形成步驟，在第1次光阻圖案彼此之中間，進行形成第2次光阻圖案之LLE處理。
本實施形態之半導體裝置之製造方法，如圖6A及圖6B所示，包含：成膜步驟；第1溝形成用遮罩圖案形成步驟；第2溝形成用遮罩圖案形成步驟；第1凹部形成用遮罩圖案形成步驟；溝凹部形成步驟。成膜步驟，包含步驟S51之步驟，第1溝形成用遮罩圖案形成步驟包含步驟S52至步驟S54之步驟，第2溝形成用遮罩圖案形成步驟包含步驟S55至步驟S57之步驟，第1凹部形成用遮罩圖案形成步驟包含步驟S58至步驟S61之步驟，溝凹部形成步驟包含步驟S62至步驟S64之步驟。
本實施形態之半導體裝置之製造方法，係製造一半導體裝置，該半導體裝置包含：設於半導體基板上之第1配線；設於較第1配線更上層之第2配線；設於第1配線與第2配線之間，連接第1配線與第2配線之電極(通孔電極)；該半導體裝置之製造方法包含：設置第1配線後，形成用以形成第2配線與電極(通孔電極)之溝(溝渠)及凹部(孔或通孔)之步驟。
本實施形態之半導體裝置中，預先準備隔著阻障金屬層141設有第1配線142之半導體基板140，與第1實施形態同樣。
首先，進行包含步驟S51之成膜步驟。步驟S51，係將蝕刻阻擋層143、絕緣膜(被蝕刻層)144、第1硬遮罩膜145、第2硬遮罩膜146成膜之步驟，與第1實施形態之步驟S11之步驟為相同步驟。圖7A(a)，顯示步驟S51之步驟進行後之半導體基板之構造剖面圖。
其次，進行包含步驟S52至步驟S54之第1溝形成用遮罩圖案形成步驟、及包含步驟S55至步驟S57之第2溝形成用遮罩圖案形成步驟。第1及第2溝形成用遮罩圖案形成步驟，係形成具有第1間距p1且由第2硬遮罩146所構成之圖案，其係作為形成圖7D(o)所示形成有第2配線154之溝(溝渠)144b時之遮罩的溝形成用遮罩圖案146b，與第2實施形態之中包含步驟S32至步驟S34之第1溝形成用遮罩圖案形成步驟，及包含步驟S35至步驟S37之第2溝形成用遮罩圖案形成步驟相同。圖7A(b)至圖7B(g)各顯示步驟S52至步驟S57各步驟進行後之半導體基板之構造剖面圖。
第1溝形成用遮罩圖案形成步驟進行後之半導體基板140，如圖7A(d)所示，形成有具第2間距p2’之圖案146a，之後，於進行第2溝形成用遮罩圖案形成步驟後之半導體基板140，如圖7B(g)所示，形成有具有第1間距p1之溝形成用遮罩圖案146b。
本實施形態中亦為在步驟S54及步驟S57中以O2 電漿灰化法除去光阻圖案148a、150a及抗反射膜(BARC膜)147、149時，由於絕緣膜144處於被第1硬遮罩膜145所被覆之狀態，因此，不會使Low-k膜所構成之絕緣膜144產生特性劣化及形狀劣化(電漿損害)。
其次，進行包含步驟S58至步驟S61之第1凹部形成用遮罩圖案形成步驟。第1凹部形成用遮罩圖案形成步驟，係形成凹部形成用遮罩圖案145a，係具有第3間距p3且由第1硬遮罩143所構成之圖案，在形成如圖7D(o)所示凹部(孔或通孔)144c形成時作為遮罩，該凹部(孔或通孔)144c形成有設於第1配線142與第2配線154之間且連接第1配線142與第2配線154之電極(通孔電極)155。
惟，本實施形態中，第3間距p3與第1間距p1相等，且第4間距p4’，與第3間距p3相等。因此，藉由1次凹部形成用遮罩圖案形成步驟(第1凹部形成用遮罩圖案形成步驟)，能於半導體基板140，對應於第2硬遮罩膜146之所有開口部，形成第1硬遮罩膜145之開口部。
步驟S58，係將第1有機膜151及第2光阻膜152成膜，並形成具有第4間距p4’之第2光阻膜152所構成之圖案152a之步驟，與第1實施形態之步驟S15為同樣之步驟。圖7C(h)顯示步驟S58之步驟進行後之半導體基板之構造剖面圖。
步驟S59係將圖案152a作為蝕刻遮罩，蝕刻第1有機膜151，並形成第2光阻圖案152b之步驟，與第1實施形態之步驟S16為同樣之步驟。圖7C(i)，顯示步驟S59之步驟進行後之半導體基板之構造剖面圖。
又，於步驟S59，將第1有機膜151之開口部之側壁面電漿蝕刻為推拔狀時之條件，可與第1實施形態之步驟S16中，將第1有機膜109之開口部之側壁面電漿蝕刻推拔狀時之條件同。
步驟S60係使用第2光阻圖案152b作為蝕刻遮罩而將第1硬遮罩膜145蝕刻之步驟，係與第1實施形態之步驟S17為同樣之步驟。圖7C(j)顯示步驟S60之步驟進行後之半導體基板之構造剖面圖。
步驟S61係除去第2光阻圖案152b之步驟，係與第1實施形態之步驟S18為同樣之步驟。圖7C(k)顯示步驟S18之步驟進行後之半導體基板之構造剖面圖。
以上，藉由進行步驟S58至步驟S61之步驟，如圖7C(k)所示，形成具有第3間距p3且由第1硬遮罩膜145所構成之凹部形成用遮罩圖案145a。
其次，進行包含步驟S62至步驟S64之溝凹部形成步驟。溝凹部形成步驟，係蝕刻絕緣膜(被蝕刻層)144，如圖7D(o)所示，形成：形成有第2配線154之溝(溝渠)144b，及形成凹部(孔或通孔)144c，該凹部(孔或通孔)144c形成有設於第1配線142與第2配線154之間且連接第1配線142與第2配線154之電極(通孔電極)155。與第1實施形態之中包含步驟S23至步驟S25之溝凹部形成步驟為同樣之步驟。圖7D(1)至圖7D(n)各顯示步驟S62至步驟S64各步驟進行後之半導體基板之構造剖面圖。
藉由進行包含步驟S62至步驟S64之溝凹部形成步驟，使絕緣膜(被蝕刻層)144受蝕刻而經由凹部144a形成溝144b，同時，將步驟S62形成之凹部144a進一步蝕刻，形成凹部144c。
之後，如圖7D(o)所示，將阻障金屬層153成膜，隔著未圖示之種子層以電鍍法形成Cu所構成之第2配線154及電極(通孔電極)155，並以CMP法平坦化，形成第2配線層，與第1實施形態同。
以上，依照本實施形態，以各硬遮罩膜對應於溝形成用遮罩圖案及凹部形成用遮罩圖案之方式使用2層硬遮罩膜，故能防止絕緣膜(被蝕刻層)受O2 電漿灰化損害。又，形成用以形成溝(溝渠)之遮罩圖案之溝形成用遮罩圖案形成步驟中，可應用LLE處理形成微細的凹部形成用遮罩圖案。又，於形成為了形成凹部(孔或通孔)之遮罩圖案的凹部形成用遮罩圖案形成步驟中，可使用具有推拔狀之開口部的圖案形成微細的凹部形成用遮罩圖案。其結果，當以雙金屬鑲嵌法形成解像極限以下之溝(溝渠)之圖案及凹部(孔或通孔)之圖案時，能使溝(溝渠)之圖案及凹部(孔或通孔)之圖案轉印到絕緣膜(被蝕刻層)之轉印精度提高。
又，依照本實施形態，能製造一半導體裝置，於半導體基板上之被蝕刻層包含：溝；設於溝底部，具有尺寸小於溝之開口部之尺寸之開口部的凹部；設於半導體基板上且被蝕刻層之下層之第1配線；設於溝內部之第2配線；設於凹部之內部，連接第1配線與第2配線之電極(通孔電極)。但是，半導體裝置不一定限於包含第1配線、第2配線、及連接第1配線與第2配線之電極(通孔電極)，也可製造一半導體裝置，於半導體基板上之被蝕刻層包含：溝；設於溝底部，具有尺寸小於溝之開口部之尺寸之開口部的凹部。
(第4實施形態)
其次，參照圖8至圖9C，說明本發明之第4實施形態之半導體裝置之製造方法。
圖8顯示本實施形態之半導體裝置之製造方法各步驟程序之流程圖。圖9A至圖9C，顯示用以說明本實施形態半導體裝置之製造方法，係各步驟之中微細圖案之構造示意剖面圖。又，圖8之步驟S71至步驟S81之各步驟進行後之微細圖案之構造，對應於圖9A(a)至圖9C(k)各剖面圖所示構造。又，圖9C(1)顯示之後形成有第2配線後之剖面圖。
本實施形態之半導體裝置之製造方法，於進行溝形成用遮罩圖案形成步驟1次(第1溝形成用遮罩圖案形成步驟)，凹部形成用遮罩圖案形成步驟1次(第1凹部形成用遮罩圖案形成步驟)之點，與第1實施形態不同。
亦即，本實施形態之半導體裝置之製造方法，於溝形成用遮罩圖案形成步驟及凹部形成用遮罩圖案形成步驟其中任一步驟均不進行LLE處理。
本實施形態之半導體裝置之製造方法，如圖8所示包含：成膜步驟、第1溝形成用遮罩圖案形成步驟、第1凹部形成用遮罩圖案形成步驟、溝凹部形成步驟。成膜步驟包含步驟S71之步驟，第1溝形成用遮罩圖案形成步驟包含步驟S72至步驟S74之步驟，第1凹部形成用遮罩圖案形成步驟包含步驟S75至步驟S78之步驟，溝凹部形成步驟包含步驟S79至步驟S81之步驟。
本實施形態之半導體裝置之製造方法，係製造一半導體裝置，該半導體裝置包含：設於半導體基板上之第1配線；設於較第1配線更為上層之第2配線；設於第1配線與第2配線之間，連接第1配線與第2配線之電極(通孔電極)，該半導體裝置之製造方法包含：於第1配線設置後，形成用以形成第2配線與電極(通孔電極)之溝(溝渠)及凹部(孔或通孔)之步驟。
本實施形態之半導體裝置中，準備預先隔著阻障金屬層161設有第1配線162之半導體基板160，與第1實施形態同。
首先，進行包含步驟S71之成膜步驟。步驟S71係將蝕刻阻擋層163、絕緣膜(被蝕刻層)164、第1硬遮罩摸165、第2硬遮罩膜166成膜之步驟，係與第1實施形態之步驟S11之步驟為同樣之步驟。圖9A(a)顯示步驟S71之步驟進行後之半導體基板之構造剖面圖。
其次，進行包含步驟S72至步驟S74之第1溝形成用遮罩圖案形成步驟。第1溝形成用遮罩圖案形成步驟，係形成溝形成用遮罩圖案166a，具有第1間距p1且由第2硬遮罩166所構成之圖案，其係在圖9C(1)所示形成有第2配線172之溝(溝渠)164b形成時作為遮罩。又，第1溝形成用遮罩圖案形成步驟，與第1實施形態之中包含步驟S12至步驟S14之第1溝形成用遮罩圖案形成步驟為相同。圖9A(b)至圖9A(d)各顯示步驟S72至步驟S74各步驟進行後之半導體基板構造剖面圖。
其次，進行包含步驟S75至步驟S78之第1凹部形成用遮罩圖案形成步驟。第1凹部形成用遮罩圖案形成步驟，係形成凹部形成用遮罩圖案165a，其係具有第3間距p3且由第1硬遮罩165所構成之圖案，於凹部(孔或通孔)164c形成時作為遮罩，該凹部(孔或通孔)164c如圖9C(1)所示形成有設於第1配線162與第2配線172之間且連接第1配線162與第2配線172之電極(通孔電極)173。又，第1凹部形成用遮罩圖案形成步驟，與第3實施形態之中包含步驟S58至步驟S61之第1凹部形成用遮罩圖案形成步驟為相同。圖9B(e)至圖9B(h)各顯示步驟S75至步驟S78之各步驟進行後之半導體基板之構造剖面圖。
又，步驟S76中，將第1有機膜169之開口部之側壁面電漿蝕刻為推拔狀時之條件，可與第1實施形態之步驟S16中，將第1有機膜109之開口部之側壁面電漿蝕刻為推拔狀時之條件定為相同。
其次，進行包含步驟S79至步驟S81之溝凹部形成步驟。溝凹部形成步驟，係蝕刻絕緣膜(被蝕刻層)164，形成：圖9C(1)所示第2配線172之溝(溝渠)164b；及凹部(孔或通孔)164c，形成有設於第1配線162與第2配線172之間，連接第1配線162與第2配線172之電極(通孔電極)173，與第1實施形態之中包含步驟S23至步驟S25之溝凹部形成步驟為同樣之步驟。圖9C(i)至圖9C(k)各顯示步驟S79至步驟S81之各步驟進行後之半導體基板之構造剖面圖。
藉由進行包含步驟S79至步驟S81之溝凹部形成步驟，絕緣膜(被蝕刻層)164受蝕刻，隔著凹部164a形成溝164b，且形成凹部164c。
之後，如圖9C(1)所示，將阻障金屬層171成膜，隔著未圖示之種子層以電鍍法形成Cu所構成之第2配線172及電極(通孔電極)173，並以CMP法平坦化，形成第2配線層，與第1實施形態同。
以上，依照本實施形態，將各硬遮罩膜以對應於溝形成用遮罩圖案及凹部形成用遮罩圖案之方式使用2層硬遮罩膜，因此，可防止絕緣膜(被蝕刻層)受O2 電漿灰化損害。又，於形成用以形成凹部(孔或通孔)之遮罩圖案之凹部形成用遮罩圖案形成步驟，可使用具推拔狀之開口部的圖案形成微細的凹部形成用遮罩圖案。其結果，當以雙金屬鑲嵌法形成解像極限以下之溝(溝渠)之圖案及凹部(孔或通孔)之圖案時，能使溝(溝渠)之圖案及凹部(孔或通孔)之圖案轉印到絕緣膜(被蝕刻層)之轉印精度提高。
又，依照本實施形態，可製造一半導體裝置，於半導體基板上之被蝕刻層包含：溝；設於溝底部，具有尺寸小於溝之開口部之尺寸之開口部的凹部；設於半導體基板上且被蝕刻層之下層之第1配線；設於溝內部之第2配線；設於凹部之內部，連接第1配線與第2配線之電極(通孔電極)。但是，半導體裝置並不一定限於包含：第1配線、第2配線、及連接第1配線與第2配線之電極(通孔電極)，也可製造一半導體裝置，於半導體基板上之被蝕刻層，包含：溝；設於溝底部，具有尺寸小於溝之開口部之尺寸之開口部的凹部。
以上已記述本發明之較佳實施形態，但本發明不限於特定實施形態，可在申請專利範圍內記載之本發明之要旨範圍內進行種種變形、變更。
p1．．．第1間距
p2．．．第2間距
p2’．．．第2間距
p3．．．第3間距
p4．．．第4間距
S．．．處理空間
S11~S25、S31~S48、S51~S64、S71~S81．．．步驟
20．．．蝕刻裝置
22．．．處理容器(腔室)
23．．．載置台
24．．．噴淋頭
25．．．TMP(渦輪分子泵浦，Turbo Molecular Pump)
26．．．APC(可調式壓力控制，Adaptive Pressure Control)閥
27．．．高頻電源
28．．．匹配器(Matcher)
29．．．下部氣體供給部
30．．．上部氣體供給部
31．．．第1緩衝室
32．．．第2緩衝室
33．．．氣體通氣孔
34．．．氣體通氣孔
35．．．高頻電源
36．．．整合端
100．．．半導體基板
101．．．阻障金屬層
102．．．第1配線
103．．．蝕刻阻擋層
104．．．絕緣膜(被蝕刻層)
104a．．．凹部
104b．．．溝(溝渠)
104c．．．凹部(孔或通孔)
105．．．第1硬遮罩膜
105b．．．凹部形成用遮罩圖案
106a．．．溝形成用遮罩圖案
106．．．第2硬遮罩膜
107．．．抗反射膜(BARC膜)
108．．．第1光阻膜
108a．．．第1光阻圖案
109．．．第1有機膜
110．．．第2光阻膜
110a．．．圖案
110b．．．第2光阻圖案
111．．．第2有機膜
112．．．第3光阻膜
112a．．．圖案
112b．．．第3光阻圖案
113．．．阻障金屬層
114．．．第2配線
115．．．電極(通孔電極)
120．．．半導體基板
121．．．阻障金屬層
122．．．第1配線
123．．．蝕刻阻擋層
124b．．．溝(溝渠)
124．．．絕緣膜(被蝕刻層)，第2硬遮罩
124a．．．凹部
124b．．．溝
124c．．．凹部(孔或通孔)
125．．．第1硬遮罩膜
125a．．．圖案
125b．．．凹部形成用遮罩圖案
126．．．第2硬遮罩膜
126a．．．圖案
126b．．．溝形成用遮罩圖案
127．．．抗反射膜(BARC膜)
128．．．第1光阻膜
128a．．．第1光阻圖案
129．．．抗反射膜(BARC膜)
130．．．第4光阻膜
130a．．．第4光阻圖案
131．．．第1有機膜
133．．．第2有機膜
135．．．阻障金屬層
136．．．第2配線
137．．．電極(通孔電極)
140．．．半導體基板
141．．．阻障金屬層
142．．．第1配線
143．．．蝕刻阻擋層，第1硬遮罩
144．．．絕緣膜(被蝕刻層)
144a．．．凹部
144b．．．溝(溝渠)
144c．．．凹部(孔或通孔)
145．．．第1硬遮罩膜
145a．．．凹部形成用遮罩圖案
146．．．第2硬遮罩膜
146a．．．圖案
146b．．．溝形成用遮罩圖案
147．．．抗反射膜(BARC膜)
148a．．．光阻圖案
149．．．抗反射膜(BARC膜)
150a．．．光阻圖案
151．．．第1有機膜
152．．．第2光阻膜
152a．．．圖案
152b．．．第2光阻圖案
153．．．阻障金屬層
154．．．第2配線
155．．．電極(通孔電極)
160．．．半導體基板
161．．．阻障金屬層
162．．．第1配線
163．．．蝕刻阻擋層
164．．．絕緣膜(被蝕刻層)
164a．．．凹部
164b．．．溝(溝渠)
164c．．．凹部(孔或通孔)
165．．．第1硬遮罩摸
165a．．．凹部形成用遮罩圖案
166．．．第2硬遮罩膜
166a．．．溝形成用遮罩圖案
169．．．第1有機膜
171．．．阻障金屬層
172．．．第2配線
173．．．電極(通孔電極)
200．．．半導體基板
201．．．阻障金屬層
202．．．第1配線
203．．．SiC膜
204．．．Low-k膜
204a．．．圖案
204b．．．圖案
205．．．TiN膜
205a．．．圖案
206．．．有機膜
207．．．SiO2 膜
208．．．光阻膜
208a．．．圖案
圖1A顯示本發明第1實施形態之半導體裝置之製造方法各步驟之程序之流程圖(其1)。
圖1B顯示本發明第1實施形態之半導體裝置之製造方法各步驟之程序之流程圖(其2)。
圖2A顯示本發明第1實施形態之半導體裝置之製造方法，係各步驟之中微細圖案之構造示意剖面圖(其1)。
圖2B顯示本發明第1實施形態之半導體裝置之製造方法，係各步驟之中微細圖案之構造示意剖面圖(其2)。
圖2C顯示本發明第1實施形態之半導體裝置之製造方法，係各步驟之中微細圖案之構造示意剖面圖(其3)。
圖2D顯示本發明第1實施形態之半導體裝置之製造方法，係各步驟之中微細圖案之構造示意剖面圖(其4)。
圖3顯示本發明第1實施形態之半導體裝置之製造方法使用之蝕刻裝置之構成示意縱剖面圖。
圖4A顯示本發明第2實施形態之半導體裝置之製造方法各步驟程序之流程圖(其1)。
圖4B顯示本發明第2實施形態之半導體裝置之製造方法各步驟程序之流程圖(其2)。
圖5A顯示本發明第2實施形態之半導體裝置之製造方法，係各步驟之中微細圖案之構造示意剖面圖(其1)。
圖5B顯示本發明第2實施形態之半導體裝置之製造方法，係各步驟之中微細圖案之構造示意剖面圖(其2)。
圖5C顯示本發明第2實施形態之半導體裝置之製造方法，係各步驟之中微細圖案之構造示意剖面圖(其3)。
圖5D顯示本發明第2實施形態之半導體裝置之製造方法，係各步驟之中微細圖案之構造示意剖面圖(其4)。
圖5E顯示本發明第2實施形態之半導體裝置之製造方法，係各步驟之中微細圖案之構造示意剖面圖(其5)。
圖6A顯示本發明第3實施形態之半導體裝置之製造方法各步驟程序之流程圖(其1)。
圖6B顯示本發明第3實施形態之半導體裝置之製造方法各步驟程序之流程圖(其2)。
圖7A顯示本發明第3實施形態之半導體裝置之製造方法，係各步驟之中微細圖案之構造示意剖面圖(其1)。
圖7B顯示本發明第3實施形態之半導體裝置之製造方法，係各步驟之中微細圖案之構造示意剖面圖(其2)。
圖7C顯示本發明第3實施形態之半導體裝置之製造方法，係各步驟之中微細圖案之構造示意剖面圖(其3)。
圖7D顯示本發明第3實施形態之半導體裝置之製造方法，係各步驟之中微細圖案之構造示意剖面圖(其4)。
圖8顯示本發明第4實施形態之半導體裝置之製造方法各步驟之程序之流程圖。
圖9A顯示本發明第4實施形態之半導體裝置之製造方法，係各步驟之中微細圖案之構造示意剖面圖(其1)。
圖9B顯示本發明第4實施形態之半導體裝置之製造方法，係各步驟之中微細圖案之構造示意剖面圖(其2)。
圖9C顯示本發明第4實施形態之半導體裝置之製造方法，係各步驟之中微細圖案之構造示意剖面圖(其3)。
圖10顯示習知之半導體裝置之製造方法。
S11．．．步驟
S12．．．步驟
S13．．．步驟
S14．．．步驟
S15．．．步驟
S16．．．步驟
S17．．．步驟
S18．．．步驟

Claims (10)

  1. 一種半導體裝置之製造方法，用以製造一半導體裝置，該半導體裝置於半導體基板上之被蝕刻層包含：溝；及凹部，設於該溝之底部，具有尺寸小於該溝之開口部之尺寸的開口部；其特徵為包含以下步驟：成膜步驟，於被蝕刻層上依序將第1硬遮罩膜及第2硬遮罩膜成膜；第1溝形成用遮罩圖案形成步驟，為了形成溝形成用遮罩圖案，而於該第2硬遮罩膜上將第1光阻膜成膜，該溝形成用遮罩圖案係具有第1間距且由該第2硬遮罩膜所構成之圖案，於形成該溝之圖案時作為蝕刻遮罩；並形成具有第2間距且由該第1光阻膜所構成之第1光阻圖案，將該第1光阻圖案作為蝕刻遮罩，以蝕刻該第2硬遮罩膜；及第1凹部形成用遮罩圖案形成步驟，為了形成凹部形成用遮罩圖案，而於形成有該溝形成用遮罩圖案之該第1硬遮罩膜上，依序將第1有機膜及第2光阻膜成膜，該凹部形成用遮罩圖案係為具有與該第1間距大致相等之第3間距，且由該第1硬遮罩膜所構成之圖案，在該凹部之圖案形成時作為蝕刻遮罩；並形成第2光阻圖案，該第2光阻圖案包含具有以第4間距設置之開口部的該第2光阻膜、及與該第2光阻膜之開口部連通且具有尺寸小於該第2光阻膜之開口部之尺寸之開口部的該第1有機膜，並使用該第2光阻圖案作為蝕刻遮罩，蝕刻該第1硬遮罩膜。
  2. 如申請專利範圍第1項之半導體裝置之製造方法，其中，該第4間距大於該第3間距，且於該第1凹部形成用遮罩圖案形成步驟之後，更包含一第2凹部形成用遮罩圖案形成步驟，依序將第2有機膜及第3光阻膜成膜，並形成第3光阻圖案，該第3光阻圖案包含具有以該第4間距設置之開口部的該第3光阻膜及與該第3光阻膜之開口部連通且具有尺寸小於該第3光阻膜之開口部之尺寸之開口部的該第2有機膜，使用該第3光阻圖案作為蝕刻遮罩，以蝕刻該第1硬遮罩膜。
  3. 如申請專利範圍第1或2項之半導體裝置之製造方法，其中，該第2間距大於該第1間距，且於該第1溝形成用遮罩圖案形成步驟之後，更包含一第2溝形成用遮罩圖案形成步驟，其係將第4光阻膜成膜，並形成具有該第2間距且由該第4光阻膜所構成之第4光阻圖案，將該第4光阻圖案作為蝕刻遮罩，蝕刻該第2硬遮罩膜。
  4. 如申請專利範圍第1或2項之半導體裝置之製造方法，其中，包含一溝及凹部形成步驟，使用該第1硬遮罩膜所構成之該凹部形成用遮罩圖案作為蝕刻遮罩，蝕刻該被蝕刻層後，使用該第2硬遮罩膜所構成之該溝形成用遮罩圖案作為蝕刻遮罩，以蝕刻該第1硬遮罩膜及該被蝕刻層，藉此形成該溝及該凹部。
  5. 如申請專利範圍第1或2項之半導體裝置之製造方法，其中，該半導體裝置包含：第1配線，設於該半導體基板上且於該被蝕刻層之下層；第2配線，設於該溝內部；及電極，設於該凹部之內部，而連接該第1配線與該第2配線。
  6. 如申請專利範圍第1或2項之半導體裝置之製造方法，其中，該第1有機膜之開口部的側壁面為推拔狀。
  7. 如申請專利範圍第2項之半導體裝置之製造方法，其中，該第2有機膜之開口部的側壁面為推拔狀。
  8. 如申請專利範圍第6項之半導體裝置之製造方法，其中，該第1有機膜之開口部之側壁面，係藉由一面於該第1有機膜之開口部之側壁使蝕刻氣體之反應產物附著一面進行蝕刻之方式所形成。
  9. 如申請專利範圍第7項之半導體裝置之製造方法，其中，該第2有機膜之開口部之側壁面，係藉由一面於該第2有機膜之開口部之側壁使蝕刻氣體之反應產物附著一面進行蝕刻之方式所形成。
  10. 如申請專利範圍第8項之半導體裝置之製造方法，其中，該蝕刻氣體包含CF4 及CHF3 中任一種。
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