JP5936507B2

JP5936507B2 - 半導体装置の製造方法

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Publication number: JP5936507B2
Application number: JP2012214864A
Authority: JP
Inventors: 達矢宇佐美
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2012-09-27
Filing date: 2012-09-27
Publication date: 2016-06-22
Anticipated expiration: 2032-09-27
Also published as: JP2014072228A

Description

本発明は、半導体装置の製造方法に関し、例えば層間絶縁膜を有する半導体装置に適用可能な技術である。

半導体装置の微細化に伴い、層間絶縁膜として、酸化シリコンよりも誘電率が低い材料を用いることが検討されている。このような低誘電率材料の一つに、ＳｉＣＯＨ膜がある（例えば特許文献１参照）。特許文献１には、ＳｉＣＯＨ膜からなる層間絶縁膜に、ＳｉＣＯＨ又はＳｉＣＨからなるハードマスク膜を形成し、このハードマスク膜を用いて配線溝を形成することが記載されている。

特開２０１１−６１２２８号公報

ＳｉＣＯＨ膜は加工耐性が低い。このため、通常、ＳｉＣＯＨ膜の上に、ＳｉＣＯＨ膜よりも加工耐性が高い膜を形成することを検討している。このような膜としては、一般的にはプラズマＣＶＤ法によるＳｉＯ_２が用いられる。しかし、プラズマＣＶＤ法によるＳｉＯ_２を形成するときには、モノシランまたはＮ_２０ガス、シロキサン含有ソースおよび酸素ガスが用いられる。これらの酸素含有ガスのプラズマに起因してＳｉＣＯＨ膜の表層からＣが抜けてしまい、比誘電率が高いダメージ層が形成されてしまう。

また、特許文献１には、ハードマスクの材料としてＳｉＣＯＨまたはＳｉＣＨを用いることが開示されている。しかし、これらのハードマスクは、最終的には層間絶縁膜の一部となる。このため、特許文献１に記載のハードマスクは低誘電率の膜であり、フォトレジストを剥離するときのプラズマに対して耐性がない。このため、ハードマスクとしてのＳｉＣＯＨ膜またはＳｉＣＨ膜にダメージ層が形成されてしまう。

上述したダメージ層の深さはバラツキが大きいため、配線間容量にバラツキが発生してしまう。またダメージ層が厚いと、配線間耐圧劣化などの信頼性低下の問題を発生させてしまう。このため、本発明者は、ダメージ層を発生させない半導体装置の製造方法を検討した。
その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

一実施の形態によれば、ＳｉＣＯＨ膜上には、酸素を含まない雰囲気で、Ｓｉを含んでいてＯを含んでいない第１膜が形成される。そして、第１膜の上にハードマスクが形成される。そして、このハードマスクをマスクとしてエッチングが行われることにより、第１膜及びＳｉＣＯＨ膜に凹部又は貫通孔が形成される。そしてこの凹部又は貫通孔内に、導電膜が埋め込まれる。その後、第１膜は除去される。第１膜は、レジストパターンを剥離するときのプラズマに対して耐性を有している。また、第１の膜が絶縁膜の場合には、構造的に第１の膜を一部残してもよい。

前記一実施の形態によれば、ＳｉＣＯＨ膜の表層にダメージ層が形成されることを抑制できる。

第１の実施形態に係る半導体装置ＳＣの製造方法を示す断面図である。第１の実施形態に係る半導体装置ＳＣの製造方法を示す断面図である。第１の実施形態に係る半導体装置ＳＣの製造方法を示す断面図である。第１の実施形態に係る半導体装置ＳＣの製造方法を示す断面図である。第１の実施形態に係る半導体装置ＳＣの製造方法を示す断面図である。第１の実施形態に係る半導体装置ＳＣの製造方法を示す断面図である。第１の実施形態に係る半導体装置ＳＣの製造方法を示す断面図である。第１の実施形態に係る半導体装置ＳＣの製造方法を示す断面図である。第１の実施形態に係る半導体装置ＳＣの製造方法を示す断面図である。第１の実施形態に係る半導体装置ＳＣの製造方法を示す断面図である。第１の実施形態にかかわる半導体装置ＳＣの製造方法を示す断面図である。第１の実施形態に係る半導体装置ＳＣの製造方法を示す断面図である。第２の実施形態に係る半導体装置ＳＣの製造方法を示す断面図である。第２の実施形態に係る半導体装置ＳＣの製造方法を示す断面図である。第２の実施形態に係る半導体装置ＳＣの製造方法を示す断面図である。第２の実施形態に係る半導体装置ＳＣの製造方法を示す断面図である。第２の実施形態に係る半導体装置ＳＣの製造方法を示す断面図である。

以下、実施形態に係る製造方法及びこの方法によって形成される半導体装置について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。

（第１の製造方法）
図１〜図１２は、第１の実施形態に係る半導体装置ＳＣの製造方法を示す断面図である。この半導体装置ＳＣの製造方法は、以下の工程を有している。まず、図１のように基板ＳＵＢに形成された層間絶縁膜上に層間絶縁膜ＩＮＳＬ３を形成する。層間絶縁膜ＩＮＳＬ３は、ＳｉＣＯＨ膜である。次いで、図２のように層間絶縁膜ＩＮＳＬ３上に、第１膜ＣＶＬを形成する。第１膜ＣＶＬは、酸素を含まない雰囲気で形成され、Ｓｉを含んでいてＯを含んでいない。また第１膜ＣＶＬは、後述するレジストパターンＲＳＴの剥離に用いられるプラズマに対して耐性がある膜である。次いで、図３のように、第１膜ＣＶＬ上に、ハードマスクとなる第２膜ＨＤＬを形成する。次いで、図３，４のように、第２膜ＨＤＬ上の反射防止膜ＡＲＣおよびレジストパターンＲＳＴにトレンチパターンを形成し、レジストパターンＲＳＴをマスクとして反射防止膜ＡＲＣ及び第２膜ＨＤＬをエッチングすることにより、ハードマスク膜ＨＤＭを形成する。次いで図５のように、レジストパターンＲＳＴおよび反射防止膜ＡＲＣを除去する。次いで、図６のように、第２の反射防止膜ＡＲＣ２および第２のレジストパターンＲＳＴ２を用いてビアパターンを形成する。次に図７のようにハードマスク膜ＨＤＭで下層をまもりながら、第２のレジストパターンＲＳＴ２をマスクとして第１膜ＣＶＬ及び層間絶縁膜ＩＮＳＬ３をエッチングする。次に図８のように反射防止膜ＡＲＣ２および第２のレジストパターンＲＳＴ２を除去する。次に図９のようにトレンチパターンに加工されたハードマスクＨＤＭをマスクに、トレンチを加工するとともに層間絶縁膜ＩＮＳＬ３のビアの部分およびその下層のエッチングストッパー膜ＥＴＳ１を加工する。これにより、第１膜ＣＶＬ及び層間絶縁膜ＩＮＳＬ３に凹部ＤＥＰが形成される。凹部ＤＥＰは、部分的に貫通孔となっている。次いで、図１０のように、凹部ＤＥＰ内及びハードマスク膜ＨＤＭ上に、導電膜ＭＴＬを形成する。次いで、図１１のように、ハードマスク膜ＨＤＭ上に位置する導電膜ＭＴＬ及びハードマスク膜ＨＤＭおよび第１膜ＣＶＬをＣＭＰなどで除去し、図１２のような半導体装置ＳＣが形成される。以下、詳細にそれぞれの部分について説明する。

まず、図１に示すように基板ＳＵＢを準備する。基板ＳＵＢは、例えばシリコン基板などの半導体基板である。ただし、基板ＳＵＢはＳＯＩ基板であってもよい。次いで、基板ＳＵＢに素子分離膜ＳＴＩを形成する。次いで、基板ＳＵＢにトランジスタＴＲを形成する。

詳細には、まず、基板ＳＵＢにゲート絶縁膜ＧＩＮＳ及びゲート電極ＧＥを形成する。次いで、ゲート電極ＧＥ及び素子分離膜ＳＴＩをマスクとして基板ＳＵＢに不純物を注入する。これにより、基板ＳＵＢにはエクステンション領域ＬＤＤが形成される。次いで、基板ＳＵＢ上及びゲート電極ＧＥ上に、サイドウォールＳＷとなる絶縁膜を形成し、この絶縁膜をエッチバックする。これにより、サイドウォールＳＷが形成される。次いで、サイドウォールＳＷ、ゲート電極ＧＥ、及び素子分離膜ＳＴＩをマスクとして基板ＳＵＢに不純物を注入する。これにより、不純物層ＳＤが形成される。不純物層ＳＤは、トランジスタＴＲのソース及びドレインである。

次いで、素子分離膜ＳＴＩ及びトランジスタＴＲ上に、配線層を必要な層数形成する。配線層は、層間絶縁膜ＩＮＳＬ及び配線ＩＮＣを有している。本図に示す例では、最下層の配線層は層間絶縁膜ＩＮＳＬ１を有している。そして、層間絶縁膜ＩＮＳＬ２には、配線ＩＮＣ１及びバリアメタル膜ＢＭＬが、ダマシン法により形成されている。詳細には、層間絶縁膜ＩＮＳＬ２には配線溝が形成されている。この配線溝の底面及び側面は、バリアメタル膜ＢＭＬで覆われている。そして配線溝のうちバリアメタル膜ＢＭＬの上に位置する空間には、配線ＩＮＣ１が埋め込まれている。配線ＩＮＣ１は、例えば銅配線である。

次いで、層間絶縁膜ＩＮＳＬ２上に、エッチングストッパ膜ＥＴＳ１を形成する。エッチングストッパ膜ＥＴＳ１は、例えばＳｉＣＮ膜である。

次いでエッチングストッパ膜ＥＴＳ１上に、層間絶縁膜ＩＮＳＬ３を形成する。層間絶縁膜ＩＮＳＬ３は多孔質のＳｉＣＯＨ膜であり、例えばプラズマＣＶＤ法を用いて形成される。層間絶縁膜ＩＮＳＬ３の比誘電率は、例えば２．７以下、好ましくは２．５以下である。また層間絶縁膜ＩＮＳＬ３の炭素濃度は、例えば１０ａｔ％以上である。

次いで図２に示すように、層間絶縁膜ＩＮＳＬ３上に第１膜ＣＶＬを形成する。第１膜ＣＶＬは、上記したように、Ｓｉを含んでいてＯを含んでおらず、酸素を含まない雰囲気で形成される。また、後述するレジストパターンを除去するためのプラズマに対して耐性のある膜で形成される。このため、第１膜ＣＶＬを形成するときに層間絶縁膜ＩＮＳＬ３の表層から炭素が引き抜かれることは抑制される。その結果、層間絶縁膜ＩＮＳＬ３の表層にダメージ層が形成されることを抑制できる。第１の膜がプラズマ耐性を有しているため、第１の膜が薄い場合でもその下層のダメージは入りにくい。また第１の膜が絶縁膜の場合は、第１膜を一部残しても層間絶縁膜の一部としても、層間絶縁膜にダメージ層がほとんどない構造が得られる。第１膜ＣＶＬを構成する材料は、例えばＳｉＮ、ＳｉＣ、又はアモルファスシリコンである。第１膜ＣＶＬの膜厚は、例えば１０ｎｍ以上１５０ｎｍ以下である。

第１膜ＣＶＬがＳｉＮ膜である場合、第１膜ＣＶＬは、例えばシラン系のガス（例えばＳｉＨ_４）及びアンモニアガスを原料ガスとするプラズマＣＶＤ法により形成される。この原料ガスには、Ｎ_２やＡｒなどが添加されても良いが、酸素ガスは添加されない。

また第１膜ＣＶＬがＳｉＣおよびＳｉＣＮである場合、第１膜ＣＶＬは、例えばシラン系のガス及びメタンなどの炭化水素ガスを原料ガスや、Ｓｉ―Ｃ結合を含んだ材料、例えばテトラメチルシラン又はトリメチルシランを原料としたプラズマＣＶＤ法により形成される。この原料ガスには、Ａｒなどの不活性ガスが添加されても良いが、酸素ガスは添加されない。また、第１膜ＣＶＬがＳｉＣＮの場合は、原料ガスにアンモニア又は窒素ガスなどが添加される。

また第１膜ＣＶＬがアモルファスシリコンである場合、第１膜ＣＶＬは、例えばシラン系のガスを原料ガスとしたプラズマＣＶＤ法を用いて形成される。この原料ガスには、Ａｒなどの不活性ガスが添加されても良いが、酸素ガスは添加されない。

次いで図３に示すように、第１膜ＣＶＬ上に第２膜ＨＤＬを形成する。第２膜ＨＤＬはハードマスク膜ＨＤＭ（後述）となる膜であり、例えばＴｉＮ膜である。第２膜ＨＤＬがＴｉＮ膜である場合、第２膜ＨＤＬは、例えば反応性スパッタリング法により形成される。

次いで図４に示すように、第２膜ＨＤＬの上に、反射防止膜ＡＲＣ及びレジスト膜を回転塗布法により形成する。次いで、トレンチパターンを形成するためのレジスト膜を露光及び現像する。これにより、レジストパターンＲＳＴが形成される。次いでレジストパターンＲＳＴをマスクとして反射防止膜ＡＲＣ及び第２膜ＨＤＬをエッチングする。これにより、ハードマスク膜ＨＤＭが形成される。

次いで、図５に示すように、トレンチを形成するためのレジストパターンＲＳＴ及び反射防止膜ＡＲＣを、酸素含有プラズマを用いたアッシングおよび剥離液を用いて除去する。

次に、図６に示すように、第２の反射防止膜ＡＲＣ２を形成し、次にビアを形成するための第２のレジストパターンＲＳＴ２を形成する。反射防止膜ＡＲＣ２は、ハードマスク膜ＨＤＭ上及びハードマスク膜ＨＤＭの開口内に形成される。

次に図７に示すように、レジストパターンＲＳＴ２をマスクにして、第２の反射防止膜ＡＲＣ２をドライエッチング加工し、続いてハードマスク膜ＨＤＭで下層を守りながら、第１膜ＣＶＬ及び層間絶縁膜ＩＮＳＬ３の途中までドライエッチング加工する。

次いで、図８に示すように、第２のレジストパターンＲＳＴ２および第２の反射防止膜ＡＲＣ２を、酸素含有プラズマを用いたアッシングおよび剥離液を用いて除去する。

次いで、図９のようにトレンチパターンのハードマスク膜ＨＤＭをマスクとして第１膜ＣＶＬ及び層間絶縁膜ＩＮＳＬ３の残りのビアパターンおよびその下層のエッチングストッパー膜ＥＴＳ１を掘り下げられエッチングする。

次いで、図１０に示すように、凹部ＤＥＰの底面及び側壁、並びにハードマスク膜ＨＤＭ上に、バリアメタル膜ＢＭＬを形成する。バリアメタル膜ＢＭＬは、例えばＴａ及びＴａＮをこの順に積層した膜、Ｔｉ及びＴｉＮをこの順に積層した膜、Ｔａ膜、又はＴｉ膜である。バリアメタル膜ＢＭＬ、シード膜のＣｕ膜、及びめっきＣｕ膜がこの順に埋設形成される。バリアメタル膜ＢＭＬおよびシード膜はスパッタ法により形成される。

次いで図１１に示すように、ハードマスク膜ＨＤＭ上に位置するバリアメタル膜ＢＭＬ及び導電膜ＭＴＬ、及びハードマスク膜ＨＤＭをＣＭＰ（Chemical Mechanical Polishing）法を用いて除去する。

そして図１２に示すように、第１膜ＣＶＬ、並びに第１膜ＣＶＬと同じ高さに位置する導電膜ＭＴＬ及びバリアメタル膜ＢＭＬを、ＣＭＰ法を用いて除去する。これにより、層間絶縁膜ＩＮＳＬには、配線ＩＮＣ２及びビアＶＡが形成される。

その後、必要に応じてエッチングストッパ膜ＥＴＳ１の形成工程から図１２に示した工程を繰り返し、必要な層数の配線層を形成する。

以上、本実施形態によれば、第１膜ＣＶＬとして、酸素を含まない雰囲気で形成される膜を用いている。また第１膜ＣＶＬは、プラズマ剥離耐性のある材料で形成されている。このため、層間絶縁膜ＩＮＳＬ３の表層にダメージ層が形成されることを抑制できる。従って、配線間容量が上昇することを抑制できる。また、配線ＩＮＣ２からのリーク電流が増えたり、配線ＩＮＣ２のＴＤＤＢ耐性が低下することも抑制できる。

（第２の実施形態）
図１３〜図１７は、第２の実施形態に係る半導体装置ＳＣの製造方法を示す断面図である。図１３に示すように、本実施形態において、導電膜ＭＴＬを形成するまでの処理は、以下の点を除いて第１の実施形態と同様である。

まず、第１膜ＣＶＬは、ＳｉＮ膜であるのが好ましい。そして第１膜ＣＶＬが形成されるときの基板ＳＵＢの加熱温度は、３００℃以下に制御される。このようにすると、第１膜ＣＶＬ内に多くの水素原子が取り込まれ、後述するプロセスにおいて好都合になる。なお、基板ＳＵＢは、室温以上に加熱されるのが好ましい。ここで基板ＳＵＢの温度は、例えば基板ＳＵＢを載置しているステージの温度で代用される。

そして、配線ＩＮＣ１上及びバリアメタル膜ＢＭＬ上には、メタルキャップ膜ＭＴＣ１が形成されている。メタルキャップ膜ＭＴＣ１の形成方法は、後述するメタルキャップ膜ＭＴＣ２の形成方法と同様である。

具体的には、導電膜ＭＴＬを形成した後、図１４に示すように、ハードマスク膜ＨＤＭ上に位置するバリアメタル膜ＢＭＬ及び導電膜ＭＴＬ、及びハードマスク膜ＨＤＭをＣＭＰ（Chemical Mechanical Polishing）法を用いて除去する。次いで、第１膜ＣＶＬ及び第１膜ＣＶＬと同じ高さに位置する導電膜ＭＴＬ及びバリアメタル膜ＢＭＬを、ＣＭＰ法を用いて除去する。これにより、バリアメタル膜ＢＭＬ及び配線ＩＮＣ２が形成される。このとき、第１膜ＣＶＬの一部を残す。

次いで図１５に示すように、バリアメタル膜ＢＭＬ上及び配線ＩＮＣ２上に、メタルキャップ膜ＭＴＣ２を、選択成長法を用いて形成する。メタルキャップ膜ＭＴＣ２は、例えばＣｏＷＰであり、例えば無電解めっき法を用いて形成される。このとき、第１膜ＣＶＬの上には、選択不良の金属膜ＭＴが部分的に形成される。

次いで図１６に示すように、第１膜ＣＶＬを除去する。これにより、選択不良の金属膜ＭＴが除去される。なお、この工程は、ウェットエッチングにより行われるのが好ましい。このようにすると、層間絶縁膜ＩＮＳＬ３等にダメージが加わることを抑制できる。

また、第１膜ＣＶＬがＳｉＮ膜であり、第１膜ＣＶＬ中に多くのＨがとりこまれていると、ウェットエッチング時における層間絶縁膜ＩＮＳＬ３と第１膜ＣＶＬのエッチング選択比を大きくすることができる。このエッチング選択比は、第１膜ＣＶＬの成膜温度を低くするほど大きくなる。例えば、ウェットエッチング液として希フッ酸溶液（ＤＨＦ）を用いた場合、第１膜ＣＶＬの成膜温度を３００℃にするとエッチング選択比は１５倍以上になり、第１膜ＣＶＬの成膜温度を２００℃にするとエッチング選択比は４０倍以上になる。

なおこの工程において、配線ＩＮＣ２の上端は、層間絶縁膜ＩＮＳＬ３の上面よりも上に位置する。

その後、図１７に示すように、必要に応じてエッチングストッパ膜ＥＴＳ１の形成工程から図１６に示した工程を繰り返し、必要な層数の配線層を形成する。

本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、メタルキャップ膜ＭＴＣ２を形成するときに生成する金属膜ＭＴを容易に除去することができる。また、第１膜ＣＶＬがＳｉＮ膜であり、第１膜ＣＶＬ中に多くのＨがとりこまれているようにすると、第１膜ＣＶＬを除去するときのエッチング選択比を大きくすることができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

ＡＲＣ反射防止膜
ＡＲＣ２第２の反射防止膜
ＢＭＬバリアメタル膜
ＣＶＬ第１膜
ＤＥＰ凹部
ＧＥゲート電極
ＨＤＬ第２膜
ＨＤＭハードマスク膜
ＩＮＣ配線
ＩＮＣ１配線
ＩＮＣ２配線
ＩＮＳＬ１層間絶縁膜
ＩＮＳＬ２層間絶縁膜
ＩＮＳＬ３層間絶縁膜
ＬＤＤエクステンション領域
ＭＴ金属膜
ＭＴＬ導電膜
ＲＳＴレジストパターン
ＲＳＴ２第２のレジストパターン
ＳＣ半導体装置
ＳＤ不純物層
ＳＴＩ素子分離膜
ＳＵＢ基板
ＴＲトランジスタ

Claims

基板上にＳｉＣＯＨ膜を形成する工程と、
前記ＳｉＣＯＨ膜上に、酸素を含まない雰囲気で、Ｓｉを含んでいてＯを含んでいない第１膜を形成する工程と、
前記第１膜上に、ハードマスクとなる第２膜を形成する工程と、
前記第２膜上にレジストパターンを形成し、前記レジストパターンをマスクとして前記第２膜をエッチングすることにより、前記ハードマスクを形成する工程と、
前記レジストパターンを、プラズマを用いて除去する工程と、
前記ハードマスクをマスクとして前記第１膜及び前記ＳｉＣＯＨ膜をエッチングすることにより、前記第１膜及び前記ＳｉＣＯＨ膜に凹部又は貫通孔を形成する工程と、
前記凹部又は貫通孔内及び前記ハードマスク上に、導電膜を形成する工程と、
前記ハードマスク上に位置する前記導電膜及び前記ハードマスクを除去する工程と、
前記第１膜を除去する工程と、
を備え、
前記第１膜は、前記レジストパターンを剥離するときの前記プラズマに対して耐性を有しており、
前記第１膜上に位置する前記導電膜、及び前記ハードマスクを除去する工程の後、かつ前記第１膜を完全に除去する前に、選択成長法を用いて、前記凹部又は貫通孔内の前記導電膜上に、金属膜を選択成長させる半導体装置の製造方法。
請求項１に記載の半導体装置の製造方法において、
前記第１膜は、ＳｉＮ、ＳｉＣ、又はアモルファスシリコンからなる半導体装置の製造方法。
請求項１に記載の半導体装置の製造方法において、
前記第１膜を除去する工程はウェットエッチングにより行われる半導体装置の製造方法。
請求項３に記載の半導体装置の製造方法において、
前記第１膜はＳｉＮ膜であり、
前記第１膜を形成する工程において、前記基板の加熱温度を３００℃以下にする半導体装置の製造方法。
請求項４に記載の半導体装置の製造方法において、
前記第１膜を形成する工程において、前記基板の加熱温度を室温以上にする半導体装置の製造方法。