KR101402578B1 - 반도체 장치의 제조 방법 및 제조 장치 - Google Patents

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Abstract

반도체 장치의 제조방법은, 기판에 제 1 포토레지스트층을 형성하고, 노광, 현상해서 제 1 포토레지스트 패턴을 형성하는 공정과, 제 1 포토레지스트 패턴을 불용화하는 공정과, 제 1 포토레지스트 패턴의 위에, 제 1 포토레지스트층을 형성하고, 노광, 현상하여, 제 1 포토레지스트 패턴과 교차하는 제 2 포토레지스트 패턴을 형성하는 공정과, 제 2 포토레지스트 패턴을 불용화하는 공정과, 제 1 포토레지스트 패턴 및 제 2 포토레지스트 패턴의 위에, 제 3 포토레지스트층을 형성하고, 노광, 현상하여, 제 3 포토레지스트 패턴을 형성하는 공정에 의해서 마스크층을 형성한다.

Description

반도체 장치의 제조 방법 및 제조 장치 {METHOD AND DEVICE FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 방법 및 제조 장치에 관한 것이다．
종래부터, 반도체 장치의 제조 공정에서는 포토레지스트(photoresist)를 이용한 포토리소그래피(photolithography) 기술에 의해, 미세한 회로 패턴이 형성되고 있다. 또한, 회로 패턴을 더욱 미세화 하기 위해, 사이드월 트랜스퍼(side wall transfer) 프로세스나, 그 밖의 더블 패터닝(double patterning) 프로세스 등이 검토되고 있다.
상기와 같은 포토리소그래피에 있어서의 미세화 기술에서는 처음에 형성한 포토레지스트의 패턴을 하드 마스크에 전사하고, 하드 마스크와 레지스트 마스크를 이용하는 기술이 알려져 있다. 그러나, 이와 같이 패턴을 하드 마스크에 전사하는 경우, 하드 마스크층의 형성 및 하드 마스크층의 에칭 등이 필요하므로, 공정수가 증가한다고 하는 문제가 있다.
이 때문에, 첫번째의 포토레지스트 패턴을 형성한 후에 포토레지스트 패턴의 프리징(freezing)(불용화 처리)을 실행하고, 그 후, 두번째의 포토레지스트 패턴의 형성(포토레지스트의 도포, 노광, 현상)을 실행하여, 2회의 리소그래피 공정을 실행한 후, 이러한 이중의 포토레지스트 패턴을 마스크로 이용하여 에칭을 실행하는 기술이 알려져 있다 (예를 들면, 특허문헌 1 참조).
일본 특허공개공보 제2008-306143호
종래의 반도체 제조 공정에 있어서는 기판상의 원하는 장소에 미세한 홀을 형성하려고 하면, 제 1 스텝에서 V-LINE을 첫번째 노광에 의해 형성하고, 제 2 스텝에서 V-LINE에 직교하는 H-LINE을 두 번째 노광으로 형성한다. 이렇게 하여 얻어진 직교 패턴을 한 번 하드 마스크에 전사하고, 제 3 스텝에서, 소정의 위치에 홀을 형성하기 위한 목적의 패턴을 형성하고, 이것을 하드 마스크에 전사하여 비로소 기판 상에 미세한 랜덤 홀이 얻어졌다.
상기 종래의 반도체 제조 공정에서는, 제 2 스텝에서 미세한 랜덤 홀의 위치에 목적의 패턴을 형성한 레지스트 패턴을 사용할 수 없이 때문에, 상기 3개의 스텝이 필요 하였다.
본 발명은 상기의 점을 감안해서 이루어진 것으로써, 최초의 하드 마스크에의 전사의 스텝을 없애서, 생산 효율을 향상시키는 것을 목적으로 하는 반도체 장치의 제조 방법 및 제조 장치를 제공하고자 하는 것이다.
본 발명의 반도체 장치의 제조 방법의 일 형태는 기판 상에 형성된 피에칭층의 상부에 마스크층을 형성하고, 해당 마스크층을 마스크로 해서 상기 피에칭층의 에칭을 실행하는 공정을 갖는 반도체 장치의 제조 방법으로서, 상기 기판에 제 1 포토레지스트층을 형성하는 제 1 포토레지스트층 형성 공정과, 상기 제 1 포토레지스트층에, 제 1 피치로 정렬한 홀 형상의 제 1 포토레지스트 패턴을 형성하는 제 1 포토레지스트 패턴 형성 공정과, 상기 제 1 포토레지스트 패턴을 불용화하는 불용화 공정과, 상기 제 1 포토레지스트 패턴의 위에, 제 2 포토레지스트층을 형성하는 제 2 포토레지스트층 형성 공정과, 상기 제 2 포토레지스트층에, 상기 제 1 피치보다 넓은 제 2 피치의 패턴을 형성하는 제 2 포토레지스트 패턴 형성 공정에 의해서 상기 마스크층을 형성하는 것을 특징으로 한다.
본 발명의 반도체 장치의 제조 방법의 다른 형태는 기판 상에 형성된 피에칭층의 상부에 마스크층을 형성하고, 해당 마스크층을 마스크로 해서 상기 피에칭층의 에칭을 실행하는 공정을 갖는 반도체 장치의 제조 방법으로서, 상기 기판에 제 1 포토레지스트층을 형성하고, 노광, 현상해서 제 1 포토레지스트 패턴을 형성하는 제 1 패턴 형성 공정과, 상기 제 1 포토레지스트 패턴을 불용화하는 제 1 불용화 공정과, 상기 제 1 포토레지스트 패턴의 위에, 제 2 포토레지스트층을 형성하고, 노광, 현상하여, 상기 제 1 포토레지스트 패턴과 교차하는 제 2 포토레지스트 패턴을 형성하는 제 2 패턴 형성 공정과, 상기 제 2 포토레지스트 패턴을 불용화하는 제 2 불용화 공정과, 상기 제 1 포토레지스트 패턴 및 상기 제 2 포토레지스트 패턴의 위에, 제 3 포토레지스트층을 형성하고, 노광, 현상하여, 제 3 포토레지스트 패턴을 형성하는 제 3 패턴 형성 공정에 의해서 상기 마스크층을 형성하는 것을 특징으로 한다.
본 발명의 반도체 장치의 제조 방법의 다른 형태는 기판 상에 도포된 제 1 포토레지스트에, 제 1 평행한 패턴을 전사하는 공정과, 제 2 포토레지스트에, 상기 제 1 평행한 패턴과 직교하는 제 2 평행한 패턴을 전사하는 공정과, 제 3 포토레지스트에, 제 3 미리 정해진 랜덤 패턴의 홀에 대응한 패턴을 전사하는 공정을 구비한 것을 특징으로 한다.
본 발명의 반도체 장치의 제조 방법의 다른 형태는 기판 상에 도포한 제 1 포토레지스트에 제 1 평행한 패턴을 전사하는 공정과, 제 2 포토레지스트에, 상기 제 1 평행한 패턴에 교차하는 제 2 패턴을 전사하는 공정과, 제 3 포토레지스트에, 제 3 미리 정해진 랜덤 패턴의 홀에 대응한 패턴을 전사하는 공정을 구비한 것을 특징으로 한다.
본 발명에 따르면, 종래에 비해 공정수를 줄여서 효율적으로 미세화 패턴을 형성할 수 있고, 생산 효율을 향상시킬 수 있는 반도체 장치의 제조 방법 및 제조 장치를 제공할 수 있다.
도 1은 본 발명의 반도체 장치의 제조 방법의 일 실시형태의 공정을 설명하기 위한 도면이다.
도 2는 도 1의 반도체 장치의 제조 방법의 공정을 나타내는 흐름도이다.
도 3은 본 발명의 일 실시형태에 따른 반도체 장치의 제조 장치의 구성을 나타내는 평면도이다.
도 4는 도 3의 반도체 장치의 제조 장치의 구성을 나타내는 정면도이다.
도 5는 도 3의 반도체 장치의 제조 장치의 구성을 나타내는 배면(背面)도이다.
이하, 도면을 참조하여 본 발명의 실시형태에 대해 상세하게 설명한다.
도 1은 본 발명의 일 실시형태에 따른 기판으로서의 반도체 웨이퍼의 일부를 확대해서 모식적으로 도시하여, 일 실시형태에 따른 반도체 장치의 제조 방법의 공정을 나타내는 것이다. 또한, 도 2는 일 실시형태에 따른 반도체 장치의 제조 방법의 공정을 나타내는 흐름도이다.
도 1의 (a)에 나타내는 바와 같이, 반도체 웨이퍼(100)의 위에는 절연막(예를 들면, TEOS막)(101), 하드 마스크(102), 반사 방지막(103)이 하측부터 순차적으로 형성되어 있다. 그리고, 본 실시형태에서는 우선, 이 반사 방지막(103)상에 포토레지스트를 도포하고, 노광, 현상을 실행해서 라인 앤드 스페이스 (line-and-space) 형상의 제 1 포토레지스트 패턴(104)을 형성한다(도 2의 공정 201). 도 1의 (a)의 상부에, 상면에서 본 제 1 포토레지스트 패턴(104)의 형상을 모식적으로 나타낸다. 제 1 포토레지스트 패턴(104)의 선폭은, 예를 들면, 40㎚∼50㎚ 정도, 피치는 예를 들면 80㎚∼100㎚ 정도(하프 피치가, 예를 들면, 40㎚∼50㎚ 정도)이며, 이러한 제 1 포토레지스트 패턴(104)의 형성은, 예를 들면, ArF 액침 노광 등에 의해서 실행할 수 있다.
다음에, 도 1의 (b)에 나타내는 바와 같이, 제 1 포토레지스트 패턴(104)을 불용화(不溶化)해서 불용화층(104a)을 형성하는 제 1 불용화 처리(제 1 프리징(freezing) 처리)를 실행한다 (도 2의 공정 202). 제 1 불용화 처리는, 예를 들면, 화학적 프리징 등에 의해서 실행할 수 있다.
다음에, 도 1의 (c)에 나타내는 바와 같이, 제 1 포토레지스트 패턴(104)의 위에, 제 2 포토레지스트(105)를 도포한다 (도 2의 공정 203).
다음에, 도 1의 (d)에 나타내는 바와 같이, 노광, 현상을 실행하여 라인 앤드 스페이스형상의 제 2 포토레지스트 패턴(106)을 형성한다(도 2의 공정 204). 또한, 도 1의 (d)의 상부에 나타내는 바와 같이 상면에서 본 경우, 제 1 포토레지스트 패턴(104)과 제 2 포토레지스트 패턴(106)은 직교하도록 교차해서 형성되어 있다.
다음에, 도 1의 (e)에 나타내는 바와 같이, 제 2 포토레지스트 패턴(106)을 불용화해서 불용화층(106a)을 형성하는 제 2 불용화 처리(제 2 프리징 처리)를 실행한다(도 2의 공정 205). 제 2 불용화 처리는, 예를 들면, 화학적 프리징 등에 의해서 실행할 수 있다.
다음에, 도 1의 (f)에 나타내는 바와 같이, 제 1 포토레지스트 패턴(104) 및 제 2 포토레지스트 패턴(106)의 위에, 제 3 포토레지스트(107)를 도포한다(도 2의 공정 206).
다음에, 도 1의 (g)에 나타내는 바와 같이, 노광, 현상을 실행하여 제 3 포토레지스트 패턴(108)을 형성한다(도 2의 공정 207). 또, 도 1의 (g)의 상부에 나타내는 바와 같이, 상면에서 본 경우, 제 3 포토레지스트 패턴(108)은 랜덤한 패턴으로 되어 있고, 제 1 포토레지스트 패턴(104) 및 제 2 포토레지스트 패턴(106)보다 넓은 피치로 패턴이 형성된 상태로 되어 있다.
이상의 공정에 의해, 좁은 피치로 정렬된 콘택트 홀과, 이들 콘택트 홀보다 넓은 피치로 형성된 랜덤한 형상의 홀이 혼재하는 패턴의 마스크를 형성할 수 있다. 그리고, 이 마스크를 이용하여, 하층의 반사 방지막(103), 하드 마스크(102)를 에칭하고, 또한, 절연막(예를 들면, TEOS막)(101)을 에칭하여, 절연막(101)에 홀을 형성한다.
상기와 같이, 본 실시형태에서는, 패턴을 하드 마스크에 먼저 전사하고, 이 하드 마스크 상에 재차 포토레지스트의 마스크를 형성하는 것이 아니라, 3층의 포토레지스트 패턴으로 이루어지는 마스크를 이용하여, 선폭이 40∼50㎚ 정도, 피치가 80∼100㎚ 정도(하프 피치가 40∼50㎚ 정도)의 밀하게 정렬된 콘택트 홀과, 이들 콘택트 홀보다 넓은 160∼200㎚ 정도의 피치로 형성된 2차원 패턴의 전사를 한 번에 실행할 수 있다. 따라서, 종래에 비해 공정수를 줄여서 효율적으로 미세화 패턴을 형성할 수 있고, 생산 효율의 향상을 도모할 수 있다.
또한, 제 1 포토레지스트 패턴(104)은 80∼100㎚ 정도의 피치의 라인 앤드 스페이스형상이며, 제 2 포토레지스트 패턴(106)은 제 1 포토레지스트 패턴과 동등한 피치로 그것과 직교하는 라인 앤드 스페이스형상이기 때문에, 미세한 위치맞춤을 필요로 하는 일 없이, 80∼100㎚ 정도의 피치로 밀하게 정렬된 콘택트 홀을 형성할 수 있다. 그 후, 제 1 포토레지스트 패턴 및 제 2 포토레지스트 패턴보다도 넓은 160∼200㎚ 정도의 피치의 제 3 포토레지스트 패턴에 의해, 밀하게 정렬된 콘택트 홀 중 소정의 콘택트 홀만을 남길 수 있고, 이에 따라, 모든 패턴에 최소의 해상도를 이용할 필요 없이, 최소 피치의 두 패턴과 그보다도 넓은 피치의 패턴의 3회의 간이한 노광으로 소정 형상의 콘택트 홀을 형성할 수 있다.
즉, 80∼100㎚정도의 피치로 밀하게 정렬된 콘택트 홀을 작성하기 위해서는 패턴을 몇 회인가로 분할할 필요가 있다. 예를 들면, 제 1 포토레지스트 패턴을 홀이 정렬된 패턴으로 하고, 이들 홀의 사이에, 홀이 정렬된 패턴의 제 2 포토레지스트 패턴을 노광할 때에는 정밀한 위치맞춤이 필요하게 되며, 홀의 위치가 어긋날 가능성이 높아진다.
한편, 본 실시형태와 같이 라인 앤드 스페이스형상의 패턴을 직교시켜 홀을 형성하는 경우에는 그러한 정밀한 위치맞춤을 실행하는 일 없이 밀한 피치로 정렬된 콘택트 홀을 형성할 수 있다. 본 실시형태와 같이, 제 1 및 제 2 포토레지스트 패턴의 피치보다도 제 3 포토레지스트 패턴의 피치를 크게 넓힘으로써, 정밀한 위치맞춤을 하지 않아도, 이들 패턴을 중첩하는 것에 의해 제 1 및 제 2 포토레지스트 패턴 중에서 제 3 포토레지스트 패턴의 홀과 중첩된 콘택트 홀만을 선택적으로 형성할 수 있는 기술을 달성할 수 있다.
또한, 본 실시형태에서는 제 1 포토레지스트 패턴(104) 및 제 2 포토레지스트 패턴(106)은 동등한 피치가 직교하는 라인 앤드 스페이스형상을 사용했지만, 이들 피치는 동등하지 않아도 좋고, 패턴은 직교하고 있지 않아도 좋다. 또한, 밀하게 정렬된 홀 패턴을 형성하는 공정에 있어서, 밀하게 정렬된 홀 형상의 패턴을 사용할 수도 있다. 그 경우에는 본 실시형태와 같이 라인 앤드 스페이스형상의 패턴을 교차시키는 방법이 아니라, 1회의 노광, 현상에 의해 밀하게 정렬된 홀 형상의 포토레지스트 패턴을 형성하고, 그 후에는 본 실시형태와 마찬가지의 수순에 의해서 랜덤한 홀 패턴을 형성할 수 있다.
다음에, 상술한 반도체 장치의 제조 방법을 실시하는 반도체 장치의 제조 장치의 실시형태에 대해 설명한다.
도 3∼도 5는 본 실시형태에 따른 반도체 장치의 제조 장치로서의 레지스트 도포/현상 처리 시스템의 구성을 모식적으로 나타내는 것이며, 도 3은 평면도, 도 4는 정면도, 도 5는 배면도이다. 이 레지스트 도포/현상 처리 시스템(1000)은 카세트 스테이션(111)과, 복수의 처리 유닛을 갖는 처리 스테이션(112)과, 처리 스테이션(112)에 인접해서 마련되는 노광 장치(114)와 처리 스테이션(112)의 사이에서 반도체 웨이퍼 W를 수수하기 위한 인터페이스 스테이션(113)을 구비하고 있다.
상기 카세트 스테이션(111)에는 레지스트 도포/현상 처리 시스템(1000)에 있어서 처리를 실행하는 복수개의 반도체 웨이퍼 W가 수평으로 수용된 웨이퍼 카세트(CR)가 다른 시스템으로부터 반입된다. 또한, 반대로 레지스트 도포/현상 처리 시스템(1000)에 있어서의 처리가 종료한 반도체 웨이퍼 W가 수용된 웨이퍼 카세트(CR)가 카세트 스테이션(111)으로부터 다른 시스템에 반출된다. 또한, 카세트 스테이션(111)은 웨이퍼 카세트(CR)와 처리 스테이션(112)의 사이에서의 반도체 웨이퍼 W의 반송을 실행한다.
도 3에 나타내는 바와 같이, 카세트 스테이션(111)의 입구측 단부(도 3중 Y방향 단부)에는 X방향을 따라 연장하는 카세트 탑재대(120)가 마련되어 있다. 이 카세트 탑재대(120)상에 X방향을 따라 일렬로 복수(도 3에서는 5개)의 위치 결정 돌기(120a)가 배치되어 있고, 웨이퍼 카세트(CR)는 웨이퍼 반입출구가 처리 스테이션(112)측을 향하면서 이 돌기(120a)의 위치에 탑재되도록 되어 있다.
카세트 스테이션(111)에는 카세트 탑재대(120)와 처리 스테이션(112)의 사이에 위치하도록, 웨이퍼 반송 기구(121)가 마련되어 있다. 이 웨이퍼 반송 기구(121)는 카세트 배열 방향(X방향) 및 웨이퍼 카세트(CR)중의 반도체 웨이퍼 W의 배열 방향(Z방향)으로 이동 가능한 웨이퍼 반송용 픽(pick)(121a)을 갖고 있고, 이 웨이퍼 반송용 픽(121a)은 도 3에 나타내는 θ방향으로 회전 가능하게 되어 있다. 이에 따라, 웨이퍼 반송용 픽(121a)은 어느 웨이퍼 카세트(CR)에 대해서도 접근 할 수 있고, 또한, 후술하는 처리 스테이션(112)의 제 3 처리 유닛군 G3에 마련된 트랜지션 유닛(transition unit)(TRS-G3)으로 접근 할 수 있도록 되어 있다.
처리 스테이션(112)에는 시스템 앞면측에, 카세트 스테이션(111)측부터 차례로, 제 1 처리 유닛군 G1과 제 2 처리 유닛군 G2가 배치되어 있다. 또한, 시스템 배면측에, 카세트 스테이션(111)측부터 차례로, 제 3 처리 유닛군 G3, 제 4 처리 유닛군 G4 및 제 5 처리 유닛군 G5가 배치되어 있다. 또한, 제 3 처리 유닛군 G3과 제 4 처리 유닛군 G4의 사이에 제 1 주반송부 A1이 배치되고, 제 4 처리 유닛군 G4와 제 5 처리 유닛군 G5의 사이에 제 2 주반송부 A2가 배치되어 있다. 또한, 제 1 주반송부 A1의 배면측에는 제 6 처리 유닛군 G6이 배치되고, 제 2 주반송부 A2의 배면측에는 제 7 처리 유닛군 G7이 배치되어 있다.
도 3 및 도 4에 나타내는 바와 같이, 제 1 처리 유닛군 G1에는 용기 내에서 반도체 웨이퍼 W를 스핀 척에 실어 소정의 처리를 실행하는 액 공급 유닛으로서의 5대의 스피너형 처리 유닛 (spinner processing unit), 예를 들면 3대의 포토레지스트 도포 유닛(COT)과, 노광시의 광의 반사를 방지하는 반사 방지막을 형성하는 2대의 코팅 유닛(BARC)이 총 5단으로 중첩되어 배치되어 있다. 또, 제 2 처리 유닛군 G2에는 5대의 스피너형 처리 유닛, 예를 들면, 전술한 불용화 처리로서의 화학적 프리징을 실시하는 케미칼 프리징 유닛(CHF)과 4대의 현상 유닛(DEV)이 5단으로 중첩되어 배치되어 있다.
도 5에 나타내는 바와 같이, 제 3 처리 유닛군 G3에는 아래부터, 온도 조절 유닛(TCP), 카세트 스테이션(111)과 제 1 주반송부 A1의 사이에서 반도체 웨이퍼 W의 전송부가 되는 트랜지션 유닛(TRS-G3), 원하는 오븐형 처리 유닛 등을 마련할 수 있는 여분의 공간 V, 반도체 웨이퍼 W에 정밀도 높게 온도를 관리하여 가열 처리를 실시하는 3대의 고정밀도 온도 조절 유닛(CPL-G3), 반도체 웨이퍼 W에 소정의 가열 처리를 실시하는 4대의 고온도 열처리 유닛(BAKE)이, 총 10단으로 중첩되어 배치되어 있다.
또한, 제 4 처리 유닛군 G4에는 아래부터, 고정밀도 온도 조절 유닛(CPL-G4), 레지스트 도포 후의 반도체 웨이퍼 W에 가열 처리를 실시하는 4대의 프리베이크(pre-bake) 유닛(PAB), 현상 처리 후의 반도체 웨이퍼 W에 가열 처리를 실시하는 5대의 포스트베이크(post-bake) 유닛(POST)이, 총 10단으로 중첩되어 배치되어 있다.
또한, 제 5 처리 유닛군 G5에는 아래부터, 4대의 고정밀도 온도 조절 유닛(CPL-G5), 6대의 노광후 현상전의 반도체 웨이퍼 W에 가열 처리를 실시하는 노광후 베이크(post-exposure bake) 유닛(PEB)이, 총 10단으로 중첩되어 배치되어 있다.
제 3∼5 처리 유닛군 G3∼G5에 마련되어 있는 고온도 열처리 유닛(BAKE), 프리베이크(pre-bake) 유닛(PAB), 포스트베이크(post-bake) 유닛(POST), 노광후 베이크 유닛(PEB)은, 예를 들면, 모두 동일한 구조로 가열 처리 유닛을 구성한다.
또, 제 3∼5 처리 유닛군 G3∼G5의 적층 단수 및 유닛의 배치는 도시하는 것에 한정되지 않고, 임의로 설정하는 것이 가능하다.
제 6 처리 유닛군 G6에는 아래부터, 2대의 부착 유닛(AD)과, 반도체 웨이퍼 W를 가열하기 위한 2대의 가열 유닛(HP)이 총 4단으로 중첩되어 배치되어 있다.
제 7 처리 유닛군 G7에는 아래부터, 레지스트 막두께를 측정하는 막두께 측정 장치(FTI)와, 반도체 웨이퍼 W의 에지부만을 선택적으로 노광하는 주변 노광 장치(WEE)가 2단으로 중첩되어 배치되어 있다.
도 3에 나타내는 바와 같이, 제 1 주반송부 A1에는 제 1 주 웨이퍼 반송 장치(116)가 마련되고, 제 1 주 웨이퍼 반송 장치(116)는 제 1 처리 유닛군 G1, 제 3 처리 유닛군 G3, 제 4 처리 유닛군 G4와 제 6 처리 유닛군 G6에 구비된 각 유닛에 선택적으로 접근 가능하도록 되어 있다.
제 2 주반송부 A2에는 제 2 주 웨이퍼 반송 장치(117)가 마련되고, 제 2 주 웨이퍼 반송 장치(117)는 제 2 처리 유닛군 G2, 제 4 처리 유닛군 G4, 제 5 처리 유닛군 G5, 제 7 처리 유닛군 G7에 구비된 각 유닛에 선택적으로 접근 가능하게 되어 있다.
제 1 주 웨이퍼 반송 장치(116) 및 제 2 주 웨이퍼 반송 장치(117)에는 반도체 웨이퍼 W를 유지하기 위한 3개의 아암(arm)이 상하 방향으로 적층하여 배치되어 있다. 그리고, 이들 아암에 반도체 웨이퍼 W를 유지하여, X방향, Y방향, Z방향 및 θ방향의 각 방향으로 반송하도록 구성되어 있다.
도 3에 나타내는 바와 같이, 제 1 처리 유닛군 G1과 카세트 스테이션(111)의 사이에는 액 온도 조절 펌프(124) 및 덕트(duct)(128)가 마련되고, 제 2 처리 유닛군 G2와 인터페이스 스테이션(113)의 사이에는 액 온도 조절 펌프(125) 및 덕트(129)가 마련되어 있다. 액 온도 조절 펌프(124, 125)는 각각 제 1 처리 유닛군 G1과 제 2 처리 유닛군 G2에 소정의 처리액을 공급하는 것이다. 또한, 덕트(128, 129)는 레지스트 도포/현상 처리 시스템(1000) 외부에 마련된 도시하지 않은 공기조절기로부터의 청정한 공기를 각 처리 유닛군 G1∼G5의 내부에 공급하기 위한 것이다.
제 1 처리 유닛군 G1∼ 제 7 처리 유닛군 G7은 관리유지를 위해 분리 가능하게 되어 있고, 처리 스테이션(112)의 배면측의 패널도 분리 또는 개폐 가능하게 되어 있다. 또한, 도 4에 나타내는 바와 같이, 제 1 처리 유닛군 G1과 제 2 처리 유닛군 G2의 아래쪽에는 제 1 처리 유닛군 G1과 제 2 처리 유닛군 G2에 소정의 처리액을 공급하는 케미칼 유닛(CHM)(126, 127)이 마련되어 있다.
인터페이스 스테이션(113)은 처리 스테이션(112)측의 제 1 인터페이스 스테이션(113a)과, 노광 장치(114)측의 제 2 인터페이스 스테이션(113b)으로 구성되어 있고, 제 1 인터페이스 스테이션(113a)에는 제 5 처리 유닛군 G5의 개구부와 대면하도록 제 1 웨이퍼 반송체(162)가 배치되고, 제 2 인터페이스 스테이션(113b)에는 X방향으로 이동 가능한 제 2 웨이퍼 반송체(163)가 배치되어 있다.
도 5에 나타내는 바와 같이, 제 1 웨이퍼 반송체(162)의 배면측에는 아래부터 차례로, 노광 장치(114)로부터 반출된 반도체 웨이퍼 W를 일시 수용하는 아웃 버퍼 카세트(out buffer cassette, OUTBR), 노광 장치(114)에 반송되는 반도체 웨이퍼 W를 일시 수용하는 인 버퍼 카세트(in buffer cassette, INBR), 주변 노광 장치(WEE)가 적층되어 구성된 제 8 처리 유닛군 G8이 배치되어 있다. 인 버퍼 카세트(INBR)와 아웃 버퍼 카세트(OUTBR)는 복수개, 예를 들면, 25개의 반도체 웨이퍼 W를 수용할 수 있도록 되어 있다.
또한, 제 1 웨이퍼 반송체(162)의 정면측에는 도 4에 나타내는 바와 같이, 아래부터 차례로, 2단의 고정밀도 온도 조절 유닛(CPL-G9)과, 트랜지션 유닛(TRS-G9)이 적층되어 구성된 제 9 처리 유닛군 G9가 배치되어 있다.
도 3에 나타내는 바와 같이, 제 1 웨이퍼 반송체(162)는 Z방향으로 이동 가능하고 또한 θ방향으로 회전 가능하며, 또한 X-Ｙ면내에 있어서 진퇴 자유로운 웨이퍼 수수용의 포크(162a)를 갖고 있다. 이 포크(162a)는 제 5 처리 유닛군 G5, 제 8 처리 유닛군 G8, 제 9 처리 유닛군 G9의 각 유닛에 대해 선택적으로 접근 가능하고, 이에 따라 이들 유닛간에서의 반도체 웨이퍼 W의 반송을 실행하도록 가능하게 되어 있다.
제 2 웨이퍼 반송체(163)도 마찬가지로, X방향 및 Z방향으로 이동 가능하고 또한 θ방향으로 회전 가능하고, 또한 X-Ｙ면내에 있어서 진퇴 자유로운 웨이퍼 수수용의 포크(163a)를 갖고 있다. 이 포크(163a)는 제 9 처리 유닛군 G9의 각 유닛과, 노광 장치(114)의 인 스테이지(114a) 및 아웃 스테이지(114b)에 대해 선택적으로 접근 가능하고, 이들 각 부의 사이에서 반도체 웨이퍼 W의 반송을 실행할 수 있도록 되어 있다.
도 4에 나타내는 바와 같이, 카세트 스테이션(111)의 하부에는 이 레지스트 도포/현상 처리 시스템(1000) 전체를 제어하는 집중 제어부(119)가 마련되어 있다. 이 집중 제어부(119)는 레지스트 도포/현상 처리 시스템(1000)의 각 유닛 및 각 반송 기구 등의 각 구성부를 제어하는 CPU를 구비한 프로세스 컨트롤러와, 키보드나 디스플레이 등으로 이루어지는 사용자 인터페이스와, 제어 프로그램, 레시피, 각종 데이터베이스 등이 저장된 기억부를 구비하고 있다.
이와 같이 구성된 레지스트 도포/현상 처리 시스템(1000)을 이용하여, 상술한 제 1∼ 제 3 레지스트 패턴의 형성 공정 등을 이하와 같이 실시한다.
우선, 웨이퍼 카세트(CR)로부터 처리전의 반도체 웨이퍼 W를 한 개씩 웨이퍼 반송 기구(121)에 의해 취출하고, 이 반도체 웨이퍼 W를 처리 스테이션(112)의 처리 유닛군 G3에 배치된 트랜지션 유닛(TRS-G3)에 반송한다.
다음에, 반도체 웨이퍼 W에 대해, 온도 조절 유닛(TCP)에서 온도 조절 처리를 실행한 후, 제 1 처리 유닛군 G1에 속하는 코팅 유닛(BARC)으로 반사 방지막의 형성, 가열 유닛(HP)에 의한 가열 처리, 고온도 열처리 유닛(BAKE)에 의한 베이크 처리를 실행한다. 코팅 유닛(BARC)에 의한 반도체 웨이퍼 W에의 반사 방지막의 형성 전에 부착 유닛(AD)에 의해 부착 처리를 실행해도 좋다.
다음에, 고정밀도 온도 조절 유닛(CPL-G4)에서 반도체 웨이퍼 W의 온도 조절을 실행한 후, 반도체 웨이퍼 W를 제 1 처리 유닛군 G1에 속하는 레지스트 도포 유닛(COT)에 반송하고, 포토레지스트의 도포 처리를 실행한다.
다음에, 제 4 처리 유닛군 G4에 마련된 프리베이크 유닛(PAB)에서 반도체 웨이퍼 W에 프리베이크 처리를 실시하고, 주변 노광 장치(WEE)에서 주변 노광 처리를 실시한 후, 고정밀도 온도 조절 유닛(CPL-G9) 등으로 온도 조절한다. 그 후, 반도체 웨이퍼 W를 제 2 웨이퍼 반송체(163)에 의해 노광 장치(114)내에 반송한다.
노광 장치(114)에 의해 노광 처리가 이루어진 반도체 웨이퍼 W는 제 2 웨이퍼 반송체(163)에 의해서 트랜지션 유닛(TRS-G9)에 반입한다. 그 후, 반도체 웨이퍼 W에, 제 5 처리 유닛군 G5에 속하는 노광후 베이크 유닛(PEB)에 의한 노광후 베이크 처리, 제 2 처리 유닛군 G2에 속하는 현상 유닛(DEV)에 의한 현상 처리, 포스트베이크 유닛(POST)에 의한 포스트베이크 처리 등의 온도 조절 처리를 실행한다.
이상의 수순에 의해서, 제 1 포토레지스트 패턴의 패터닝이 실행된다. 다음에, 반도체 웨이퍼 W를 제 2 처리 유닛군 G2에 속하는 케미칼 프리징 유닛(CHF)에 반송하고, 여기서 불용화 처리를 실행한다.
다음에, 상기 레지스트 도포 유닛(COT)에 의한 포토레지스트의 도포 처리에서 케미칼 프리징 유닛(CHF)에 의한 불용화 처리까지의 공정을 반복해서 제 2 포토레지스트 패턴을 형성한다. 또한, 상기 레지스트 도포 유닛(COT)에 의한 포토레지스트의 도포 처리에서 포스트베이크 유닛(POST)에 의한 포스트베이크 처리 등의 온도 조절 처리까지의 공정을 반복해서 제 3 포토레지스트 패턴을 형성한다. 그리고, 이들 제 1∼ 제 3 포토레지스트 패턴을 마스크로 해서, 에칭을 실행한다.
이상, 본 발명을 각 실시형태에 대해 설명했지만, 본 발명은 상술한 각 실시형태에 한정되는 것은 아니고, 각종 변형이 가능하다.
본 발명은 반도체 장치의 제조 분야 등에서 이용할 수 있다. 따라서, 산업상의 이용 가능성을 갖는다.
100 반도체 웨이퍼 101 절연막(TEOS막)
102 하드 마스크 103 반사 방지막(BARC)
104 제 1 포토레지스트 패턴 104a 불용화층
105 제 2 포토레지스트 106 제 2 포토레지스트 패턴
106a 불용화층 107 제 3 포토레지스트
108 제 3 포토레지스트 패턴.

Claims (15)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 기판 상에 형성된 피에칭층의 상부에 마스크층을 형성하고, 해당 마스크층을 마스크로 해서 상기 피에칭층의 에칭을 실행하는 공정을 갖는 반도체 장치의 제조 방법으로서,
    상기 기판에 제 1 포토레지스트층을 형성하고, 노광, 현상해서 제 1 포토레지스트 패턴을 형성하는 제 1 패턴 형성 공정과,
    상기 제 1 포토레지스트 패턴을 불용화하는 제 1 불용화 공정과,
    상기 제 1 포토레지스트 패턴의 위에, 제 2 포토레지스트층을 형성하고, 노광, 현상하여, 상기 제 1 포토레지스트 패턴과 교차하는 제 2 포토레지스트 패턴을 형성하는 제 2 패턴 형성 공정과,
    상기 제 2 포토레지스트 패턴을 불용화하는 제 2 불용화 공정과,
    상기 제 1 포토레지스트 패턴 및 상기 제 2 포토레지스트 패턴의 위에, 제 3 포토레지스트층을 형성하고, 노광, 현상하여, 제 3 포토레지스트 패턴을 형성하는 제 3 패턴 형성 공정
    에 의해서 상기 마스크층을 형성하는 것을 특징으로 하는
    반도체 장치의 제조 방법으로서,
    상기 제 1 패턴 형성 공정과, 상기 제 2 패턴 형성 공정에 의해서, 제 1 피치로 정렬한 홀 형상의 패턴을 형성하고,
    상기 제 3 패턴 형성 공정에 의해서, 상기 제 1 피치보다 넓은 제 2 피치의 패턴을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 삭제
  6. 제 4 항에 있어서,
    상기 제 1 피치는 80∼100㎚이고, 상기 제 2 피치는 160∼200㎚인 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 기판 상에 도포된 제 1 포토레지스트에, 제 1 평행한 패턴을 전사하는 공정과,
    제 2 포토레지스트에, 상기 제 1 평행한 패턴과 직교하는 제 2 평행한 패턴을 전사하는 공정과,
    제 3 포토레지스트에, 미리 정해진 랜덤 형태의 제 3 패턴의 홀에 대응한 패턴을 전사하는 공정
    을 구비한 것을 특징으로 하는
    반도체 장치의 제조 방법으로서,
    상기 미리 정해진 랜덤 형태의 제 3 패턴의 피치는 상기 제 1 평행한 패턴의 피치보다 크고, 상기 제 2 평행한 패턴의 피치보다 큰 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제 7 항에 있어서,
    상기 제 1 평행한 패턴의 피치는 80∼100㎚이고, 상기 제 2 평행한 패턴의 피치는 80∼100㎚이고, 상기 미리 정해진 랜덤 형태의 제 3 패턴의 피치는 160∼200㎚인 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 삭제
  10. 제 7 항에 있어서,
    상기 미리 정해진 랜덤 형태의 제 3 패턴의 홀의 형상이 원 또는 타원인 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 기판 상에 도포한 제 1 포토레지스트에 제 1 평행한 패턴을 전사하는 공정과,
    제 2 포토레지스트에, 상기 제 1 평행한 패턴에 교차하는 제 2 평행한 패턴을 전사하는 공정과,
    제 3 포토레지스트에, 미리 정해진 랜덤 형태의 제 3 패턴의 홀에 대응한 패턴을 전사하는 공정
    을 구비한 것을 특징으로 하는
    반도체 장치의 제조 방법으로서,
    상기 미리 정해진 랜덤 형태의 제 3 패턴의 피치는 상기 제 1 평행한 패턴의 피치보다 크고, 상기 제 2 평행한 패턴의 피치보다 큰 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 삭제
  13. 제 11 항에 있어서,
    상기 제 1 평행한 패턴의 피치는 80∼100㎚이고, 상기 제 2 평행한 패턴의 피치는 80∼100㎚이고, 상기 미리 정해진 랜덤 형태의 제 3 패턴의 피치는 160∼200㎚인 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제 11 항에 있어서,
    상기 미리 정해진 랜덤 형태의 제 3 패턴의 홀의 형상이 원 또는 타원인 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 기판에 포토레지스트층을 형성하는 수단과,
    상기 포토레지스트층을 노광하는 수단과,
    노광된 상기 포토레지스트층을 현상하는 수단과,
    현상된 상기 포토레지스트층을 불용화하는 수단
    을 구비하고, 제4항, 제6항 내지 제8항, 제10항, 제11항, 제13항 및 제14항 중의 어느 한 항에 기재된 반도체 장치의 제조 방법을 실시하도록 구성된 것을 특징으로 하는
    반도체 장치의 제조 장치.
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