JP5544007B2 - 半導体装置の製造方法及び製造装置 - Google Patents

半導体装置の製造方法及び製造装置 Download PDF

Info

Publication number
JP5544007B2
JP5544007B2 JP2012500515A JP2012500515A JP5544007B2 JP 5544007 B2 JP5544007 B2 JP 5544007B2 JP 2012500515 A JP2012500515 A JP 2012500515A JP 2012500515 A JP2012500515 A JP 2012500515A JP 5544007 B2 JP5544007 B2 JP 5544007B2
Authority
JP
Japan
Prior art keywords
pattern
photoresist
manufacturing
semiconductor device
pitch
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2012500515A
Other languages
English (en)
Other versions
JPWO2011102135A1 (ja
Inventor
賢一 小山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Priority to JP2012500515A priority Critical patent/JP5544007B2/ja
Publication of JPWO2011102135A1 publication Critical patent/JPWO2011102135A1/ja
Application granted granted Critical
Publication of JP5544007B2 publication Critical patent/JP5544007B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Photosensitive Polymer And Photoresist Processing (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Description

本発明は、半導体装置の製造方法及び製造装置に関する。
従来から、半導体装置の製造工程では、フォトレジストを用いたフォトリソグラフィー技術により、微細な回路パターンの形成が行われている。また、回路パターンのさらなる微細化を行うために、サイドウォールトランスファー（ＳＷＴ（ｓｉｄｅ ｗａｌｌ ｔｒａｎｓｆｅｒ））プロセスや、その他のダブルパターニング（ＤＰ）プロセス等が検討されている。
上記のようなフォトリソグラフィーにおける微細化技術では、初めに形成したフォトレジストのパターンをハードマスクに転写し、ハードマスクとレジストマスクを用いる技術が知られている。しかしながら、このように一旦パターンをハードマスクに転写する場合、ハードマスク層の形成及びハードマスク層のエッチング等が必要となり、工程数が増えるという問題がある。
このため、第１回目のフォトレジストパターンを形成した後にフォトレジストパターンのフリージング（不溶化処理）を行い、この後、第２回目のフォトレジストパターンの形成（フォトレジスの塗布、露光、現像）を行い、２回のリソグラフィー工程を行った後、この２重のフォトレジストパターンをマスクとして用いてエッチングを行う技術が知られている（例えば、特許文献１参照。）。
特開２００８−３０６１４３公報
従来の半導体製造工程においては、基板上の目的の場所に微細なホールを形成しようとすると、第一のステップでV-LINEを第一回目の露光により形成し、第二ステップでV-LINEに直交するH-LINEを第二回目の露光で形成して得られた直交パターンを一度ハードマスクに転写し、第三ステップで目的とする場所にホールを形成する目的のパターンを形成して、これをハードマスクに転写して初めて基板上に微細なランダムホールが得られた。
これは、第二ステップで微細なランダムホールの場所に目的のパターンを形成したレジストパターンを使用することが出来ないことが三つのステップを要する原因であった。
本発明は、上記の事情に対処してなされたもので、最初のハードマスクへの転写のステップを無くして、生産効率を向上させることを目的とする半導体装置の製造方法及び製造装置を提供しようとするものである。
本発明の半導体装置の製造方法の一態様は、基板上に形成された被エッチング層の上部にマスク層を形成し、当該マスク層をマスクとして前記被エッチング層のエッチングを行う工程を有する半導体装置の製造方法であって、前記基板に第１フォトレジスト層を形成する第１フォトレジスト層形成工程と、前記第１フォトレジスト層に、第１のピッチで整列したホール形状の第１フォトレジストパターンを形成する第１フォトレジストパターン形成工程と、前記第１フォトレジストパターンを不溶化する不溶化工程と、前記第１フォトレジストパターンの上に、第２フォトレジスト層を形成する第２フォトレジスト層形成工程と、前記第２フォトレジスト層に、前記第１のピッチより広い第２のピッチのパターンを形成する第２フォトレジストパターン形成工程と、によって前記マスク層を形成することを特徴とする。
本発明の半導体装置の製造方法の他の態様は、基板上に形成された被エッチング層の上部にマスク層を形成し、当該マスク層をマスクとして前記被エッチング層のエッチングを行う工程を有する半導体装置の製造方法であって、前記基板に第１フォトレジスト層を形成し、露光、現像して第１フォトレジストパターンを形成する第１パターン形成工程と、前記第１フォトレジストパターンを不溶化する第１不溶化工程と、前記第１フォトレジストパターンの上に、第２フォトレジスト層を形成し、露光、現像して、前記第１フォトレジストパターンと交差する第２フォトレジストパターンを形成する第２パターン形成工程と、前記第２フォトレジストパターンを不溶化する第２不溶化工程と、前記第１フォトレジストパターン及び前記第２フォトレジストパターンの上に、第３フォトレジスト層を形成し、露光、現像して、第３フォトレジストパターンを形成する第３パターン形成工程と、によって前記マスク層を形成することを特徴とする。
本発明の半導体装置の製造方法の他の態様は、基板上に塗布された第１のフォトレジストに、第１の平行したパターンを転写する工程と、第２のフォトレジストに、前記第１の平行したパターンと直交する第２の平行したパターンを転写する工程と、第３のフォトレジストに、第３の予め定められたランダムパターンのホールに対応したパターンを転写する工程とを備えたことを特徴とする。
本発明の半導体装置の製造方法の他の態様は、基板上に塗布した第１のフォトレジストに第１の平行したパターンを転写する工程と、第２のフォトレジストに、前記第１の平行したパターンに交差する第２のパターンを転写する工程と、第３のフォトレジストに、第３の予め定められたランダムパターンのホールに対応したパターンを転写する工程とを備えたことを特徴とする。
本発明によれば、従来に比べて工程数を削減して効率良く微細化パターンを形成することができ、生産効率を向上させることのできる半導体装置の製造方法及び製造装置を提供することができる。
本発明の半導体装置の製造方法の一実施形態の工程を説明するための図。 図１の半導体装置の製造方法の工程を示すフローチャート。 本発明の一実施形態に係る半導体装置の製造装置の構成を示す平面図。 図３の半導体装置の製造装置の構成を示す正面図。 図３の半導体装置の製造装置の構成を示す背面図。
以下、本発明の詳細を、図面を参照して実施形態について説明する。
図１は、本発明の一実施形態に係る基板としての半導体ウエハの一部を拡大して模式的に示し、一実施形態にかかる半導体装置の製造方法の工程を示すものである。また、図２は、一実施形態にかかる半導体装置の製造方法の工程を示すフローチャートである。
図１（ａ）に示すように、半導体ウエハ１００の上には、絶縁膜（例えば、ＴＥＯＳ膜）１０１、ハードマスク１０２、反射防止膜１０３が下側からこの順で形成されている。そして、本実施形態では、まずこの反射防止膜１０３上にフォトレジストを塗布し、露光、現像を行ってラインアンドスペース形状の第１フォトレジストパターン１０４を形成する（図２の工程２０１）。なお、図１（ａ）の上部に、上面から見た第１フォトレジストパターン１０４の形状を模式的に示す。この第１フォトレジストパターン１０４の線幅は、例えば、４０ｎｍ〜５０ｎｍ程度、ピッチは、例えば、８０ｎｍ〜１００ｎｍ程度（ハーフピッチが例えば４０ｎｍ〜５０ｎｍ程度）であり、このような第１フォトレジストパターン１０４の形成は、例えばＡｒＦ液浸露光等によって行うことができる。
次に、図１（ｂ）に示すように、第１フォトレジストパターン１０４を不溶化して不溶化層１０４ａを形成する第１不溶化処理（第１フリージング処理）を行う（図２の工程２０２）。この第１不溶化処理は、例えば、ケミカルフリージング等によって行うことができる。
次に、図１（ｃ）に示すように、第１フォトレジストパターン１０４の上に、第２フォトレジスト１０５を塗布する（図２の工程２０３）。
次に、図１（ｄ）に示すように、露光、現像を行ってラインアンドスペース形状の第２フォトレジストパターン１０６を形成する（図２の工程２０４）。なお、図１（ｄ）の上部に示すように、上面から見た場合、第１フォトレジストパターン１０４と第２フォトレジストパターン１０６とは、直交するように交差して形成されている。
次に、図１（ｅ）に示すように、第２フォトレジストパターン１０６を不溶化して不溶化層１０６ａを形成する第２不溶化処理（第２フリージング処理）を行う（図２の工程２０５）。この第２不溶化処理は、例えば、ケミカルフリージング等によって行うことができる。
次に、図１（ｆ）に示すように、第１フォトレジストパターン１０４及び第２フォトレジストパターン１０６の上に、第３フォトレジスト１０７を塗布する（図２の工程２０６）。
次に、図１（ｇ）に示すように、露光、現像を行って第３フォトレジストパターン１０８を形成する（図２の工程２０７）。なお、図１（ｇ）の上部に示すように、上面から見た場合、第３フォトレジストパターン１０８は、ランダムなパターンとなっており、第１フォトレジストパターン１０４及び第２フォトレジストパターン１０６より広いピッチでパターンが形成された状態となっている。
以上の工程により、狭ピッチで整列されたコンタクトホールと、これらのコンタクトホールより広いピッチで形成されたランダムな形状のホールが混在するパターンのマスクを形成することができる。そして、このマスクを用いて、下層の反射防止膜１０３、ハードマスク１０２をエッチングし、さらに、絶縁膜（例えば、ＴＥＯＳ膜）１０１をエッチングして、絶縁膜（例えば、ＴＥＯＳ膜）１０１にホールを形成する。
上記のように、本実施形態では、途中で一旦パターンをハードマスクに転写し、このハードマスク上に再度フォトレジストのマスクを形成するのではなく、３層のフォトレジストパターンからなるマスクを用いて、線幅が40〜50nm程度、ピッチが80〜100nm程度（ハーフピッチが40〜50nm程度）の密に整列したコンタクトホールと、これらのコンタクトホールより広い160〜200nm程度のピッチで形成された２次元パターンの転写を一度に行うことができる。したがって、従来に比べて工程数を削減して効率良く微細化パターンを形成することができ、生産効率の向上を図ることができる。
さらに、第１フォトレジストパターン１０４は80〜100nm程度のピッチのラインアンドスペース形状であり、第２フォトレジストパターン１０６は第１フォトレジストパターンと同等のピッチのこれと直交するラインアンドスペース形状であるため、微細な位置合わせを必要とすることなく、80〜100nm程度のピッチで密に整列されたコンタクトホールを形成することができる。その後、第１フォトレジストパターンおよび第２フォトレジストパターンよりも広い160〜200nm程度のピッチの第３フォトレジストパターンにより、密に整列したコンタクトホールのうち所定のコンタクトホールのみを残すことができ、これにより、全てのパターンに最小の解像度を用いる必要なく、２回の最小ピッチのパターンとそれよりも広いピッチのパターンの３回の簡易な露光で所定形状のコンタクトホールを形成することができる。
すなわち、80〜100nm程度のピッチで密に整列されたコンタクトホールを作成するためにはパターンを何回かに分割する必要があるが、例えば、第１フォトレジストパターンをホールが整列されたパターンとし、これらのホールの間に、ホールが整列されたパターンの第２フォトレジストパターンを露光する際には、精密な位置合わせが必要となり、ホールの位置がずれる可能性が高くなる。
一方、本実施形態のようにラインアンドスペース形状のパターンを直交させてホールを形成する場合は、そのような精密な位置合わせを行うことなく密なピッチで整列されたコンタクトホールを形成することができる。本実施形態のように、第１フォトレジストパターンのピッチよりも第３フォトレジストパターンのピッチを大きく広くすることで、精密な位置合わせをしなくとも、両方のパターンを重ねることにより第１フォトレジストパターンの中から第３フォトレジストパターンと重なったコンタクトホールだけを選択的に形成するという技術が達成できる発明である。
また、本実施形態では第１フォトレジストパターン１０４および第２フォトレジストパターン１０６は同等のピッチの直交するラインアンドスペース形状を使用したが、これらのピッチは同等でなくともよく、パターンは直交していなくともよい。さらに、密に整列したホールパターンを形成する工程において、密に整列したホール形状のパターンを使用することもできる。その場合は、本実施形態のようにラインアンドスペース形状のパターンを交差させる方法ではなく、１回の露光、現像により密に整列したホール形状のフォトレジストパターンを形成し、その後は、本実施形態と同様の手順によってランダムなホールパターンを形成することができる。
次に、上述した半導体装置の製造方法を実施する半導体装置の製造装置の実施形態について説明する。
図３〜５は、本実施形態に係る半導体装置の製造装置としてのレジスト塗布・現像処理システムの構成を模式的に示すものであり、図３は平面図、図４は正面図、図５は背面図である。このレジスト塗布・現像処理システム１００は、カセットステーション１１１と、複数の処理ユニットを有する処理ステーション１１２と、処理ステーション１１２に隣接して設けられる露光装置１１４と処理ステーション１１２との間で半導体ウエハＷを受け渡すためのインターフェイスステーション１１３とを具備している。
上記カセットステーション１１１には、レジスト塗布・現像処理システム１００において処理を行う複数枚の半導体ウエハＷが水平に収容されたウエハカセット（ＣＲ）が他のシステムから搬入される。また、逆にレジスト塗布・現像処理システム１００における処理が終了した半導体ウエハＷが収容されたウエハカセット（ＣＲ）がカセットステーション１１１から他のシステムへ搬出される。さらにカセットステーション１１１はウエハカセット（ＣＲ）と処理ステーション１１２との間での半導体ウエハＷの搬送を行う。
図３に示すように、カセットステーション１１１の入口側端部（図３中Ｙ方向端部）には、Ｘ方向に沿って延在するカセット載置台１２０が設けられている。このカセット載置台１２０上にＸ方向に沿って１列に複数（図３では５個）の位置決め突起１２０ａが配設されており、ウエハカセット（ＣＲ）はウエハ搬入出口を処理ステーション１１２側に向けてこの突起１２０ａの位置に載置されるようになっている。
カセットステーション１１１には、カセット載置台１２０と処理ステーション１１２との間に位置するように、ウエハ搬送機構１２１が設けられている。このウエハ搬送機構１２１は、カセット配列方向（Ｘ方向）およびウエハカセット（ＣＲ）中の半導体ウエハＷの配列方向（Ｚ方向）に移動可能なウエハ搬送用ピック１２１ａを有しており、このウエハ搬送用ピック１２１ａは、図３中に示すθ方向に回転可能とされている。これにより、ウエハ搬送用ピック１２１ａは、いずれのウエハカセット（ＣＲ）に対してもアクセスでき、かつ、後述する処理ステーション１１２の第３処理ユニット群Ｇ３に設けられたトランジションユニット（ＴＲＳ−Ｇ３）にアクセスできるようになっている。
処理ステーション１１２には、システム前面側に、カセットステーション１１１側から順に、第１処理ユニット群Ｇ１と第２処理ユニット群Ｇ２が配設されている。また、システム背面側に、カセットステーション１１１側から順に、第３処理ユニット群Ｇ３、第４処理ユニット群Ｇ４および第５処理ユニット群Ｇ５が配設されている。また、第３処理ユニット群Ｇ３と第４処理ユニット群Ｇ４との間に第１主搬送部Ａ１が配設され、第４処理ユニット群Ｇ４と第５処理ユニット群Ｇ５との間に第２主搬送部Ａ２が配設されている。さらに、第１主搬送部Ａ１の背面側には第６処理ユニット群Ｇ６が配設され、第２主搬送部Ａ２の背面側には第７処理ユニット群Ｇ７が配設されている。
図３および図４に示すように、第１処理ユニット群Ｇ１には、カップ内で半導体ウエハＷをスピンチャックに載せて所定の処理を行う液供給ユニットとしての５台のスピンナ型処理ユニット、例えば、３台のフォトレジスト塗布ユニット（ＣＯＴ）と、露光時の光の反射を防止する反射防止膜を形成する２台のコーティングユニット（ＢＡＲＣ）が計５段に重ねられて配設されている。また第２処理ユニット群Ｇ２には、５台のスピンナ型処理ユニット、例えば、前述した不溶化処理としてのケミカルフリージングを実施するケミカルフリージングユニット（ＣＨＦ）と４台の現像ユニット（ＤＥＶ）が５段に重ねられて配設されている。
図５に示すように、第３処理ユニット群Ｇ３には、下から、温調ユニット（ＴＣＰ）、カセットステーション１１１と第１主搬送部Ａ１との間での半導体ウエハＷの受け渡し部となるトランジションユニット（ＴＲＳ−Ｇ３）、所望のオーブン型処理ユニット等を設けることができるスペア空間Ｖ、半導体ウエハＷに精度のよい温度管理下で加熱処理を施す３台の高精度温調ユニット（ＣＰＬ−Ｇ３）、半導体ウエハＷに所定の加熱処理を施す４台の高温度熱処理ユニット（ＢＡＫＥ）が、合計１０段に重ねられて配設されている。
また、第４処理ユニット群Ｇ４には、下から、高精度温調ユニット（ＣＰＬ−Ｇ４）、レジスト塗布後の半導体ウエハＷに加熱処理を施す４台のプリベークユニット（ＰＡＢ）、現像処理後の半導体ウエハＷに加熱処理を施す５台のポストベークユニット（ＰＯＳＴ）が、合計１０段に重ねられて配設されている。
また、第５処理ユニット群Ｇ５には、下から、４台の高精度温調ユニット（ＣＰＬ−Ｇ５）、６台の露光後現像前の半導体ウエハＷに加熱処理を施すポストエクスポージャーベークユニット（ＰＥＢ）が、合計１０段に重ねられて配設されている。
第３〜５処理ユニット群Ｇ３〜Ｇ５に設けられている高温度熱処理ユニット（ＢＡＫＥ）、プリベークユニット（ＰＡＢ）、ポストベークユニット（ＰＯＳＴ）、ポストエクスポージャーベークユニット（ＰＥＢ）は、例えば、全て同じ構造を有し、加熱処理ユニットを構成する。
なお、第３〜５処理ユニット群Ｇ３〜Ｇ５の積み重ね段数およびユニットの配置は、図示するものに限らず、任意に設定することが可能である。
第６処理ユニット群Ｇ６には、下から、２台のアドヒージョンユニット（ＡＤ）と、半導体ウエハＷを加熱するための２台の加熱ユニット（ＨＰ）とが合計４段に重ねられて配設されている。
第７処理ユニット群Ｇ７には、下から、レジスト膜厚を測定する膜厚測定装置（ＦＴＩ）と、半導体ウエハＷのエッジ部のみを選択的に露光する周辺露光装置（ＷＥＥ）とが２段に重ねられて配設されている。
図３に示すように、第１主搬送部Ａ１には第１主ウエハ搬送装置１１６が設けられ、この第１主ウエハ搬送装置１１６は、第１処理ユニット群Ｇ１、第３処理ユニット群Ｇ３、第４処理ユニット群Ｇ４と第６処理ユニット群Ｇ６に備えられた各ユニットに選択的にアクセス可能となっている。
第２主搬送部Ａ２には第２主ウエハ搬送装置１１７が設けられ、この第２主ウエハ搬送装置１１７は、第２処理ユニット群Ｇ２、第４処理ユニット群Ｇ４、第５処理ユニット群Ｇ５、第７処理ユニット群Ｇ７に備えられた各ユニットに選択的にアクセス可能となっている。
第１主ウエハ搬送装置１１６及び第２主ウエハ搬送装置１１７には、半導体ウエハＷを保持するための３本のアームが上下方向に積層するように配設されている。そして、これらのアームに半導体ウエハＷを保持して、Ｘ方向、Ｙ方向、Ｚ方向及びθ方向の各方向に搬送するよう構成されている。
図３に示すように、第１処理ユニット群Ｇ１とカセットステーション１１１との間には液温調ポンプ１２４およびダクト１２８が設けられ、第２処理ユニット群Ｇ２とインターフェイスステーション１１３との間には液温調ポンプ１２５およびダクト１２９が設けられている。液温調ポンプ１２４、１２５は、それぞれ第１処理ユニット群Ｇ１と第２処理ユニット群Ｇ２に所定の処理液を供給するものである。また、ダクト１２８、１２９は、レジスト塗布・現像処理システム１００外に設けられた図示しない空調器からの清浄な空気を各処理ユニット群Ｇ１〜Ｇ５の内部に供給するためのものである。
第１処理ユニット群Ｇ１〜第７処理ユニット群Ｇ７は、メンテナンスのために取り外しが可能となっており、処理ステーション１１２の背面側のパネルも取り外しまたは開閉可能となっている。また、図４に示すように、第１処理ユニット群Ｇ１と第２処理ユニット群Ｇ２の下方には、第１処理ユニット群Ｇ１と第２処理ユニット群Ｇ２に所定の処理液を供給するケミカルユニット（ＣＨＭ）１２６、１２７が設けられている。
インターフェイスステーション１１３は、処理ステーション１１２側の第１インターフェイスステーション１１３ａと、露光装置１１４側の第２インターフェイスステーション１１３ｂとから構成されており、第１インターフェイスステーション１１３ａには第５処理ユニット群Ｇ５の開口部と対面するように第１ウエハ搬送体１６２が配置され、第２インターフェイスステーション１１３ｂにはＸ方向に移動可能な第２ウエハ搬送体１６３が配置されている。
図５に示すように、第１ウエハ搬送体１６２の背面側には、下から順に、露光装置１１４から搬出された半導体ウエハＷを一時収容するアウト用バッファカセット（ＯＵＴＢＲ）、露光装置１１４に搬送される半導体ウエハＷを一時収容するイン用バッファカセット（ＩＮＢＲ）、周辺露光装置（ＷＥＥ）が積み重ねられて構成された第８処理ユニット群Ｇ８が配置されている。イン用バッファカセット（ＩＮＢＲ）とアウト用バッファカセット（ＯＵＴＢＲ）は、複数枚、例えば２５枚の半導体ウエハＷを収容できるようになっている。
また、第１ウエハ搬送体１６２の正面側には、図４に示すように、下から順に、２段の高精度温調ユニット（ＣＰＬ−Ｇ９）と、トランジションユニット（ＴＲＳ−Ｇ９）とが積み重ねられて構成された第９処理ユニット群Ｇ９が配置されている。
図３に示すように、第１ウエハ搬送体１６２は、Ｚ方向に移動可能かつθ方向に回転可能であり、さらにＸ−Ｙ面内において進退自在なウエハ受け渡し用のフォーク１６２ａを有している。このフォーク１６２ａは、第５処理ユニット群Ｇ５、第８処理ユニット群Ｇ８、第９処理ユニット群Ｇ９の各ユニットに対して選択的にアクセス可能であり、これによりこれらのユニット間での半導体ウエハＷの搬送を行うことが可能となっている。
第２ウエハ搬送体１６３も同様に、Ｘ方向およびＺ方向に移動可能、かつ、θ方向に回転可能であり、さらにＸ−Ｙ面内において進退自在なウエハ受け渡し用のフォーク１６３ａを有している。このフォーク１６３ａは、第９処理ユニット群Ｇ９の各ユニットと、露光装置１１４のインステージ１１４ａおよびアウトステージ１１４ｂに対して選択的にアクセス可能であり、これら各部の間で半導体ウエハＷの搬送を行うことができるようになっている。
図４に示すように、カセットステーション１１１の下部にはこのレジスト塗布・現像処理システム１００全体を制御する集中制御部１１９が設けられている。この集中制御部１１９は、レジスト塗布・現像処理システム１００の各ユニットおよび各搬送機構等の各構成部を制御するＣＰＵを備えたプロセスコントローラと、キーボードやディスプレイ等からなるユーザーインターフェイスと、制御プログラム、レシピ、各種データベース等が格納された記憶部とを備えている。
このように構成されたレジスト塗布・現像処理システム１００を用いて、上述した第１〜第３レジストパターンの形成工程等を以下のように実施する。
まず、ウエハカセット（ＣＲ）から処理前の半導体ウエハＷを１枚ずつウエハ搬送機構１２１により取り出し、この半導体ウエハＷを処理ステーション１１２の処理ユニット群Ｇ３に配置されたトランジションユニット（ＴＲＳ−Ｇ３）に搬送する。
次に、半導体ウエハＷに対し、温調ユニット（ＴＣＰ）で温調処理を行った後、第１処理ユニット群Ｇ１に属するコーティングユニット（ＢＡＲＣ）で反射防止膜の形成、加熱ユニット（ＨＰ）における加熱処理、高温度熱処理ユニット（ＢＡＫＥ）におけるベーク処理を行う。コーティングユニット（ＢＡＲＣ）による半導体ウエハＷへの反射防止膜の形成前にアドヒージョンユニット（ＡＤ）によりアドヒージョン処理を行ってもよい。
次に、高精度温調ユニット（ＣＰＬ−Ｇ４）で半導体ウエハＷの温調を行った後、半導体ウエハＷを第１処理ユニット群Ｇ１に属するレジスト塗布ユニット（ＣＯＴ）へ搬送し、フォトレジストの塗布処理を行う。
次に、第４処理ユニット群Ｇ４に設けられたプリベークユニット（ＰＡＢ）で半導体ウエハＷにプリベーク処理を施し、周辺露光装置（ＷＥＥ）で周辺露光処理を施した後、高精度温調ユニット（ＣＰＬ−Ｇ９）等で温調する。その後、半導体ウエハＷを第２ウエハ搬送体１６３により露光装置１１４内に搬送する。
露光装置１１４により露光処理がなされた半導体ウエハＷは、第２ウエハ搬送体１６３によってトランジションユニット（ＴＲＳ−Ｇ９）に搬入する。この後、半導体ウエハＷに、第５処理ユニット群Ｇ５に属するポストエクスポージャーベークユニット（ＰＥＢ）によるポストエクスポージャーベーク処理、第２処理ユニット群Ｇ２に属する現像ユニット（ＤＥＶ）による現像処理、ポストベークユニット（ＰＯＳＴ）によるポストベーク処理等の温調処理を行う。
以上の手順によって、第１フォトレジストパターンのパターニングが行われる。次に、半導体ウエハＷを第２処理ユニット群Ｇ２に属するケミカルフリージングユニット（ＣＨＦ）に搬送し、ここで不溶化処理を行う。
次に、上記レジスト塗布ユニット（ＣＯＴ）によるフォトレジストの塗布処理からケミカルフリージングユニット（ＣＨＦ）による不溶化処理までの工程を繰り返して第２フォトレジストパターンを形成する。さらに、上記レジスト塗布ユニット（ＣＯＴ）によるフォトレジストの塗布処理からポストベークユニット（ＰＯＳＴ）によるポストベーク処理等の温調処理までの工程を繰り返して第３フォトレジストパターンを形成する。そして、これらの第１〜第３フォトレジストパターンをマスクとして、エッチングを行う。
以上、本発明を各実施形態について説明したが、本発明は、上述した各実施形態に限定されるものではなく、各種の変形が可能であることは勿論である。
本発明は、半導体装置の製造分野等で利用することができる。したがって、産業上の利用可能性を有する。
１００……半導体ウエハ、１０１…絶縁膜（ＴＥＯＳ膜）、１０２……ハードマスク、１０３……反射防止膜（ＢＡＲＣ）、１０４……第１フォトレジストパターン、１０４ａ……不溶化層、１０５……第２フォトレジスト、１０６……第２フォトレジストパターン、１０６ａ……不溶化層、１０７……第３フォトレジスト、１０８……第３フォトレジストパターン。

Claims (12)

  1. 基板上に形成された被エッチング層の上部にマスク層を形成し、当該マスク層をマスクとして前記被エッチング層のエッチングを行う工程を有する半導体装置の製造方法であって、
    前記基板に第１フォトレジスト層を形成し、露光、現像して第１フォトレジストパターンを形成する第１パターン形成工程と、
    前記第１フォトレジストパターンを不溶化する第１不溶化工程と、
    前記第１フォトレジストパターンの上に、第２フォトレジスト層を形成し、露光、現像して、前記第１フォトレジストパターンと交差する第２フォトレジストパターンを形成する第２パターン形成工程と、
    前記第２フォトレジストパターンを不溶化する第２不溶化工程と、
    前記第１フォトレジストパターン及び前記第２フォトレジストパターンの上に、第３フォトレジスト層を形成し、露光、現像して、第３フォトレジストパターンを形成する第３パターン形成工程と、
    によって前記マスク層を形成することを特徴とする半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法であって、
    前記第１パターン形成工程と、前記第２パターン形成工程とによって、第１のピッチで整列したホール形状のパターンを形成し、
    前記第３パターン形成工程によって、前記第１のピッチより広い第２のピッチのパターンを形成する
    ことを特徴とする半導体装置の製造方法。
  3. 請求項２記載の半導体装置の製造方法であって、
    前記第１のピッチは80〜100nmであり、
    前記第２のピッチは160〜200nmである
    ことを特徴とする半導体装置の製造方法。
  4. 基板上に塗布された第１のフォトレジストに、第１の平行したパターンを転写する工程と、
    第２のフォトレジストに、前記第１の平行したパターンと直交する第２の平行したパターンを転写する工程と、
    第３のフォトレジストに、第３の予め定められたランダムパターンのホールに対応したパターンを転写する工程と
    を備えたことを特徴とする半導体装置の製造方法。
  5. 請求項４記載の半導体装置の製造方法であって、
    前記第１の平行したパターンのピッチは80〜100nmであり、
    前記第２の平行したパターンのピッチは80〜100nmであり、
    前記第３の予め定められたランダムパターンのピッチは160〜200nmである
    ことを特徴とする半導体装置の製造方法。
  6. 請求項４記載の半導体装置の製造方法であって、
    前記第３の予め定められたランダムパターンのピッチは、前記第１の平行したパターンのピッチよりも大きく、前記第２の平行したパターンのピッチよりも大きい
    ことを特長とする半導体装置の製造方法。
  7. 請求項４記載の半導体装置の製造方法であって、
    前記第３の予め定められたランダムパターンのホールの形状が真円または楕円である
    ことを特徴とする半導体装置の製造方法。
  8. 基板上に塗布した第１のフォトレジストに第１の平行したパターンを転写する工程と、
    第２のフォトレジストに、前記第１の平行したパターンに交差する第２の平行したパターンを転写する工程と、
    第３のフォトレジストに、第３の予め定められたランダムパターンのホールに対応したパターンを転写する工程と
    を備えたことを特徴とする半導体装置の製造方法。
  9. 請求項８記載の半導体装置の製造方法であって、
    前記第３の予め定められたランダムパターンのピッチは、前記第１の平行したパターンのピッチよりも大きく、前記第２の平行したパターンのピッチよりも大きい
    ことを特長とする半導体装置の製造方法。
  10. 請求項９記載の半導体装置の製造方法であって、
    前記第１の平行したパターンのピッチは80〜100nmであり、
    前記第２の平行したパターンのピッチは80〜100nmであり、
    前記第３の予め定められたランダムパターンのピッチは160〜200nmである
    ことを特徴とする半導体装置の製造方法。
  11. 請求項８〜１０いずれか１項記載の半導体装置の製造方法であって、
    前記第３の予め定められたランダムパターンのホールの形状が真円または楕円である
    ことを特徴とする半導体装置の製造方法。
  12. 基板にフォトレジスト層を形成する手段と、
    前記フォトレジスト層を露光する手段と、
    露光された前記フォトレジスト層を現像する手段と、
    現像された前記フォトレジスト層を不溶化する手段と
    を具備し、請求項１〜１１いずれか１項記載の半導体装置の製造方法を実施するよう構成されたことを特徴とする半導体装置の製造装置。
JP2012500515A 2010-02-19 2011-02-17 半導体装置の製造方法及び製造装置 Active JP5544007B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2012500515A JP5544007B2 (ja) 2010-02-19 2011-02-17 半導体装置の製造方法及び製造装置

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2010035295 2010-02-19
JP2010035295 2010-02-19
JP2012500515A JP5544007B2 (ja) 2010-02-19 2011-02-17 半導体装置の製造方法及び製造装置
PCT/JP2011/000887 WO2011102135A1 (ja) 2010-02-19 2011-02-17 半導体装置の製造方法及び製造装置

Publications (2)

Publication Number Publication Date
JPWO2011102135A1 JPWO2011102135A1 (ja) 2013-06-17
JP5544007B2 true JP5544007B2 (ja) 2014-07-09

Family

ID=44482740

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012500515A Active JP5544007B2 (ja) 2010-02-19 2011-02-17 半導体装置の製造方法及び製造装置

Country Status (5)

Country Link
US (1) US20130040463A1 (ja)
JP (1) JP5544007B2 (ja)
KR (1) KR101402578B1 (ja)
TW (1) TWI445050B (ja)
WO (1) WO2011102135A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230142411A1 (en) * 2020-04-23 2023-05-11 Lg Innotek Co., Ltd. Deposition mask made of metal for oled pixel deposition and method for manufacturing deposition mask

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03108359A (ja) * 1989-09-21 1991-05-08 Sony Corp 配線構造及びその形成方法
JPH0471222A (ja) * 1990-07-12 1992-03-05 Oki Electric Ind Co Ltd パターン形成方法
JP2004348141A (ja) * 2003-05-22 2004-12-09 Taiwan Semiconductor Manufacturing Co 水溶性ネガ型フォトレジスト
JP2009135400A (ja) * 2007-11-29 2009-06-18 Hynix Semiconductor Inc 半導体素子のハードマスクパターン及びその形成方法
JP2009231766A (ja) * 2008-03-25 2009-10-08 Toshiba Corp マーク形成方法
JP2009300978A (ja) * 2008-06-17 2009-12-24 Shin-Etsu Chemical Co Ltd パターン形成方法並びにこれに用いるレジスト材料

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7560197B2 (en) * 2004-02-23 2009-07-14 Kabushiki Kaisha Toshiba Mask pattern data producing method, patterning method, reticle correcting method, reticle manufacturing method, and semiconductor apparatus manufacturing method
JP5158370B2 (ja) * 2008-02-14 2013-03-06 信越化学工業株式会社 ダブルパターン形成方法
US7981592B2 (en) * 2008-04-11 2011-07-19 Sandisk 3D Llc Double patterning method
JP2010135624A (ja) * 2008-12-05 2010-06-17 Tokyo Electron Ltd 半導体装置の製造方法
KR20120124787A (ko) * 2011-05-04 2012-11-14 삼성전자주식회사 반도체 소자의 제조 방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03108359A (ja) * 1989-09-21 1991-05-08 Sony Corp 配線構造及びその形成方法
JPH0471222A (ja) * 1990-07-12 1992-03-05 Oki Electric Ind Co Ltd パターン形成方法
JP2004348141A (ja) * 2003-05-22 2004-12-09 Taiwan Semiconductor Manufacturing Co 水溶性ネガ型フォトレジスト
JP2009135400A (ja) * 2007-11-29 2009-06-18 Hynix Semiconductor Inc 半導体素子のハードマスクパターン及びその形成方法
JP2009231766A (ja) * 2008-03-25 2009-10-08 Toshiba Corp マーク形成方法
JP2009300978A (ja) * 2008-06-17 2009-12-24 Shin-Etsu Chemical Co Ltd パターン形成方法並びにこれに用いるレジスト材料

Also Published As

Publication number Publication date
KR101402578B1 (ko) 2014-05-30
TWI445050B (zh) 2014-07-11
KR20120099529A (ko) 2012-09-10
TW201203314A (en) 2012-01-16
US20130040463A1 (en) 2013-02-14
JPWO2011102135A1 (ja) 2013-06-17
WO2011102135A1 (ja) 2011-08-25

Similar Documents

Publication Publication Date Title
TWI401761B (zh) 基板處理裝置以及使用該裝置轉移基板的方法
JP5338777B2 (ja) 塗布、現像装置、塗布、現像方法及び記憶媒体
US20120312472A1 (en) Semiconductor device manufacturing apparatus
KR101403832B1 (ko) 반도체 장치의 제조 방법 및 반도체 장치의 제조 장치
JP2010080903A (ja) パターン形成方法、半導体装置の製造方法及び半導体装置の製造装置
JP2009164205A (ja) パターン形成方法、半導体製造装置及び記憶媒体
KR20150098583A (ko) 반도체 장치의 제조 방법 및 반도체 제조 장치
JP5544007B2 (ja) 半導体装置の製造方法及び製造装置
JP4814976B2 (ja) レジスト塗布処理方法及びレジストパターンの形成方法。
JP2007188925A (ja) 基板処理方法
CN109935515A (zh) 形成图形的方法
JP5837525B2 (ja) 基板処理方法、プログラム及びコンピュータ記憶媒体
WO2013051383A1 (ja) フォトレジストパターン形成方法及びエッチングマスク形成方法
CN112992784B (zh) 半导体结构及其形成方法
US9653293B2 (en) Semiconductor device manufacturing method and semiconductor device manufacturing apparatus
JPH10163292A (ja) 処理装置
JP5847738B2 (ja) 基板処理方法、プログラム及びコンピュータ記憶媒体
TW202314398A (zh) 基板處理設備
JP2009158746A (ja) 基板の処理方法、プログラム、コンピュータ記憶媒体及び基板処理システム
JP2007188924A (ja) 基板処理方法
CN110931351A (zh) 半导体结构的制备方法

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130806

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20131003

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140430

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140509

R150 Certificate of patent or registration of utility model

Ref document number: 5544007

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250