JP3034538B2 - 配線構造の形成方法 - Google Patents
配線構造の形成方法Info
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- JP3034538B2 JP3034538B2 JP1245575A JP24557589A JP3034538B2 JP 3034538 B2 JP3034538 B2 JP 3034538B2 JP 1245575 A JP1245575 A JP 1245575A JP 24557589 A JP24557589 A JP 24557589A JP 3034538 B2 JP3034538 B2 JP 3034538B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、配線構造の形成方法に関し、例えば高集積
の半導体集積回路に適用して好適なものである。
の半導体集積回路に適用して好適なものである。
本発明は、コンタクトホールを通じて下層の導電層に
配線がコンタクトし、配線とコンタクトホールとが自己
整合的に形成され、かつ、配線の長手方向の端面とこの
長手方向のコンタクトホールの側面とが互いにほぼ一致
している配線構造の形成方法であって、半導体基板上に
形成された絶縁膜上に、形成すべき配線の形状に対応し
た形状の第１の開口を有する第１のレジストパターンを
形成する工程と、第１のレジストパターンをマスクとし
て絶縁膜をその膜厚方向の途中までエッチングすること
により溝を形成する工程と、第１のレジストパターンに
不溶化処理を施した後、第１のレジストパターンの第１
の開口と交差する第２の開口を有する第２のレジストパ
ターンを形成する工程と、第１のレジストパターン及び
第２のレジストパターンをマスクとして絶縁膜をエッチ
ングすることによりコンタクトホールを形成する工程
と、第１のレジストパターン及び第２のレジストパター
ンを除去する工程と、配線形成用の導体膜を全面に形成
する工程と、導体膜を絶縁膜が露出するまでエッチバッ
クすることにより絶縁膜の溝及びコンタクトホールの内
部に埋め込まれた配線を形成する工程とを具備する。
配線がコンタクトし、配線とコンタクトホールとが自己
整合的に形成され、かつ、配線の長手方向の端面とこの
長手方向のコンタクトホールの側面とが互いにほぼ一致
している配線構造の形成方法であって、半導体基板上に
形成された絶縁膜上に、形成すべき配線の形状に対応し
た形状の第１の開口を有する第１のレジストパターンを
形成する工程と、第１のレジストパターンをマスクとし
て絶縁膜をその膜厚方向の途中までエッチングすること
により溝を形成する工程と、第１のレジストパターンに
不溶化処理を施した後、第１のレジストパターンの第１
の開口と交差する第２の開口を有する第２のレジストパ
ターンを形成する工程と、第１のレジストパターン及び
第２のレジストパターンをマスクとして絶縁膜をエッチ
ングすることによりコンタクトホールを形成する工程
と、第１のレジストパターン及び第２のレジストパター
ンを除去する工程と、配線形成用の導体膜を全面に形成
する工程と、導体膜を絶縁膜が露出するまでエッチバッ
クすることにより絶縁膜の溝及びコンタクトホールの内
部に埋め込まれた配線を形成する工程とを具備する。
本発明によって、配線間の間隔の縮小を図ることがで
き、例えば高集積密度の半導体集積回路を実現すること
ができる。
き、例えば高集積密度の半導体集積回路を実現すること
ができる。
従来、半導体集積回路においてコンタクトホールに合
わせて上層配線を形成する場合には、次のような方法が
用いられている。すなわち、第９図に示すように、まず
図示省略した層間絶縁膜にコンタクトホールＣ′を形成
する。次に、全面に例えばアルミニウム（Al）膜を形成
した後、このAl膜上にリソグラフィーによりレジストパ
ターン（図示せず）を形成する。次に、このレジストパ
ターンをマスクとしてこのAl膜をエッチングすることに
より配線101を形成する。この場合、このレジストパタ
ーンを形成するためのリソグラフィー工程における露光
時には合わせずれが生じることから、配線101のうちの
コンタクトホールＣ′の周囲の部分101aは、この合わせ
ずれに対するマージン分だけその幅を大きくする必要が
ある。
わせて上層配線を形成する場合には、次のような方法が
用いられている。すなわち、第９図に示すように、まず
図示省略した層間絶縁膜にコンタクトホールＣ′を形成
する。次に、全面に例えばアルミニウム（Al）膜を形成
した後、このAl膜上にリソグラフィーによりレジストパ
ターン（図示せず）を形成する。次に、このレジストパ
ターンをマスクとしてこのAl膜をエッチングすることに
より配線101を形成する。この場合、このレジストパタ
ーンを形成するためのリソグラフィー工程における露光
時には合わせずれが生じることから、配線101のうちの
コンタクトホールＣ′の周囲の部分101aは、この合わせ
ずれに対するマージン分だけその幅を大きくする必要が
ある。
上述のように、第９図に示す従来の配線構造において
は、配線101のうちのコンタクトホールＣ′の周囲の部
分101aの幅を他の部分に比べて大きくする必要があるこ
とから、隣接する配線101間の間隔を縮小することが難
しく、これが半導体集積回路の高集積密度化を図る上で
障害となっていた。
は、配線101のうちのコンタクトホールＣ′の周囲の部
分101aの幅を他の部分に比べて大きくする必要があるこ
とから、隣接する配線101間の間隔を縮小することが難
しく、これが半導体集積回路の高集積密度化を図る上で
障害となっていた。
従って本発明の目的は、配線間の間隔が小さい配線構
造を形成することができる配線構造の形成方法を提供す
ることにある。
造を形成することができる配線構造の形成方法を提供す
ることにある。
上記目的を達成するために、本発明は、コンタクトホ
ール（Ｃ）を通じて下層の導電層に配線（３）がコンタ
クトし、配線（３）とコンタクトホール（Ｃ）とが自己
整合的に形成され、かつ、配線（３）の長手方向の端面
とこの長手方向のコンタンクトホール（Ｃ）の側面とが
互いにほぼ一致している配線構造の形成方法であって、
半導体基板（１）上に形成された絶縁膜（２）上に、形
成すべき配線（３）の形状に対応した形状の第１の開口
（4a）を有する第１のレジストパターン（４）を形成す
る工程と、第１のレジストパターン（４）をマスクとし
て絶縁膜（２）をその膜厚方向の途中までエッチングす
ることにより溝（2a）を形成する工程と、第１のレジス
トパターン（４）に不溶化処理を施した後、第１のレジ
ストパターン（４）の第１の開口（4a）と交差する第２
の開口（5a）を有する第２のレジストパターン（５）を
形成する工程と、第１のレジストパターン（４）及び第
２のレジストパターン（５）をマスクとして絶縁膜
（２）をエッチングすることによりコンタクトホール
（Ｃ）を形成する工程と、第１のレジストパターン
（４）及び第２のレジストパターン（５）を除去する工
程と、配線形成用の導体膜（６）を全面に形成する工程
と、導体膜（６）を絶縁膜（２）が露出するまでエッチ
バックすることにより絶縁膜（２）の溝（2a）及びコン
タクトホール（Ｃ）の内部に埋め込まれた配線（３）を
形成する工程とを具備する。
ール（Ｃ）を通じて下層の導電層に配線（３）がコンタ
クトし、配線（３）とコンタクトホール（Ｃ）とが自己
整合的に形成され、かつ、配線（３）の長手方向の端面
とこの長手方向のコンタンクトホール（Ｃ）の側面とが
互いにほぼ一致している配線構造の形成方法であって、
半導体基板（１）上に形成された絶縁膜（２）上に、形
成すべき配線（３）の形状に対応した形状の第１の開口
（4a）を有する第１のレジストパターン（４）を形成す
る工程と、第１のレジストパターン（４）をマスクとし
て絶縁膜（２）をその膜厚方向の途中までエッチングす
ることにより溝（2a）を形成する工程と、第１のレジス
トパターン（４）に不溶化処理を施した後、第１のレジ
ストパターン（４）の第１の開口（4a）と交差する第２
の開口（5a）を有する第２のレジストパターン（５）を
形成する工程と、第１のレジストパターン（４）及び第
２のレジストパターン（５）をマスクとして絶縁膜
（２）をエッチングすることによりコンタクトホール
（Ｃ）を形成する工程と、第１のレジストパターン
（４）及び第２のレジストパターン（５）を除去する工
程と、配線形成用の導体膜（６）を全面に形成する工程
と、導体膜（６）を絶縁膜（２）が露出するまでエッチ
バックすることにより絶縁膜（２）の溝（2a）及びコン
タクトホール（Ｃ）の内部に埋め込まれた配線（３）を
形成する工程とを具備する。
第１のレジストパターン（４）の第１の開口（4a）と
第２のレジストパターン（５）の第２の開口（5a）との
交差角度は、最も一般的には90゜とされ、この場合には
平面形状が長方形または正方形のコンタクホール（Ｃ）
が形成される。しかし、この交差角度は90゜以外の角度
とすることも可能であり、この場合には平面形状が平行
四辺形のコンタクトホール（Ｃ）が形成される。
第２のレジストパターン（５）の第２の開口（5a）との
交差角度は、最も一般的には90゜とされ、この場合には
平面形状が長方形または正方形のコンタクホール（Ｃ）
が形成される。しかし、この交差角度は90゜以外の角度
とすることも可能であり、この場合には平面形状が平行
四辺形のコンタクトホール（Ｃ）が形成される。
半導体基板（１）上に形成される絶縁膜は、単層構造
としてもよいし、多層構造としてもよい。絶縁膜を単層
構造とする場合には、この絶縁膜としては例えばSiO2膜
を用いることができる。また、絶縁膜を多層構造とする
場合には、互いに選択エッチングが可能な絶縁膜を組み
合わせるのが好ましい。具体的には、この多層構造の絶
縁膜としては、例えばSi3N4膜上にSiO2膜を形成したも
のなどを用いることができる。
としてもよいし、多層構造としてもよい。絶縁膜を単層
構造とする場合には、この絶縁膜としては例えばSiO2膜
を用いることができる。また、絶縁膜を多層構造とする
場合には、互いに選択エッチングが可能な絶縁膜を組み
合わせるのが好ましい。具体的には、この多層構造の絶
縁膜としては、例えばSi3N4膜上にSiO2膜を形成したも
のなどを用いることができる。
配線形成用の導体膜（６）としては、タングステン
（Ｗ）膜その他の金属膜や高融点金属シリサイド膜など
の各種の導電材料の膜を用いることができる。
（Ｗ）膜その他の金属膜や高融点金属シリサイド膜など
の各種の導電材料の膜を用いることができる。
上述のように構成された本発明の配線構造の形成方法
によれば、第１のレジストパターン（４）及び第２のレ
ジストパターン（５）をマスクとして絶縁膜（２）をエ
ッチングすることにより、溝（2a）に対して自己整合的
にコンタクトホール（Ｃ）を形成することができる。こ
の場合、溝（2a）の長手方向の側面とこの長手方向のコ
ンタクトホール（Ｃ）の側面とは互いに一致する。そし
て、導体膜（６）をエッチバックすることにより溝（2
a）及びコンタクトホール（Ｃ）の内部に埋め込まれて
形成された配線（３）は、コンタクトホール（Ｃ）に対
して自己整合となる。この場合、配線（３）の長手方向
の端面とこの長手方向のコンタクトホール（Ｃ）の側面
とは互いに一致する。以上より、コンタクトホール
（Ｃ）の周囲の部分の配線（３）の幅を大きくする必要
がなくなり、従って配線（３）間の間隔が小さい配線構
造を形成することができる。そして、これによって、高
集積密度の半導体集積回路を実現することができる。
によれば、第１のレジストパターン（４）及び第２のレ
ジストパターン（５）をマスクとして絶縁膜（２）をエ
ッチングすることにより、溝（2a）に対して自己整合的
にコンタクトホール（Ｃ）を形成することができる。こ
の場合、溝（2a）の長手方向の側面とこの長手方向のコ
ンタクトホール（Ｃ）の側面とは互いに一致する。そし
て、導体膜（６）をエッチバックすることにより溝（2
a）及びコンタクトホール（Ｃ）の内部に埋め込まれて
形成された配線（３）は、コンタクトホール（Ｃ）に対
して自己整合となる。この場合、配線（３）の長手方向
の端面とこの長手方向のコンタクトホール（Ｃ）の側面
とは互いに一致する。以上より、コンタクトホール
（Ｃ）の周囲の部分の配線（３）の幅を大きくする必要
がなくなり、従って配線（３）間の間隔が小さい配線構
造を形成することができる。そして、これによって、高
集積密度の半導体集積回路を実現することができる。
以下、本発明の実施例について図面を参照しながら説
明する。なお、実施例の全図において、同一または対応
する部分には同一の符号を付す。
明する。なお、実施例の全図において、同一または対応
する部分には同一の符号を付す。
第１図は本発明の一実施例による半導体集積回路を示
し、特にその配線部を示したものである。第２図及び第
３図はそれぞれ第１図のII−II線及びIII−III線に沿っ
ての断面を示す。
し、特にその配線部を示したものである。第２図及び第
３図はそれぞれ第１図のII−II線及びIII−III線に沿っ
ての断面を示す。
第１図、第２図及び第３図に示すように、この実施例
による半導体集積回路においては、例えばシリコン（S
i）基板１上に例えばSiO2膜２が形成されている。このS
iO2膜２には細長い溝2aが形成され、この溝2aの長手方
向の途中の部分にコンタクトホールＣが形成されてい
る。この場合、この溝2aの長手方向の側面とこの長手方
向のコンタクトホールＣの側面とは互いに一致してい
る。符号３は例えばＷ膜のような金属膜から成る配線を
示す。この配線３は溝2a及びコンタクトホールＣの内部
に埋め込まれており、その表面はSiO2膜２の表面とほぼ
同一平面上にある。そして、この配線３は、コンタクト
ホールＣを通じて、Si基板１中に形成された拡散層（図
示せず）にコンタクトしている。この場合、配線３の長
手方向の端面とこの上手方向のコンタクトホールＣの側
面とは互いに一致している。
による半導体集積回路においては、例えばシリコン（S
i）基板１上に例えばSiO2膜２が形成されている。このS
iO2膜２には細長い溝2aが形成され、この溝2aの長手方
向の途中の部分にコンタクトホールＣが形成されてい
る。この場合、この溝2aの長手方向の側面とこの長手方
向のコンタクトホールＣの側面とは互いに一致してい
る。符号３は例えばＷ膜のような金属膜から成る配線を
示す。この配線３は溝2a及びコンタクトホールＣの内部
に埋め込まれており、その表面はSiO2膜２の表面とほぼ
同一平面上にある。そして、この配線３は、コンタクト
ホールＣを通じて、Si基板１中に形成された拡散層（図
示せず）にコンタクトしている。この場合、配線３の長
手方向の端面とこの上手方向のコンタクトホールＣの側
面とは互いに一致している。
次に、上述のように構成されたこの実施例による半導
体集積回路の製造方法を第４図Ａ〜第４図Ｆを参照しな
がら説明する。
体集積回路の製造方法を第４図Ａ〜第４図Ｆを参照しな
がら説明する。
第４図Ａに示すように、まずSi基板１上にSiO2膜２を
形成した後、このSiO2膜２上に、形成すべき配線３の形
状に対応した形状の開口4aを有する第１のレジストパタ
ーン４をリソグラフィーにより形成する。
形成した後、このSiO2膜２上に、形成すべき配線３の形
状に対応した形状の開口4aを有する第１のレジストパタ
ーン４をリソグラフィーにより形成する。
次に、この第１のレジストパターン４をマスクとし
て、形成すべき配線３の厚さに相当する深さまでSiO2膜
２を例えば反応性イオンエッチング（RIE）法により基
板表面と垂直方向にエッチングする。これによって、第
４図Ｂに示すように、SiO2膜２に溝2aが形成される。
て、形成すべき配線３の厚さに相当する深さまでSiO2膜
２を例えば反応性イオンエッチング（RIE）法により基
板表面と垂直方向にエッチングする。これによって、第
４図Ｂに示すように、SiO2膜２に溝2aが形成される。
次に、第４図Ｃに示すように、第１のレジストパター
ン４及び溝2a上に、この第１のレジストパターン４の開
口4aとほぼ直交する開口5a（第１図参照）を有する第２
のレジストパターン５をリソグラフィーにより形成す
る。なお、この第２のレジストパターン５を形成するた
めの現像の際に第１のレジストパターン４が現像されな
いようにするために、第１のレジストパターン４及び第
２のレジストパターン５のうちの一方をネガ型とし、他
方をポジ型とするか、あるいは第２のレジストパターン
５を形成する前に、第１のレジストパターン４がこの第
２のレジストパターン５を形成する際に用いられる現像
液に対して不溶となるようにこの第１のレジストパター
ン４にあらかじめ不溶化処理を施しておく必要がある。
ン４及び溝2a上に、この第１のレジストパターン４の開
口4aとほぼ直交する開口5a（第１図参照）を有する第２
のレジストパターン５をリソグラフィーにより形成す
る。なお、この第２のレジストパターン５を形成するた
めの現像の際に第１のレジストパターン４が現像されな
いようにするために、第１のレジストパターン４及び第
２のレジストパターン５のうちの一方をネガ型とし、他
方をポジ型とするか、あるいは第２のレジストパターン
５を形成する前に、第１のレジストパターン４がこの第
２のレジストパターン５を形成する際に用いられる現像
液に対して不溶となるようにこの第１のレジストパター
ン４にあらかじめ不溶化処理を施しておく必要がある。
次に、この第２のレジストパターン５及び第１のレジ
ストパターン４をマスクとしてSiO2膜２を例えばRIE法
により基板表面と垂直方向にエッチングして、第４図Ｄ
に示すように、コンタクトホールＣを形成する。このコ
ンタクトホールＣは、溝2aに対して自己整合的に形成さ
れる。
ストパターン４をマスクとしてSiO2膜２を例えばRIE法
により基板表面と垂直方向にエッチングして、第４図Ｄ
に示すように、コンタクトホールＣを形成する。このコ
ンタクトホールＣは、溝2aに対して自己整合的に形成さ
れる。
次に、第１のレジストパターン４及び第２のレジスト
パターン５を除去した後、第４図Ｅに示すように、例え
ばスパッタ法や真空蒸着法などにより全面に例えばＷ膜
のような金属膜６を形成する。
パターン５を除去した後、第４図Ｅに示すように、例え
ばスパッタ法や真空蒸着法などにより全面に例えばＷ膜
のような金属膜６を形成する。
次に、第４図Ｆに示すように、この金属膜６上にレジ
スト７をその表面がほぼ平坦となるように塗布する。こ
の後、例えばRIE法により、これらのレジスト７及び金
属膜６をSiO2膜２の表面が露出するまで基板表面と垂直
方向にエッチバックする。これによって、第１図、第２
図及び第３図に示すように、コンタクトホールＣに対し
て自己整合的に配線３が形成される。
スト７をその表面がほぼ平坦となるように塗布する。こ
の後、例えばRIE法により、これらのレジスト７及び金
属膜６をSiO2膜２の表面が露出するまで基板表面と垂直
方向にエッチバックする。これによって、第１図、第２
図及び第３図に示すように、コンタクトホールＣに対し
て自己整合的に配線３が形成される。
以上のように、この実施例によれば、配線３とコンタ
クトホールＣとが自己整合となるので、コンタクトホー
ルＣの周囲の部分の配線３の幅を従来のように大きくす
る必要がなくなり、従ってその分だけ配線３間の間隔の
縮小を図ることができる。これによって、高集積密度の
半導体集積回路を実現することができる。
クトホールＣとが自己整合となるので、コンタクトホー
ルＣの周囲の部分の配線３の幅を従来のように大きくす
る必要がなくなり、従ってその分だけ配線３間の間隔の
縮小を図ることができる。これによって、高集積密度の
半導体集積回路を実現することができる。
また、この実施例による配線形成方法によれば、配線
３及びコンタクトホールＣを、すでに確立された技術の
みを用いて容易に形成することができる。
３及びコンタクトホールＣを、すでに確立された技術の
みを用いて容易に形成することができる。
この実施例による配線構造は、MOSLSI、バイポーラ−
CMOSLSI、バイポーラLSIなどの各種の半導体集積回路に
適用することが可能である。より具体的には、例えばMO
SLSIによるダイナミックRAMやスタティックRAMなどに適
用することが可能である。
CMOSLSI、バイポーラLSIなどの各種の半導体集積回路に
適用することが可能である。より具体的には、例えばMO
SLSIによるダイナミックRAMやスタティックRAMなどに適
用することが可能である。
次に、本発明の他の実施例について説明する。
第５図は本発明の他の実施例による半導体集積回路を
示し、特にその配線部を示したものである。第６図及び
第７図はそれぞれ第５図のVI−VI線及びVII−VII線に沿
っての断面を示す。
示し、特にその配線部を示したものである。第６図及び
第７図はそれぞれ第５図のVI−VI線及びVII−VII線に沿
っての断面を示す。
第５図、第６図及び第７図に示すように、この実施例
による半導体集積回路においては、Si基板１上に例えば
Si3N4膜８及びSiO2膜２が形成されている。その他の構
成は先に述べた実施例と実質的に同一である。
による半導体集積回路においては、Si基板１上に例えば
Si3N4膜８及びSiO2膜２が形成されている。その他の構
成は先に述べた実施例と実質的に同一である。
次に、上述のように構成されたこの実施例による半導
体集積回路の製造方法を第８図Ａ〜第８図Ｄを参照しな
がら説明する。
体集積回路の製造方法を第８図Ａ〜第８図Ｄを参照しな
がら説明する。
第８図Ａに示すように、まずSi基板１上に、Si3N4膜
８及びSiO2膜２を順次形成した後、このSiO2膜２上に第
１のレジストパターン４を形成する。
８及びSiO2膜２を順次形成した後、このSiO2膜２上に第
１のレジストパターン４を形成する。
次に、この第１のレジストパターン４をマスクとして
SiO2膜２を例えばRIE法により基板表面と垂直方向にエ
ッチングして、第８図Ｂに示すように、溝2aを形成す
る。このRIE法によるSiO2膜２のエッチングの際には、S
i3N4膜８がエッチングストッパーとして働く。すなわ
ち、Si3N4膜８が露出した時点でエッチングは自動的に
停止し、このSi3N4膜８はほとんどエッチングされな
い。この結果、配線３の厚さを決める開口2aの深さは、
SiO2膜２の膜厚にほぼ等しくなる。従って、SiO2膜２の
膜厚制御により、配線３の厚さを高精度で決定すること
ができる。
SiO2膜２を例えばRIE法により基板表面と垂直方向にエ
ッチングして、第８図Ｂに示すように、溝2aを形成す
る。このRIE法によるSiO2膜２のエッチングの際には、S
i3N4膜８がエッチングストッパーとして働く。すなわ
ち、Si3N4膜８が露出した時点でエッチングは自動的に
停止し、このSi3N4膜８はほとんどエッチングされな
い。この結果、配線３の厚さを決める開口2aの深さは、
SiO2膜２の膜厚にほぼ等しくなる。従って、SiO2膜２の
膜厚制御により、配線３の厚さを高精度で決定すること
ができる。
次に、第１のレジストパターン４を除去した後、第８
図Ｃに示すように、SiO2膜２上に第２のレジストパター
ン５を形成する。
図Ｃに示すように、SiO2膜２上に第２のレジストパター
ン５を形成する。
次に、この第２のレジストパターン５をマスクとし
て、Si3N4膜をエッチングする条件で例えばRIE法により
Si3N4膜８を基板表面と垂直方向にエッチングして、第
８図Ｄに示すように、コンタクトホールＣを形成する。
このエッチングの際には、第２のレジストパターン５の
開口5aにはSi2N4膜８及びSiO2膜２が露出しているが、
上述のようにSi3N4膜をエッチングする条件でRIE法によ
るエッチングを行う際のSiO2膜に対するSi3N4膜の選択
比は約５程度は得られるので、この第２のレジストパタ
ーン５の開口5aに露出したSi3N4膜８だけを選択的にエ
ッチングしてコンタクトホールＣを形成することができ
る。
て、Si3N4膜をエッチングする条件で例えばRIE法により
Si3N4膜８を基板表面と垂直方向にエッチングして、第
８図Ｄに示すように、コンタクトホールＣを形成する。
このエッチングの際には、第２のレジストパターン５の
開口5aにはSi2N4膜８及びSiO2膜２が露出しているが、
上述のようにSi3N4膜をエッチングする条件でRIE法によ
るエッチングを行う際のSiO2膜に対するSi3N4膜の選択
比は約５程度は得られるので、この第２のレジストパタ
ーン５の開口5aに露出したSi3N4膜８だけを選択的にエ
ッチングしてコンタクトホールＣを形成することができ
る。
次に、第２のレジストパターン５を除去した後、先に
述べた実施例と同様に工程を進めて、第５図、第６図及
び第７図に示すように配線３を形成する。
述べた実施例と同様に工程を進めて、第５図、第６図及
び第７図に示すように配線３を形成する。
以上のように、この実施例によれば、先に述べた実施
例と同様に、コンタクトホールＣと配線３とが自己整合
的に形成されているので、配線３の間の間隔の縮小を図
ることができ、これによって高集積密度の半導体集積回
路を実現することができる。
例と同様に、コンタクトホールＣと配線３とが自己整合
的に形成されているので、配線３の間の間隔の縮小を図
ることができ、これによって高集積密度の半導体集積回
路を実現することができる。
以上、本発明の実施例について説明したが、本発明
は、上述の実施例に限定されるものではなく、本発明の
技術的思想に基づく各種の変形が可能である。
は、上述の実施例に限定されるものではなく、本発明の
技術的思想に基づく各種の変形が可能である。
例えば、上述の実施例においては、コンタクトホール
Ｃを通じて配線３をSi基板１にコンタクトさせる場合に
ついて説明したが、本発明は、例えば下層配線にコンタ
クトホールを通じて上層配線をコンタクトさせる場合に
適用することも可能である。
Ｃを通じて配線３をSi基板１にコンタクトさせる場合に
ついて説明したが、本発明は、例えば下層配線にコンタ
クトホールを通じて上層配線をコンタクトさせる場合に
適用することも可能である。
また、上述の実施例においては、本発明をSiを用いた
半導体集積回路を適用した場合について説明したが、本
発明は、例えば化合物半導体を用いた半導体集積回路に
適用することも可能である。
半導体集積回路を適用した場合について説明したが、本
発明は、例えば化合物半導体を用いた半導体集積回路に
適用することも可能である。
本発明の配線構造の形成方法によれば、配線間の間隔
が小さい配線構造を形成することができる。
が小さい配線構造を形成することができる。
第１図は本発明の一実施例による半導体集積回路の要部
を示す平面図、第２図は第１図のII−II線に沿っての断
面図、第３図は第１図のIII−III線に沿っての断面図、
第４図Ａ〜第４図Ｆは第１図、第２図及び第３図に示す
半導体集積回路の製造方法を工程順に説明するための断
面図、第５図は本発明の他の実施例による半導体集積回
路の要部を示す平面図、第６図は第５図のVI−VI線に沿
っての断面図、第７図は第５図のVII−VII線に沿っての
断面図、第８図Ａ〜第８図Ｄは第５図、第６図及び第７
図に示す半導体集積回路の製造方法を工程順に説明する
ための断面図、第９図は従来の配線構造を示す平面図で
ある。 図面における主要な符号の説明 1:Si基板、2:SiO2膜、3:配線、4:第１のレジストパター
ン、5:第２のレジストパターン、6:金属膜、8:Si3N
4膜。
を示す平面図、第２図は第１図のII−II線に沿っての断
面図、第３図は第１図のIII−III線に沿っての断面図、
第４図Ａ〜第４図Ｆは第１図、第２図及び第３図に示す
半導体集積回路の製造方法を工程順に説明するための断
面図、第５図は本発明の他の実施例による半導体集積回
路の要部を示す平面図、第６図は第５図のVI−VI線に沿
っての断面図、第７図は第５図のVII−VII線に沿っての
断面図、第８図Ａ〜第８図Ｄは第５図、第６図及び第７
図に示す半導体集積回路の製造方法を工程順に説明する
ための断面図、第９図は従来の配線構造を示す平面図で
ある。 図面における主要な符号の説明 1:Si基板、2:SiO2膜、3:配線、4:第１のレジストパター
ン、5:第２のレジストパターン、6:金属膜、8:Si3N
4膜。
Claims (1)
- 【請求項１】コンタクトホールを通じて下層の導電層に
配線がコンタクトし、上記配線と上記コンタクトホール
とが自己整合的に形成され、かつ、上記配線の長手方向
の端面とこの長手方向の上記コンタクトホールの側面と
が互いにほぼ一致している配線構造の形成方法であっ
て、 半導体基板上に形成された絶縁膜上に、形成すべき配線
の形状に対応した形状の第１の開口を有する第１のレジ
ストパターンを形成する工程と、 上記第１のレジストパターンをマスクとして上記絶縁膜
をその膜厚方向の途中までエッチングすることにより溝
を形成する工程と、 上記第１のレジストパターンに不溶化処理を施した後、
上記第１のレジストパターンの上記第１の開口と交差す
る第２の開口を有する第２のレジストパターンを形成す
る工程と、 上記第１のレジストパターン及び上記第２のレジストパ
ターンをマスクとして上記絶縁膜をエッチングすること
により上記コンタクトホールを形成する工程と、 上記第１のレジストパターン及び上記第２のレジストパ
ターンを除去する工程と、 配線形成用の導体膜を全面に形成する工程と、 上記導体膜を上記絶縁膜が露出するまでエッチバックす
ることにより上記絶縁膜の上記溝及び上記コンタクトホ
ールの内部に埋め込まれた上記配線を形成する工程とを
具備することを特徴とする配線構造の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1245575A JP3034538B2 (ja) | 1989-09-21 | 1989-09-21 | 配線構造の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1245575A JP3034538B2 (ja) | 1989-09-21 | 1989-09-21 | 配線構造の形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03108359A JPH03108359A (ja) | 1991-05-08 |
| JP3034538B2 true JP3034538B2 (ja) | 2000-04-17 |
Family
ID=17135763
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1245575A Expired - Fee Related JP3034538B2 (ja) | 1989-09-21 | 1989-09-21 | 配線構造の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3034538B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3703885B2 (ja) | 1995-09-29 | 2005-10-05 | 株式会社東芝 | 半導体記憶装置とその製造方法 |
| US6313025B1 (en) * | 1999-08-30 | 2001-11-06 | Agere Systems Guardian Corp. | Process for manufacturing an integrated circuit including a dual-damascene structure and an integrated circuit |
| US20130040463A1 (en) * | 2010-02-19 | 2013-02-14 | Tokyo Electron Limited | Method and apparatus for manufacturing semiconductor device |
-
1989
- 1989-09-21 JP JP1245575A patent/JP3034538B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03108359A (ja) | 1991-05-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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