KR0172261B1 - 반도체 소자의 콘택 홀 형성 방법 - Google Patents
반도체 소자의 콘택 홀 형성 방법 Download PDFInfo
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야
반도체 소자의 제조 방법.
2. 발명이 해결하려고 하는 기술적 과제
반도체 소자가 점차로 고집적화됨에 따라 콘택 홀의 크기가 작아지면서 콘택 저항이 높아지는 문제를 해결하고자 함.
3. 발명의 해결 방법의 요지
반도체 기판의 일부를 습식 식각하여 소정의 각도로 경사진 부분을 형성한 후 상기 경사진 부분을 따라 도전층이 접촉하도록 함으로써 콘택 면적의 증가로 콘택 저항을 감소시킬 수 있도록 함.
4. 발명의 중요한 용도
반도체 소자의 제조, 특히 반도체 소자의 콘태 홀 형성에 이용됨.
Description
제1a도 내지 제1e도는 본 발명에 따른 반도체 소자의 콘택 홀 형성 방법의 공정도.
제1f도의 (a)는 종래의 방법에 따른 콘택 면적을 나타내는 도면.
제1f도의 (b)는 본 발명에 따른 콘택 면적을 나타내는 도면.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2, 4 : 포토레지스트 패턴
3 : 층간 절연막 5 : 플리실리콘막
본 발명은 일반적으로 반도체 소자의 제조 방법에 관한 것으로서, 특히 콘택 홀(Contact Hole)의 면적을 증가시켜 콘택 저항을 감소시킬 수 있는 반도체 소자의 콘택 홀 형성 방법에 관한 것이다.
반도체 소자가 점차로 고집적화됨에 따라 콘택 홀의 크기(Size)도 서브미크론급(Submicron)으로 작아지는 추세이 있는데, 콘택 홀의 크기에 반비례하여 콘택 저항이 높아지는 문제가 발생한다. 전술한 바와 같이 콘택 저항의 증가는 소자의 스피트(Speed)를 감소시키게 되어 반도체 소자의 신뢰성 및 제조 수율 저하를 가져온다. 종래에는 반도체 기판의 평면 상에 콘택 홀을 형성한 후 도전층을 증착함으로써 콘택 홀의 크기가 작아지면서 콘택 저항이 급격히 증가하여 콘택 저항을 감소시키기 위한 노력이 계속되고 있다.
따라서, 이러한 문제점을 해결하기 위하여 안출된 본 발명은, 반도체 기판의 일부를 습식 식각하여 소정의 각도로 경사진 부분을 형성한 후 상기 경사진 부분을 따라 도전층이 접촉하도록 함으로써 콘택 면적의 증가로 콘택 저항을 감소시킬 수 있는 반도체 소자의 콘택 홀 형성 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 소자의 콘택 홀 형성 방법은 반도체 기판의 일부가 오픈되도록 하는 제1포토레지스트 패턴을 형성하는 단계와, 상기 제1포토레지스트 패턴을 식각 베리어로 이용하여 상기 반도체 기판을 소정의 깊이로 습식 식각하는 단계와, 상기 잔류 포토레지스트 패턴을 제거하고, 전체 구조상에 층간 절연막을 형성하는 단계와, 상기 반도체 기판의 경사지게 식각된 부분이 오픈되도록 하는 제2포토레지스트 패턴을 형성하는 단계와, 상기 제2포토레지스트 패턴을 식각 베리어로 이용하여 상기 층간 절연막을 식각하는 단계 및 상기 잔류 포토레지스트 패턴을 제거하고, 전체 구조 상에 소정의 도전층을 증착하는 단계를 포함하는 것을 특징으로 한다.
이제 본 발명의 첨부된 도면인 제1a도 내지 제1e도를 참조하여 보다 상세하게 설명하게 된다. 본 발명에 따른 반도체 소자의 콘택 홀 형성 방법을 살펴보면, 먼저 제1a도에 도시한 바와 같이 반도체 기판(1)의 일부가 오픈되도록 하는 포토레지스트 패턴(2)을 형성한다. 다음에, 제1b도에 도시한 바와 같이 상기 포토레지스트 패턴(2)을 식각 베리어로 이용하여 상기 반도체 기판(1)을 소정의 깊이로 습식 식각(Wet Etch)한다. 이때, 상기 반도체 기판(1)을 습식 식각함으로써 θ만큼 경사진 부분이 형성되게 된다. 다음에는, 제1c도에 도시한 바와 같이 사기 잔류 포토레지스트 패턴(2)을 제거하고, 전체 구조 상에 층간 절연막(3)을 형성한다. 다음에, 제1d도에 도시한 바와 같이 상기 반도체 기판(1)이 경사지게 식각된 부분은 오픈되도록 하고 나머지 부분은 가려지는 포토레지스트 패턴(4)을 형성하고, 상기 포토레지스트 패턴(4)을 식각 베리어로 이용하여 상기 층간 절연막(3)을 건식 식각(D교 Etch)한다. 다음에는, 제 1e 도에 도시한 바와 같이 상기 잔류 포토레지스트 패턴(4)을 제거하고, 전체 구조 상에 폴리실리콘막(5)을 증착한 후 상기 포토레지스트 패턴(5)을 정의하게 된다. 이때, 상기 폴리실리콘막(5)이 반도체 기판(1)의 θ 만큼 경사진 부분과 접촉하게 되어 콘택 면적이 넓어지게 됨으로써 결과적으로 콘택 저항이 감소하게 된다.
제1f도의 (a)는 종래의 방법에 따른 콘택 면적을 나타내는 도면이고, 제 1F 도의 (b)는 본 발명에 따른 콘택 면적을 나타내는 도면으로서, 제1f도의 (a)와 제1f도의 (b)를 참조하여 콘택 면적을 비교해 보면 다음과 같다.
종래의 콘택 면적 S1 = a×d
본 발명에 따른 콘택 면적 S2 = c×d=ad(cos-1θ)
따라서, 본 발명을 이용함으롯 증가되는 면적ΔS는,
ΔS=S2-S1=ad(cos-1θ-1)이 된다.
이와같이 구성된 본 발명에 따르면, 소정의 각도로 경사진 부분을 따라 도전층이 접촉하도록 콘택 홀을 형성함으로써 콘택 면적이 증가하게 되고, 상기 콘택 면적의 증가로 콘택 저항 또한 감소하게 되어 반도체 소자의 스피드를 향상시켜 반도체 소자의 신뢰성 및 제조 수율 향상에 기여할 수 있다는 장점이 있다.
Claims (1)
- 반도체 소자의 콘택 홀 형성 방법에 있어서, 반도체 기판의 일부가 오픈되도록 하는 제1포토레지스트 패턴을 형성하는 단계와, 상기 제1포토레지스트 패턴을 식각 베리어로 이용하여 상기 반도체 기판을 소정의 깊이로 습식 식각하는 단계와, 상기 잔류 포토레지스트 패턴을 제거하고, 전체 구조 상에 층간 절연막을 형성하는 단계와, 상기 반도체 기판의 경사지게 식각된 부분이 오픈되도록 하는 제2포토레지스트 패턴을 식각 베리어로 이용하여 상기 층간 절연막을 식각하는 단계 및 상기 잔류 포토레지스트 패턴을 제거하고, 전체 구조 상에 소정의 도전층을 증착하는 단계를 포함해서 이루어진 반도체 소자의 콘택 홀 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950054348A KR0172261B1 (ko) | 1995-12-22 | 1995-12-22 | 반도체 소자의 콘택 홀 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950054348A KR0172261B1 (ko) | 1995-12-22 | 1995-12-22 | 반도체 소자의 콘택 홀 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
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| KR970052322A KR970052322A (ko) | 1997-07-29 |
| KR0172261B1 true KR0172261B1 (ko) | 1999-03-30 |
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ID=19443006
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| Application Number | Title | Priority Date | Filing Date |
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| KR1019950054348A KR0172261B1 (ko) | 1995-12-22 | 1995-12-22 | 반도체 소자의 콘택 홀 형성 방법 |
Country Status (1)
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Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102402670B1 (ko) | 2017-06-26 | 2022-05-26 | 삼성전자주식회사 | 저항 구조체를 포함하는 반도체 소자 |
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1995
- 1995-12-22 KR KR1019950054348A patent/KR0172261B1/ko not_active IP Right Cessation
Also Published As
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|---|---|
| KR970052322A (ko) | 1997-07-29 |
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