KR19980056112A - 반도체 장치의 금속콘택 형성방법 - Google Patents

Abstract

반도체 장치의 금속콘택 형성방법을 개시한다. 본 발명은 소오스 및 드레인 역할을 하는 불순물 영역, 게이트 산화막 및 게이트 전극이 형성된 기판의 전면에 산화막을 형성하는 단계와, 상기 산화막을 식각하여 상기 불순물 영역을 노출하는 콘택홀을 형성하는 단계와, 상기 결과물 전면에 상기 콘택홀에 잘 매립되는 금속막을 형성하는 단계와, 상기 금속막을 패터닝하여 상기 콘택홀에 접속된 금속막 패턴을 형성하는 단계와, 상기 금속막 패턴이 형성된 기판의 결과물 전면에 절연막을 형성하는 단계와, 상기 절연막을 식각하여 상기 금속막 패턴의 표면을 노출시키는 단계를 포함한다. 본 발명은 층간절연막을 증착하기전에 콘택홀에 접속된 금속막을 형성하기 때문에, 금속막에 보이드가 발생하기않아 콘택저항의 증가를 방지할 수 있다.

Description

반도체 장치의 금속콘택 형성방법

본 발명은 반도체 장치의 금속콘택 형성방법에 관한 것으로, 보다 상세하게는 콘택저항을 감소시킬 수 있는 반도체 장치의 금속콘택 형성방법에 관한 것이다.

일반적으로 반도체 장치의 금속콘택은 다음과 같이 형성된다. 먼저, 트랜지스터가 형성된 반도체 기판의 전면에 층간절연막을 형성한다. 이어서, 상기 층간절연막을 이방성식각하여 콘택홀을 형성하여 상기 반도체 기판의 표면을 노출시킨다. 계속하여, 상기 콘택홀이 형성된 반 결과물 전면에 금속막을 형성함으로써 상기 금속막과 기판을 접속시켜 금속콘택을 완성한다.

상술한 바와 같은 일반적인 반도체 장치의 금속콘택 형성방법은 소자가 고집적화됨에 따라 상기 금속막이 상기 콘택홀에 잘 매립되지 않고 보이드가 발생하는 문제점이 있다. 상기 금속막에 보이드가 형성되면, 후공정의 커패시터 하부 전극과 상기 반도체 기판의 접속에 신뢰성이 떨어지고 콘택저항이 높아지게 된다.

따라서, 본 발명이 이루고자 하는 기술적 과제는 상술한 문제점을 해결할 수 있는 반도체 장치의 금속콘택 형성방법을 제공하는 데 있다.

도 1 내지 도 5는 본 발명에 의한 반도체 장치의 금속콘택 형성방법을 도시한 단면도들이다.

상기 기술적 과제를 달성하기 위하여, 본 발명은 소오스 및 드레인 역할을 하는 불순물 영역, 게이트 산화막 및 게이트 전극이 형성된 기판의 전면에 산화막을 형성하는 단계와, 상기 산화막을 식각하여 상기 불순물 영역을 노출하는 콘택홀을 형성하는 단계와, 상기 결과물 전면에 상기 콘택홀에 잘 매립되는 금속막을 형성하는 단계와, 상기 금속막을 패터닝하여 상기 콘택홀에 접속된 금속막 패턴을 형성하는 단계와, 상기 금속막 패턴이 형성된 기판의 결과물 전면에 절연막을 형성하는 단계와, 상기 절연막을 식각하여 상기 금속막 패턴의 표면을 노출시키는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 장치의 금속콘택 형성방법을 제공한다.

이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.

도 1 내지 도 5는 본 발명에 의한 반도체 장치의 금속콘택 형성방법을 도시한 단면도들이다.

도 1에서, 소오스 및 드레인 역할을 하는 불순물 영역(1), 게이트 산화막(3) 및 게이트 전극(5)이 형성된 기판(7)의 전면에 얇은 산화막(9)을 형성한다. 상기 얇은 산화막(9)은 후속 공정인 금속 식각시 기판의 식각손상을 막기 위함이다. 여기서, 참조번호 11은 필드산화막을 나타낸다.

도 2에서, 후공정에서 금속이 콘택할 부분의 산화막(9)을 식각하여 상기 불순물 영역(1)을 노출하는 콘택홀(10)을 형성한다. 이어서, 상기 결과물 전면에 금속막(13)을 형성한다. 이렇게 되면, 상기 금속막(13)은 콘택홀(10)에 잘 매립되어 접속되도록 형성되어 콘택저항을 감소시킬 수 있다.

다음에, 필요에 따라 상기 금속층의 평탄화를 위하여 플로우 공정이나 에치백 공정을 통해 표면을 평탄하게 한다.

도 3에서, 상기 금속막(13)을 패터닝하여 상기 콘택홀에 접속된 금속막 패턴(13a)을 형성한다.

도 4에서, 상기 금속막 패턴(13a)이 형성된 기판의 결과물 전면에 절연막(15)을 형성한다. 상기 절연막(15)은 산화막으로 형성한다.

도 5에서, 상기 절연막(15)을 에치백 공정 또는 화학기계적연막(CMP)공정을 실시하여 상기 금속막 패턴(13a)의 표면을 노출시킴으로써 반도체 장치의 금속콘택 형성방법을 완성한다.

상술한 바와 같이 본 발명의 금속콘택 형성방법은 층간절연막을 증착하기전에 콘택홀에 접속된 금속막을 형성하기 때문에, 금속막에 보이드가 발생하기않아 콘택저항의 증가를 방지할 수 있다.

Claims (1)

1. 소오스 및 드레인 역할을 하는 불순물 영역, 게이트 산화막 및 게이트 전극이 형성된 기판의 전면에 산화막을 형성하는 단계;

   상기 산화막을 식각하여 상기 불순물 영역을 노출하는 콘택홀을 형성하는 단계;

   상기 결과물 전면에 상기 콘택홀에 잘 매립되는 금속막을 형성하는 단계;

   상기 금속막을 패터닝하여 상기 콘택홀에 접속된 금속막 패턴을 형성하는 단계;

   상기 금속막 패턴이 형성된 기판의 결과물 전면에 절연막을 형성하는 단계; 및

   상기 절연막을 식각하여 상기 금속막 패턴의 표면을 노출시키는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 장치의 금속콘택 형성방법.