KR20020037496A - 비트 라인 형성방법 - Google Patents

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Abstract

본 발명은 비트 라인 콘택 형성시 콘택 깊이를 깊게 하여 비트 라인 형성시 오버 에치에 의해 비트 라인 하부의 손상을 방지하여 소자의 신뢰성을 향상시키도록 한 비트 라인 형성방법에 관한 것으로서, 반도체 기판상에 산화막을 형성하고 콘택홀을 형성하는 단계와, 상기 콘택홀 내부에 폴리 실리콘 플러그를 형성하는 단계와, 상기 폴리 실리콘 플러그를 포함한 반도체 기판의 전면에 층간 절연막을 형성하는 단계와, 상기 층간 절연막 및 폴리 실리콘 플러그를 선택적으로 제거하여 콘택홀을 형성하는 단계와, 상기 콘택홀을 포함한 반도체 기판의 전면에 베리어 금속막을 형성하는 단계와, 상기 베리어 금속막 및 폴리 실리콘 플러그의 계면에 금속 실리사이드막을 형성하는 단계와, 상기 반도체 기판의 전면에 텅스텐막을 형성하는 단계와, 상기 텅스텐막 및 베리어 금속막을 선택적으로 제거하여 비트 라인을 형성하는 단계를 포함하여 형성함을 특징으로 한다.

Description

비트 라인 형성방법{method for forming bit line}
본 발명은 비트 라인 형성방법에 관한 것으로, 특히 비트 라인(bit line) 형성시 비트 라인 하부의 손상(damage)을 방지하는데 적당한 비트 라인 형성방법에 관한 것이다.
DRAM의 고집적화에 따라 배선층간 절연막의 두께가 얇아지면서 배선층 식각시 오버 에치(over etch)에 대한 마진(margin)이 적어지고 있다.
예를 들면, 256M DRAM급 이상의 경우에 텅스텐(W)을 식각하여 비트 라인을 형성할 때 적정 오버 에치에서도 층간 절연막이 얇음으로 인해 하부 베리어 금속(barrier metal)과 폴리 실리콘 플러그(polysilicon plug) 계면에 형성된 금속 실리사이드의 손상이 발생한다.
이하, 첨부된 도면을 참고하여 종래의 비트 라인 형성방법을 설명하면 다음과 같다.
도 1a 내지 도 1e는 종래의 비트 라인 형성방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이, 반도체 기판(11)상에 산화막(12)을 형성하고, 포토 및 식각공정을 통해 상기 반도체 기판(11)의 표면이 소정부분 노출되도록 상기 산화막(12)을 선택적으로 제거하여 콘택홀을 형성한다.
이어, 상기 콘택홀을 포함한 반도체 기판(11)의 전면에 폴리 실리콘막을 증착한 후, 전면에 CMP 공정을 실시하여 상기 콘택홀의 내부에 폴리 실리콘 플러그(13)를 형성한다.
도 1b에 도시한 바와 같이, 상기 폴리 실리콘 플러그(13)를 포함한 반도체 기판(11)의 전면에 층간 절연막(14)을 형성하고, 상기 층간 절연막(14)상에 제 1 포토레지스트(15)를 도포한다.
이어, 노광 및 현상공정으로 상기 제 1 포토레지스트(15)를 패터닝하여 비트 라인 콘택 영역을 정의한다.
그리고 상기 패터닝된 제 1 포토레지스트(15)를 마스크로 이용하여 상기 폴리 실리콘 플러그(13)의 표면이 소정부분 노출되도록 상기 층간 절연막(14)을 선택적으로 제거하여 콘택홀(16)을 형성한다.
도 1c에 도시한 바와 같이, 상기 제 1 포토레지스트(15)를 제거하고, 상기 콘택홀(16)을 포함한 반도체 기판(11)의 전면에 베리어 금속막(17)을 증착한다.
이어, 상기 반도체 기판(11)에 열처리 공정을 실시하여 상기 베리어 금속막(17)과 폴리 실리콘 플러그(13)의 계면에 금속 실리사이드막(18)을 형성한다.
도 1d에 도시한 바와 같이, 상기 베리어 금속막(17)상에 텅스텐막(19)을 증착하고, 상기 텅스텐막(19)상에 제 2 포토레지스트(20)를 도포한 후, 노광 및 현상공정으로 제 2 포토레지스트(20)를 패터닝하여 비트 라인 영역을 정의한다.
도 1e에 도시한 바와 같이, 상기 패터닝된 제 2 포토레지스트(20)를 마스크로 이용하여 상기 텅스텐막(19) 및 베리어 금속막(17)을 선택적으로 제거하여 비트 라인(19a)을 형성한다.
여기서 상기 비트 라인(19a)을 형성할 때 오버 에치에 의해 비트 라인(19a) 하부에 형성된 금속 실리사이드막(18)의 양측면이 식각된다.
그러나 상기와 같은 종래의 비트 라인 형성방법에 있어서 다음과 같은 문제점이 있었다.
즉, 텅스텐막을 식각하여 비트 라인을 형성할 때 오버 에치에 의해 비트 라인 하부의 금속 실리사이드막 측면이 에칭이 되어 소자의 신뢰성을 저하시킨다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 비트 라인 콘택 형성시 콘택 깊이를 깊게 하여 비트 라인 형성시 오버 에치에 의해 비트 라인 하부의 손상을 방지하여 소자의 신뢰성을 향상시키도록 한 비트 라인 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1e는 종래의 비트 라인 형성방법을 나타낸 공정단면도
도 2a 내지 도 2e는 본 발명에 의한 비트 라인 형성방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 산화막
33 : 폴리 실리콘 플러그 34 : 층간 절연막
35 : 제 1 포토레지스트 36 : 콘택홀
37 : 베리어 금속막 38 : 금속 실리사이드막
39 : 텅스텐막 39a : 비트 라인
40 : 제 2 포토레지스트
상기와 같은 목적을 달성하기 위한 본 발명에 의한 비트 라인 형성방법은 반도체 기판상에 산화막을 형성하고 콘택홀을 형성하는 단계와, 상기 콘택홀 내부에 폴리 실리콘 플러그를 형성하는 단계와, 상기 폴리 실리콘 플러그를 포함한 반도체 기판의 전면에 층간 절연막을 형성하는 단계와, 상기 층간 절연막 및 폴리 실리콘 플러그를 선택적으로 제거하여 콘택홀을 형성하는 단계와, 상기 콘택홀을 포함한 반도체 기판의 전면에 베리어 금속막을 형성하는 단계와, 상기 베리어 금속막 및 폴리 실리콘 플러그의 계면에 금속 실리사이드막을 형성하는 단계와, 상기 반도체 기판의 전면에 텅스텐막을 형성하는 단계와, 상기 텅스텐막 및 베리어 금속막을 선택적으로 제거하여 비트 라인을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 비트 라인 형성방법을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2e는 본 발명에 의한 비트 라인 형성방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와 같이, 반도체 기판(31)상에 산화막(32)을 형성하고, 포토 및 식각공정을 통해 상기 반도체 기판(31)의 표면이 소정부분 노출되도록 상기 산화막(32)을 선택적으로 제거하여 콘택홀을 형성한다.
이어, 상기 콘택홀을 포함한 반도체 기판(31)의 전면에 폴리 실리콘막을 증착한 후, 전면에 CMP 공정을 실시하여 상기 콘택홀의 내부에 폴리 실리콘 플러그(33)를 형성한다.
도 2b에 도시한 바와 같이, 상기 폴리 실리콘 플러그(33)를 포함한 반도체 기판(31)의 전면에 층간 절연막(34)을 형성하고, 상기 층간 절연막(34)상에 제 1 포토레지스트(35)를 도포한다.
이어, 노광 및 현상공정으로 상기 제 1 포토레지스트(35)를 패터닝하여 비트 라인 콘택 영역을 정의한다.
그리고 상기 패터닝된 제 1 포토레지스트(35)를 마스크로 이용하여 상기 층간 절연막(34) 및 폴리 실리콘 플러그(33)를 선택적으로 제거하여 콘택홀(36)을 형성한다.
한편, 상기 콘택홀(36)의 형성공정은 상기 층간 절연막(34)을 선택적으로 제거한 후, 계속해서 상기 폴리 실리콘 플러그(33)를 선택적으로 제거한다.
이때 상기 폴리 실리콘 플러그(33)를 표면으로부터 소정 두께만큼 선택적으로 제거함으로서 종래 보다 깊은 콘택홀(36)을 형성할 수 있다.
한편, 본 발명의 다른 실시예로 콘택홀(36)을 깊게 형성하지 않고, 층간 절연막의 두께를 종래 보다 두껍게 형성한 후에 콘택홀(36)을 형성할 수도 있다.
도 2c에 도시한 바와 같이, 상기 제 1 포토레지스트(35)를 제거하고, 상기 콘택홀(36)을 포함한 반도체 기판(31)의 전면에 베리어 금속막(37)을 증착한다.
이어, 상기 반도체 기판(31)에 열처리 공정을 실시하여 상기 베리어 금속막(37)과 폴리 실리콘 플러그(33)의 계면 즉, 콘택홀(36)의 하부에 금속 실리사이드막(38)을 형성한다.
도 2d에 도시한 바와 같이, 상기 베리어 금속막(37)상에 텅스텐막(39)을 증착하고, 상기 텅스텐막(39)상에 제 2 포토레지스트(40)를 도포한 후, 노광 및 현상공정으로 제 2 포토레지스트(40)를 패터닝하여 비트 라인 영역을 정의한다.
도 2e에 도시한 바와 같이, 상기 패터닝된 제 2 포토레지스트(40)를 마스크로 이용하여 상기 텅스텐막(39) 및 베리어 금속막(47)을 선택적으로 제거하여 비트 라인(39a)을 형성한다.
따라서 본 발명은 층간 절연막(34) 및 폴리 실리콘 플러그(33)를 선택적으로 식각하여 콘택홀(36)의 깊이를 깊게 형성하고, 베리어 금속막(37)의 증착한 후 열처리에 의해 금속 실리사이드막(38)을 폴리 실리콘 플러그(33)와 베리어 금속막(37)의 계면에 형성함으로서 금속 실리사이드막(38)을 콘택홀(36)의 하부쪽에 형성한다.
즉, 상기 금속 실리사이드막(38)이 깊게 형성되어 있으므로 비트 라인(39a) 형성시 금속 실리사이드막(38)이 식각 가스(gas)에 노출되지 않아 식각이 되지 않게 된다.
이상에서 설명한 바와 같이 본 발명에 의한 비트 라인 형성방법은 다음과 같은 효과가 있다.
즉, 비트 라인의 콘택을 위한 콘택홀의 깊이를 깊게 함으로서 비트 라인을 형성할 때 오버 에치에 의한 금속 실리사이드막의 측면 식각을 방지할 수 있다.

Claims (2)

  1. 반도체 기판상에 산화막을 형성하고 콘택홀을 형성하는 단계;
    상기 콘택홀 내부에 폴리 실리콘 플러그를 형성하는 단계;
    상기 폴리 실리콘 플러그를 포함한 반도체 기판의 전면에 층간 절연막을 형성하는 단계;
    상기 층간 절연막 및 폴리 실리콘 플러그를 선택적으로 제거하여 콘택홀을 형성하는 단계;
    상기 콘택홀을 포함한 반도체 기판의 전면에 베리어 금속막을 형성하는 단계;
    상기 베리어 금속막 및 폴리 실리콘 플러그의 계면에 금속 실리사이드막을 형성하는 단계;
    상기 반도체 기판의 전면에 텅스텐막을 형성하는 단계;
    상기 텅스텐막 및 베리어 금속막을 선택적으로 제거하여 비트 라인을 형성하는 단계를 포함하여 형성함을 특징으로 하는 비트 라인 형성방법.
  2. 제 1 항에 있어서, 상기 콘택홀은 층간 절연막을 선택적으로 제거하고, 계속해서 상기 폴리 실리콘 플러그를 선택적으로 제거하여 형성하는 것을 특징으로 하는 비트 라인 형성방법.
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* Cited by examiner, † Cited by third party
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KR100625393B1 (ko) * 2004-01-05 2006-09-19 주식회사 하이닉스반도체 반도체소자의 제조방법

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