KR100603589B1 - 반도체소자의 콘택홀 형성 방법 - Google Patents
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Abstract
본 발명은 콘택홀 식각시 하부의 반도체기판의 손실을 방지하는데 적합한 콘택홀의 형성 방법에 관한 것으로, 소정공정이 완료된 반도체기판에 불순물접합층을 형성하는 제 1 단계; 상기 불순물접합층을 포함한 전면에 후속 콘택홀 식각시 식각정지막으로 질화막을 형성하는 제 2 단계; 상기 질화막을 선택적으로 식각하여 상기 불순물접합층상에 질화막패드를 형성하는 제 3 단계; 상기 질화막패드를 포함한 전면에 층간절연막을 형성하는 제 4 단계; 상기 층간절연막을 선택적으로 식각하여 상기 질화막패드를 노출시키는 제 5단계; 및 상기 노출된 질화막패드를 선택적으로 식각하여 상기 불순물접합층을 노출시키는 콘택홀을 형성하는 제 6 단계를 포함하여 이루어진다.
콘택홀, 접합손실, 플라즈마식각, BPSG, 콘택저항
Description
도 1a 내지 도 1c는 종래기술에 따른 콘택홀 형성 방법을 도시한 도면,
도 2a 내지 도 2e는 본 발명의 실시예에 따른 콘택홀 형성 방법을 도시한 도면.
*도면의 주요 부분에 대한 부호의 설명
31 : 반도체기판 32 : 필드산화막
33 : 게이트산화막 34 : 게이트전극
35 : 마스크산화막 36 : 측벽스페이서
37 : 소스/드레인 38 : 질화막
39a,39b : 질화막패드 40 : 제 1 층간절연막
42 : 비트라인 43 : 제 2 층간절연막
44 : 금속콘택
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 콘택홀의 형성 방법에 관한 것이다.
도 1a 내지 도 1c는 종래기술에 따른 반도체소자의 콘택홀 형성 방법을 도시한 도면이다.
도 1a에 도시된 바와 같이, 반도체기판(11)상에 소자격리를 위한 필드산화막 (12)을 형성하고, 상기 반도체기판(11)상에 게이트산화막(13), 게이트전극(14), 마스크산화막(15)의 적층구조로 이루어진 게이트패턴을 형성한다. 이어 상기 게이트패턴의 측벽에 접하는 측벽스페이서(16)를 형성하고, 상기 게이트패턴 및 측벽스페이서(16)를 마스크로 이용한 불순물 이온주입으로 소스/드레인(17)을 형성한다.
도 1b에 도시된 바와 같이, 상기 반도체기판(11)의 전면에 열산화막 또는 CVD(Chemical Vapor Deposition)-산화막 중 어느 하나의 제 1 층간절연막(18)을 형성한 다음, 후속 비트라인 또는 스토리지노드(Storagenode)와 반도체기판(11)의 소스/드레인(17)과의 도전 통로 형성을 위해 상기 제 1 층간절연막(18)을 선택적으로 건식식각하여 콘택홀을 형성한다.
도 1c에 도시된 바와 같이, 폴리실리콘 또는 폴리사이드막(Polycide)을 증착한 다음, 선택적으로 식각하여 비트라인 또는 스토리지노드(19)를 형성한다. 이어 상기 비트라인 또는 스토리지노드(19)를 포함한 전면에 제 2 층간절연막(20)으로서 BPSG 또는 CVD 산화막을 형성한 다음, 후속 금속배선과 반도체기판(11)의 소스/드 레인(17)의 도전통로를 형성하기 위해 상기 제 2 층간절연막(20)을 선택적으로 식각하여 콘택홀을 형성한다.
이 때, 상기 스토리지노드 콘택홀 또는 비트라인 콘택홀과 다르게 금속배선용 콘택홀은 그 깊이가 깊어서 디자인룰(Design rule)이 0.18㎛ 이하의 소자제조 공정에서는 콘택홀의 깊이/폭(Aspect ratio)비가 10;1이상이 되는 문제점이 있다.
이어 상기 금속배선용 콘택홀에 배리어메탈(Ti/TiN) 및 알루미늄합금 또는 텅스텐과 같은 금속막을 증착하여 금속콘택(21)을 형성한다. 이 때, 금속콘택(21)과 하부층인 반도체기판(11)간의 저항을 최소화시킬 목적으로 열처리를 수행하게 되며, 최종적으로 오믹콘택 특성을 얻을 수 있다.
상술한 종래기술에 의하면, 소자의 크기가 비례적으로 축소되고 점차 소형화됨에 따라 보다 개선된 기술을 요구하는데, 예를 들어, 콘택홀 식각시 콘택홀의 완전한 오픈을 위해서 과도식각(Overetch)이 요구되고 이러한 과도식각의 정도는 콘택홀의 깊이에 비례해서 증가하며, 결과적으로 콘택홀 내부에서의 기판 손실을 증가시킨다. 상기와 같은 콘택홀 내부에서의 기판손실은 곧 반도체소자의 구조에서 접합손실(A,B)을 의미하며 이러한 접합손실로 인해 콘택저항의 증가뿐만 아니라 접합을 통한 누설전류의 증가를 초래한다.
본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 콘택홀 식각시 하부층인 반도체기판의 손실을 방지하는데 적합한 반도체소자의 콘택홀 형성 방법을 제공함에 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 콘택홀 형성 방법은 소정공정이 완료된 반도체기판에 불순물접합층을 형성하는 제 1 단계; 상기 불순물접합층을 포함한 전면에 후속 콘택홀 식각시 식각정지막으로 질화막을 형성하는 제 2 단계; 상기 질화막을 선택적으로 식각하여 상기 불순물접합층상에 질화막패드를 형성하는 제 3 단계; 상기 질화막패드를 포함한 전면에 층간절연막을 형성하는 제 4 단계; 상기 층간절연막을 선택적으로 식각하여 상기 질화막패드를 노출시키는 제 5단계; 및 상기 노출된 질화막패드를 선택적으로 식각하여 상기 불순물접합층을 노출시키는 콘택홀을 형성하는 제 6 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 콘택홀의 형성 방법을 도시한 도면이다.
도 2a에 도시된 바와 같이, 반도체기판(31)에 소자간 격리를 위한 필드산화막(32)을 형성한 후, 상기 반도체기판(31)상에 게이트산화막(32), 폴리실리콘, 마스크산화막(35)을 순차적으로 형성하고, 상기 마스크산화막(35), 폴리실리콘 및 게이트산화막을 동시에 게이트패터닝하여 게이트전극(34)을 형성한다.
이어 상기 게이트전극(34)을 마스크로 이용한 고농도 불순물 이온주입으로 반도체기판(31)에 소스/드레인(36)을 형성한 후, 상기 마스크산화막(35)를 포함한 게이트전극(34)의 양측벽에 접하는 측벽스페이서(37)를 형성한다.
이어 상기 반도체기판(31)의 전면에 Si3N4 또는 옥시나이트라이드(SiOxN
y) 중 어느 하나의 질화막(38)을 형성하되, 상기 질화막(38)은 후속 콘택식각시 식각정지막으로 이용된다. 이 때, 상기 질화막(38)은 저압화학기상증착법(Low Pressure Chemical Vapor Deposition; LPCVD) 또는 플라즈마증착법(Plasma Enhanced CVD; PECVD) 중 어느 하나의 증착법을 이용하여 50∼500Å의 두께로 형성된다.
도 2b에 도시된 바와 같이, 상기 질화막(38)을 선택적으로 식각하여 후속 콘택홀이 형성될 소스/드레인(37)상에 콘택홀의 크기보다 큰 크기로 질화막패드(39)를 형성한다.
이 때, 상기 질화막패드(39) 형성시 통상적인 마스크작업을 이용할 수 있으나, 질화막 또는 옥시나이트라이드 패드 식각시 패드 부분을 제외한 부분의 질화막 또는 옥시나이트라이드를 전부 제거할 필요가 있기 때문에, 상기 질화막패드(39)식각시 하부층인 마스크산화막 및 필드산화막과의 5:1 이상의 식각선택비를 얻기위해 마이크로파를 이용한 등방성 질화막 또는 옥시나이트라이드 식각 장비를 이용하며, 식각가스로는 CF4/O2 ,NF3/O2를 사용한다.
이어 상기 질화막패드(39)를 포함한 전면에 제 1 층간절연막(40)을 형성한 다음, 비트라인 또는 스토리지노드용 콘택홀을 위한 마스크공정을 실시한 후, 건식 식각방법을 이용하여 상기 제 1 층간절연막(40)을 선택적으로 식각한다. 이 때, 산화막과 질화막 또는 옥시나이트라이드와의 식각선택비가 25:1이상되는 건식식각 조건을 사용할 경우, 기형성된 질화막패드(39)상에서 콘택식각을 정지시킬 수 있다.
상기와 같이, 질화막패드(39)상에서 콘택홀 식각을 정지시키면 하부층인 소스/드레인(37)의 손실없이 산화막의 충분한 과도식각을 실시할 수 있다.
도 2c에 도시된 바와 같이, 전기적 콘택을 위한 완전한 콘택홀 오픈을 위해 상기 질화막패드(39)를 선택적으로 식각하여 하부의 소스/드레인(37)을 노출시킨다 (41). 이 때, 과도식각의 정도는 단지 패드로 사용된 질화막 또는 옥시나이트라이드막의 증착 두께에 비례해서 증가하므로 질화막 또는 옥시나이트라이드막과 하부층인 반도체기판과의 식각선택비가 1:1이상인 식각조건을 사용할 경우, 50%의 과도식각에서도 콘택홀 내부의 손상을 25Å∼250Å이하로 유지할 수 있다.
도 2d에 도시된 바와 같이, 상기 콘택홀(41)에 비트라인 또는 스토리지노드용 폴리실리콘을 형성한 다음, 상기 폴리실리콘을 선택적으로 패터닝하여 비트라인 (42) 또는 스토리지노드를 형성한다.
이어 상기 비트라인(42) 또는 스토리지노드를 포함한 전면에 제 2 층간절연막(43)을 형성하고, 상기 제 2 층간절연막(43)과 하부의 제 1 층간절연막(40)을 선택적으로 식각하여 후속 금속콘택 형성을 위해 다른 부분의 질화막패드(39b)가 노출되도록 한다. 이 때, 상기 금속콘택 형성을 위한 1차 식각은 스토리지노드 또는 비트라인(42) 콘택에 비해 깊이가 훨씬 깊기때문에 콘택식각시 과도식각의 정도 또한 비례적으로 증가한다. 따라서 콘택식각시 콘택홀 내부의 반도체기판(31)의 손상 없이 하부층인 질화막패드상에서 식각을 정지시키기 위해서는 산화막과 질화막패드 (39)와의 식각선택비가 25:1이상인 산화막 식각 조건을 이용한다.
여기서, 플라즈마(Plasma)를 이용한 산화막식각에는 통상적으로 플루오르카본(Fluorocarbon) 또는 그 혼합가스가 사용되며 산화막식각시 하부층과의 식각선택비는 사용되는 가스의 플루오린/카본(F/C)비에 따라 다르기때문에, 제 2 층간절연막(43)을 식각할 때, 산화막과 질화막패드와의 식각선택비가 25:1∼40:1인 식각조건을 사용하며, 상기 고선택비를 얻기 위해서 식각가스를 플루오르카본 또는 그 혼합가스 중 플루오르 대 카본비가 2.5:1∼7:1이 되는 가스를 이용한다.
도 2e에 도시된 바와 같이, 상기 금속콘택을 완전히 오픈하기 위해 질화막패드(39b)와 반도체기판(31)의 식각선택비가 0.8:1∼10:1인 식각조건으로 상기 질화막패드 (39b)를 식각하여 반도체기판(31)의 손상을 방지한다.
이어 상기 콘택홀에 금속콘택용 전도막을 형성한 다음, 선택적으로 식각하여 금속콘택(44)을 형성한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명의 콘택홀 형성 방법은 후속 콘택이 형성될 부분에 질화막패드를 형성하므로써, 콘택홀식각시 발생되는 콘택홀 내부의 반도체기판의 손상을 최소화시켜 콘택저항을 감소시키고 콘택홀을 통한 누설전류를 방지하여 소자의 수율을 향상시킬 수 있는 효과가 있다.
Claims (8)
- 반도체소자의 제조 방법에 있어서,소정공정이 완료된 반도체기판에 불순물접합층을 형성하는 제 1 단계;상기 불순물접합층을 포함한 전면에 후속 콘택홀 식각시 식각정지막으로 질화막을 형성하는 제 2 단계;상기 질화막을 선택적으로 식각하여 상기 불순물접합층상에 질화막패드를 형성하는 제 3 단계;상기 질화막패드를 포함한 전면에 층간절연막을 형성하는 제 4 단계;상기 층간절연막을 선택적으로 식각하여 상기 질화막패드를 노출시키는 제 5단계; 및상기 노출된 질화막패드를 선택적으로 식각하여 상기 불순물접합층을 노출시키는 콘택홀을 형성하는 제 6 단계를 포함하여 이루어짐을 특징으로 하는 콘택홀의 형성 방법.
- 제 1 항에 있어서,상기 질화막은 Si3N4 또는 옥시나이트라이드 중 어느 하나를 이용하는 것을 특징으로 하는 콘택홀의 형성 방법.
- 제 1 항에 있어서,상기 제 2 단계에서,상기 질화막은 50Å∼500Å의 두께로 형성되는 것을 특징으로 하는 콘택홀의 형성 방법.
- 제 1 항에 있어서,상기 제 3 단계에서,상기 질화막패드는 후속 콘택홀의 크기보다 더 큰 크기로 형성되는 것을 특징으로 하는 콘택홀의 형성 방법.
- 제 1 항에 있어서,상기 제 3 단계에서,상기 질화막패드 형성시 CF4/O2, CF4/NF3 또는 NF3/O 2 중 어느 하나의 가스를 사용하는 것을 특징으로 하는 콘택홀의 형성 방법.
- 제 1 항에 있어서,상기 제 5 단계는,상기 질화막패드와 층간절연막의 식각선택비가 25:1∼40:1인 식각조건으로 이루어지는 것을 특징으로 하는 콘택홀의 형성 방법.
- 제 1 항에 있어서,상기 제 5 단계는,플루오르카본의 혼합가스를 사용하고 상기 혼합가스 중 플루오르 대 카본의 비가 2.5:1∼7:1인 식각조건으로 이루어지는 것을 특징으로 하는 콘택홀의 형성 방법.
- 제 1 항에 있어서,상기 제 6 단계는,상기 질화막패드와 상기 반도체기판의 식가선택비가 0.8:1∼10:1인 식각조건으로 이루어지는 것을 특징으로 하는 콘택홀의 형성 방법.
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