KR20030001079A - 불화아르곤용 포토레지스트를 이용한 비트라인 형성 방법 - Google Patents
불화아르곤용 포토레지스트를 이용한 비트라인 형성 방법 Download PDFInfo
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Abstract
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 불화아르곤용 포토레지스트를 이용한 비트라인 형성 방법에 관한 것이다. 본 발명은, 비트라인 형성시 ArF PR을 이용하여 리플로우를 실시한 후 PR 패턴 상에 폴리머를 형성함으로써, 좁은 패턴을 형성할 수 있음과 동시에 리플로우에 따른 PR 두께 감소로 인한 재현성 열화를 극복하여 집적도를 향상시킬 수 있는 ArF PR을 이용한 비트라인 형성 방법을 제공하는데 그 목적이 있다. 이를 위해 본 발명은, 소정 공정이 완료된 기판 상에 비트라인 콘택 플러그를 형성하는 제1단계; 상기 비트라인 콘택 플러그 상에 층간절연막과 불화아르곤용 포토레지스트 패턴을 차례로 형성하는 제2단계; 상기 불화아르곤용 포토레지스트 패턴을 리플로우시키는 제3단계; 상기 리플로우된 불화아르곤용 포토레지스트 패턴 상에 일정 두께의 폴리머를 형성하는 제3단계; 상기 리플로우된 불화아르곤용 포토레지스트 패턴을 마스크로하여 상기 층간절연막을 선택적으로 식각하여 상기 콘택 플러그 표면을 노출시키는 콘택홀을 형성하는 제4단계; 및 상기 콘택홀에 콘택된 비트라인을 형성하는 제5단계를 포함하여 이루어지는 불화아르곤용 포토레지스트를 이용한 비트라인 형성 방법을 제공한다.
Description
본 발명은 반도체 장치의 제조 방법에 관한 것으로 특히, ArF 포토레지스트를 이용한 비트라인(Bitline) 형성 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 전사법(Photo lithography) 공정의 오정렬(Mis-alignment) 마진 감소로 인해 직접 콘택(Direct contact) 방식에 의해서는 효과적으로 액티브 오픈 영역(Active open area)을 확보하는데 어려움이 있다. 이를 개선하기 위해 이종의 절연막질간 예컨대, 산화막과 질화막등의 식각선택비 차이를 이용하는 자기 정렬 콘택(Self Align Contact;이하 SAC라 함) 공정 방법이 개발되었다.
한편, 반도체 소자의 진전을 지지해 온 미세 가공 기술은 광 전사법 기술이다. 즉, 이 기술의 해상력 향상이 반도체 소자의 고집적화의 장래를 맞고 있다고 해도 과언은 아니다
그러나, 디자인 룰의 감소에 따라 기존에 사용하던 KrF 포토레지스트(Photo Resist; 이하 PR이라 함)로는 해상도의 한계에 부딪히게 되어 이를 보완하기 위해 최근 ArF PR을 사용하고자 하는 일련의 연구가 진행되고 있다.
통상적인 비트라인 형성 공정은 설명하면, 도전층 패턴 즉, 게이트 전극 사이에 SAC 공정을 이용하여 콘택홀을 형성하고 콘택홀 내부에 폴리실리콘 플러그를 증착 및 에치 백(Etch back) 공정을 실시한 다음, 절연막을 증착하고 폴리시리콘 플러그 배선과 비트라인간의 통전을 위한 비트라인 콘택 공정을 실시한다.
비트라인 콘택 공정시 일반적인 콘택홀 형성 공정에 의해 공정을 진행할 경우 전사법(Lithigraphy)의 한계에 의해 ArF를 이용한 전사법을 이용하더라도 0.1㎛ 이하의 콘택홀을 형성하는 것은 한계로 여겨진다.
따라서, ArF PR을 이용한 다음에 고온에서 PR 플로우(Flow) 등의 방법을 통하여 좁은 콘택홀을 형성하는 방법이 사용되고 있으나, 이 방법은 콘택홀 주변의 PR 두께가 감소되어 식각시 부담(Burden)으로 작용한다.
도 1은 비트라인 콘택이 형성된 소자의 레이아웃을 도시한다.
도 1을 참조하면, 활성층(1)이 형성되어 있고, 활성층(1)과 교차하는 방향으로 워드라인(3)이 형성되어 있으며, 워드라인(3)에 교차 중첩되며 활성층과 오버랩되는 비트라인(2) 형성되어 있다. 비트라인(2)은 비트라인 콘택(4)을 통해 활성층에 통전되어 있다.
도 2는 도 1을 X-X' 방향으로 절단한 단면도로서, 상기한 바와 같은 종래의 공정 순서에 따라 형성된 비트라인(15)을 도시하고 있다.
여기서, 도면부호 '10'은 기판을 나타내며, '11'은 소스/드레인 등의 활성층, '13'은 폴리실리콘 등의 비트라인 콘택 플러그, '12'와 '14'는 층간절연막을 나타낸다.
이 경우, 도시된 '16'과 같이 비트라인 콘택 제조의 한계상 비트라인(15)이 콘택홀을 충분히 오버랩하지 못하게 된다. 도 3은 상기 도 2의 TEM 사진이다.
따라서, 도 4에 도시된 '17'과 같이 비트라인(15) 식각시 비트라인(15) 측벽이 언더 컷(Under cut)되거나, 도 5에 도시된 '18'과 같이 하지 플러그(13) 배선의 일부를 트랜치시켜 이후 절연막(20) 형성시 절연막(20) 물질이 침투하게 되어 공공(19) 등이 발생하게 된다. 이는 비트라인(15)과 다른 전극간의 단락을 유발할 수 있으며, 콘택 저항이 증가하게 되는 등 소자의 전기적 특성에 막대한 영향을 끼치게 된다. 도 6은 도 5의 TEM 사진을 나타낸다.
한편, 이러한 문제점을 해결하기 위해 PR 패턴 형성 후 리플로우를 실시하여 콘택 형성 예정 영역보다 작은 콘택을 형성하는 방법을 시도하고 있는 바, 도 7에 도시된 포토레지스트 패턴 임계치수(Develop Inspection Critical Dimention; 이하 DiCD라 함)의 감쇠 정도를 통해 DICD의 향상은 도모할 수는 있으나, 리플로우에 따른 PR 두께의 감소에 따라 재현성이 떨어지며, ArF PR을 사용하더라도 90㎚ 정도가 한계이다.
상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 본 발명은, 비트라인 형성시 ArF PR을 이용하여 리플로우를 실시한 후 PR 패턴 상에 폴리머를 형성함으로써, 좁은 패턴을 형성할 수 있음과 동시에 리플로우에 따른 PR 두께 감소로 인한 재현성 열화를 극복하여 집적도를 향상시킬 수 있는 ArF PR을 이용한 비트라인 형성 방법을 제공하는데 그 목적이 있다.
도 1은 비트라인 콘택이 형성된 소자의 레이아웃,
도 2는 도 1을 X-X' 방향으로 절단한 단면도,
도 3은 도 2의 TEM 사진'
도 4 및 도 5는 종래기술에 따른 문제점을 도시한 도면,
도 6은 도 5의 TEM 사진,
도 7은 포토레지스트 패턴 임계치수의 감쇠 정도를 도시한 TEM 사진,
도 8a 내지 도 8f는 본 발명의 일실시예에 따른 ArF 포토레지스트를 이용한 비트라인 형성 공정을 도시한 단면도,
도 9는 PR 플로우 온도에 따른 DICD의 감소 정도 온도를 도시한 그래프.
* 도면의 주요 부분에 대한 부호의 설명
80 : 기판
81 : 활성층
82, 84 : 층간절연막
83 : 비트라인 콘택 플러그
88 : 비트라인
상기와 같은 문제점을 해결하기 위해 본 발명은, 소정 공정이 완료된 기판 상에 비트라인 콘택 플러그를 형성하는 제1단계; 상기 비트라인 콘택 플러그 상에 층간절연막과 불화아르곤용 포토레지스트 패턴을 차례로 형성하는 제2단계; 상기 불화아르곤용 포토레지스트 패턴을 리플로우시키는 제3단계; 상기 리플로우된 불화아르곤용 포토레지스트 패턴 상에 일정 두께의 폴리머를 형성하는 제3단계; 상기 리플로우된 불화아르곤용 포토레지스트 패턴을 마스크로하여 상기 층간절연막을 선택적으로 식각하여 상기 콘택 플러그 표면을 노출시키는 콘택홀을 형성하는 제4단계; 및 상기 콘택홀에 콘택된 비트라인을 형성하는 제5단계를 포함하여 이루어지는 불화아르곤용 포토레지스트를 이용한 비트라인 형성 방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 첨부한 도 8a 내지 도 8f를 참조하여 상세하게 설명한다.
도 8a 내지 도 8f는 본 발명의 일실시예에 따른 ArF 포토레지스트를 이용한 비트라인 형성 공정을 도시한 단면도이다.
먼저 도 8a에 도시된 바와 같이, 반도체 소자를 형성하기 위한 여러 요소가 형성된 기판(80) 상에 소스/드레인 등의 활성층(81)을 형성한 다음,층간절연막(82)을 형성한 다음, 층간절연막(82)을 선택적으로 식각하여 활성층(81)에 콘택되는 비트라인 콘택 플러그(83)를 형성한 후, 평탄화 공정을 실시한다. 이어서, 결과물 상부에 층간절연막(84)을 형성한다.
여기서, 비트라인 콘택 플러그(83)는, 단결정 폴리실리콘(Selective epitaxy growth) 또는 다결정 폴리실리콘(Tube polysilicon) 등을 이용한다.
다음으로 도 8b에 도시된 바와 같이, 비트라인 콘택 플러그(83) 상에 ArF PR 패턴(85)을 형성하여 비트라인 콘택 형성 예정 영역을 정의하는 바, 초기의 콘택 형성 예정 영역은 'd1'이며, ArF PR은 아트릴레이드(Acrylate) 또는 COMA(CycloOlefin-maleic Anhydride)를 이용한다.
다음으로 도 8c에 도시된 바와 같이, ArF PR 패턴(85)을 리플로우시켜 콘택 형성 예정 영역을 'd2'로 줄이는 바, 100℃ 내지 180℃의 온도 및 상압의 압력 하에서 1분 내지 10분 동안 핫 플레이트(Hot plate), 오버(Over) 또는 UV 베이크(Bake)함으로써 이루어진다.
다음으로 도 8d에 도시된 바와 같이, 리플로우된 ArF PR 패턴(85) 상에 일정 두께의 폴리머(86)를 형성하여 'd2'보다 더 좁은 'd3'가 되도록 한다.
구체적으로, 5 SCCM 내지 20 SCCM의 C4F6, 5 SCCM 내지 20 SCCM의 C4F8, 5 SCCM 내지 20 SCCM의 CH2F2, 100 SCCM 내지 1000 SCCM의 Ar 또는 이들의 혼합 가스를 이용하여 적당한 두께가 되도록 한다. 이 때, 10 mTorr 내지 50 mTorr의 압력 및 1000W 내지 2000W의 파워 하에서 실시하며, 이렇게 생성된 폴리머(86)는 리플로우에 의해 두께가 얇아진 ArF PR 패턴(85)을 보호하여 재현성을 높여주며, 'd3'와같이 좁은 콘택 영역 형성을 할 수 있도록 한다.
다음으로 도 8e에 도시된 바와 같이, 리플로우된 ArF PR패턴(85)을 마스크로하여 층간절연막(84)을 선택적으로 식각하여 콘택 플러그(83) 표면을 노출시키는 콘택홀(87)을 형성한 후, 폴리머(86) 및 ArF PR 패턴(85)을 제거한다.
다음으로 도 8f에 도시된 바와 같이, 콘택홀(87)에 콘택되는 비트라인(88)을 형성한다. 여기서 비트라인(88)은, W, Ti 또는 Co 등을 이용한다.
도 9는 PR 플로우 온도에 따른 DICD의 감소 정도 온도를 나타낸 것으로, K는 리플로우만 실시하였을 경우이고, K'은 리플로우 후 폴리머를 형성한 본 발명의 경우이다. 즉, 도 9에 도시된 바와 콘택 오픈 결함이 예컨대, 20Å 정도 개선됨을 알 수 있다.
상기한 바와 같이 이루어지는 본 발명은, ArF PR을 이용한 비트라인 형성시, ArF를 리플로우 시킨 후 그 상부에 폴리머를 형성함으로써, 좁은 패턴을 형성할 수 있으며, 재현성을 향상시킬 수 있음을 실시예를 통해 알아 보았다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은, 불화아르곤 포토레지스트를 이용하여 리플로우와 폴리머형성을 통해 하지의 손실 및 공공 등의 문제점을 해결하며, 좁은 패턴 형성과 재현성을 향상시킬 수 있도록 하여, 긍극적으로 소자의 집적도를 향상시킬 수 있는 탁월한 효과를 기대할 수 있다.
Claims (6)
- 반도체 소자 제조 방법에 있어서,소정 공정이 완료된 기판 상에 비트라인 콘택 플러그를 형성하는 제1단계;상기 비트라인 콘택 플러그 상에 층간절연막과 불화아르곤용 포토레지스트 패턴을 차례로 형성하는 제2단계;상기 불화아르곤용 포토레지스트 패턴을 리플로우시키는 제3단계;상기 리플로우된 불화아르곤용 포토레지스트 패턴 상에 일정 두께의 폴리머를 형성하는 제3단계;상기 리플로우된 불화아르곤용 포토레지스트 패턴을 마스크로하여 상기 층간절연막을 선택적으로 식각하여 상기 콘택 플러그 표면을 노출시키는 콘택홀을 형성하는 제4단계; 및상기 콘택홀에 콘택된 비트라인을 형성하는 제5단계를 포함하여 이루어지는 불화아르곤용 포토레지스트를 이용한 비트라인 형성 방법.
- 제 1 항에 있어서,상기 제3단계의 폴리머 형성시, 5 SCCM 내지 20 SCCM의 C4F6, 5 SCCM 내지 20 SCCM의 C4F8, 5 SCCM 내지 20 SCCM의 CH2F2 또는 100 SCCM 내지 1000 SCCM의 Ar중 적어도 하나의 가스를 이용하는 것을 특징으로 하는 불화아르곤용 포토레지스트를 이용한 비트라인 형성 방법.
- 제 2 항에 있어서,상기 제3단계의 폴리머 형성은, 10 mTorr 내지 50 mTorr의 압력 및 1000W 내지 2000W의 파워 하에서 실시하는 것을 특징으로 하는 불화아르곤용 포토레지스트를 이용한 비트라인 형성 방법.
- 제 1 항에 있어서,상기 비트라인 콘택 플러그는,단결정 폴리실리콘 또는 다결정 폴리실리콘인 것을 특징으로 하는 불화아르곤용 포토레지스트를 이용한 비트라인 형성 방법.
- 제 1 항에 있어서,상기 비트라인은,W, Ti 또는 Co 중 어느 하나인 것을 특징으로 하는 불화아르곤용 포토레지스트를 이용한 비트라인 형성 방법.
- 제 1 항에 있어서,상기 제3단계의 리플로우는,100℃ 내지 180℃의 온도 및 상압의 압력 하에서 1분 내지 10분 동안 핫 플레이트, 오버 또는 UV 베이크 중 어느 하나를 이용하는 것을 특징으로 하는 불화아르곤 포토레지스트를 이용한 비트라인 형성 방법.
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2001
- 2001-06-28 KR KR10-2001-0037409A patent/KR100524813B1/ko not_active IP Right Cessation
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