KR100372816B1 - 반도체 소자의 콘택홀 형성방법 - Google Patents

반도체 소자의 콘택홀 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 레지스트막과 BPSG막의 플로우를 이용한 초미세 콘택홀 형성방법에 관한 것이다. 본 발명의 콘택홀 형성방법, 하부 패턴이 형성된 반도체 기판 상에 BPSG막을 증착하는 단계; 상기 BPSG막 상에 그의 소정 부분을 노출시키는 레지스트 패턴을 형성하는 단계; 노출된 BPSG막 부분의 폭이 감소되도록, 상기 레지스트 패턴을 플로우시키는 단계; 플로우된 레지스트 패턴을 마스크로 하는 식각 공정으로 상기 BPSG막을 식각하여 제1폭의 제1콘택홀을 형성하는 단계; 상기 레지스트 패턴을 제거하는 단계; 및 상기 BPSG막을 플로우시켜 상기 제1폭 보다는 작은 제2폭의 제2콘택홀을 형성하는 단계를 포함하여 이루어진다.

Description

반도체 소자의 콘택홀 형성방법{METHOD FOR FORMING CONTACT HOLE OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 레지스트막과 BPSG막의 플로우를 이용한 초미세 콘택홀 형성방법에 관한 것이다.
반도체 소자의 제조 공정에 있어서, 콘택홀 또는 패턴을 형성하기 위하여, 감광성 중합체 패턴을 마스크로해서 하층 박막을 식각하는 포토리소그라피 (Photolithography) 공정이 이용되고 있다.
이러한 포토리소그라피 공정은 다음과 같이 이루어진다. 우선, 피식각층 상에 레지스트(Resist)막을 도포하고, 준비된 레티클을 이용하여 상기 레지스트막을 선택적으로 노광한다. 이때, 노광 장비로는 G-라인(λ=436) 또는 I-라인 장비 (λ=365nm)가 이용된다. 이어서, 소정의 화학용액을 이용한 현상 공정을 수행하여 노광되거나, 또는, 비노광된 레지스트막 부분을 제거하여 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여 피식각층을 제거한다.
한편, 포토 리소그라피 공정을 이용한 미세 패턴의 형성시, 레지스트 패턴의 폭은 광의 회절과 밀접한 관련이 있다는 것은 널리 공지된 사실이다. 예를 들어, 포토리소그래피 공정에 의해 형성되는 패턴 폭의 임계치수, 즉, 해상도는 포토 리소그라피 공정에서의 중요한 변수이며, 하기의 레이레이식(Rayleigh's equation)에 의해 결정된다.
R = k ( λ / NA)
여기서, R은 해상도, λ는 광의 파장, NA는 노광 장비의 렌즈 개구수(0.5), k는 공정관련 상수로서 공정 능력에 따라 변하는 값이지만, 양산 단계에서는 약 0.7 정도이다.
그런데, I-라인 장비를 이용하고, 통상적인 노광 장비의 렌즈 개구수가 0.5인 경우에는 상기의 식으로부터 약 0.5㎛ 정도의 해상도를 얻게 되며, 이 값은 포토리소그라피 공정으로 구현할 수 있는 패턴 폭의 임계 치수가 0.5㎛ 정도임을 의미하게 되므로, 현재 생산되는 반도체 소자의 유효 채널 길이가 0.35㎛ 이내로 감소되고 있는 실정에서, 종래의 I-라인 장비를 이용하는 포토리소그라피 공정으로는 고집적도를 요구하는 반도체 소자에 적용하기 어려운 문제점이 있다.
따라서, 최근에는 I-라인 보다도 더 짧은 파장, 예컨데, 248㎚ 파장의 KrF 레이저 광원을 이용한 포토리소그라피 공정이 수행되고 있으며, 아울러, 보다 미세한 크기의 콘택홀을 형성하기 위하여, 레지스트막의 플로우를 이용하는 방법도 병행되고 있다.
도 1a 내지 도 1c는 종래의 미세 콘택홀 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
먼저, 도 1a에 도시된 바와 같이, 소정의 하부 패턴들(도시안됨)이 형성된 반도체 기판(1) 상에 층간절연막(2)을 형성하고, 그런다음, 상기 층간절연막(2)에 상에 레지스트를 도포한 후, 상기 레지스트에 대하여 248㎚ 파장의 KrF 레이저 광원을 이용한 노광 공정과 후속의 현상 공정을 수행하여 상기 층간절연막(2)의 일부분을 노출시키는 레지스트 패턴(3)을 형성한다. 여기서, 미설명된 도면부호 10은노광 마스크, 즉, 레티클이다.
이어서, 도 1b에 도시된 바와 같이, 노출된 층간절연막(2)의 폭이 감소되도록, 써멀 베이크(Thermal Bake)를 이용하여 상기 레지스트 패턴(3)를 플로우시킨다.
그리고나서, 도 1c에 도시된 바와 같이, 레지스트 패턴(3)을 식각 마스크로 하는 식각 공정으로 노출된 층간절연막 부분을 식각함으로써, 상기 층간절연막(2)에 미세 크기의 콘택홀(4)을 형성한다.
그러나, 상기와 같이 레지스트의 플로우를 이용하여 미세 크기의 콘택홀을 형성하는 종래의 방법은 다음과 같은 문제점이 있다.
첫째, 레지스트를 플로우시킴에 있어서, 플로우되는 레지스트 양에 한계가 있기 때문에 콘택홀 폭을 감소시키는데, 그 한계가 있고, 둘째, 레지스트의 플로우는 온도 변화에 매우 민감하기 때문에 플로우 온도범위에 대한 공정 마진이 매우 작다는 문제점이 있다. 셋째, 써멀 베이크에 의한 레지스트 플로우를 이용할 경우, 하부층과 접촉한 레지스트 부분 및 그 외측 부분에서는 플로우가 거의 일어나지 않기 때문에 수직한 플로파일을 얻을 수 없고, 이에 따라, 보잉(Bowing)과 같은 결함이 발생되는 것에 의해 후속 공정의 신뢰성이 저하되는 문제점이 있고, 넷째, 레지스트의 두께를 두껍게 할 경우에는 그 만큼 공정 시간이 증가되고, 아울러, 균일도에 문제가 되므로, 그 두께를 얇게 하는 것이 유리하지만, 레지스트의 두께를 얇게 할 경우에는 플로우되는 레지스트 양이 줄어드는 것에 기인하여 미세 콘택홀을 형성할 수 없기 때문에, 그 두께를 두껍게 해야만 하는 문제점이 있다.
따라서, 상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 레지스트의 플로우를 이용함과 동시에, 층간절연막의 재질인 BPSG막의 플로우를 함께 이용함으로써, 초미세 크기의 콘택홀을 형성할 수 있는 반도체 소자의 콘택홀 형성방법을 제공하는데, 그 목적이 있다.
도 1a 내지 도 1c는 종래의 미세 콘택홀 형성방법을 설명하기 위한 공정별 단면도.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 초미세 콘택홀 형성방법을 설명하기 위한 공정별 단면도.
도 3은 붕소 및 인의 도핑 농도에 따른 BPSG막의 플로우 각(Angle)을 보여주는 도면.
도 4a 및 도 4b는 본 발명의 다른 실시예에 따른 초미세 콘택홀 형성방법을 설명하기 위한 단면도.
도 5는 본 발명의 또 다른 실시예에 따른 초미세 콘택홀 형성방법을 설명하기 위한 단면도.
(도면의 주요 부분에 대한 부호의 설명)
11 : 반도체 기판 12 : BPSG막
12a : 제1 BPSG막 12b : 제2BPSG막
13 : 레지스트 패턴 14 : 제1콘택홀
15 : 제2콘택홀
상기와 같은 목적을 달성하기 위한 본 발명의 콘택홀 형성방법, 하부 패턴이 형성된 반도체 기판 상에 BPSG막을 증착하는 단계; 상기 BPSG막 상에 그의 소정 부분을 노출시키는 레지스트 패턴을 형성하는 단계; 노출된 BPSG막 부분의 폭이 감소되도록, 상기 레지스트 패턴을 플로우시키는 단계; 플로우된 레지스트 패턴을 마스크로 하는 식각 공정으로 상기 BPSG막을 식각하여 제1폭의 제1콘택홀을 형성하는 단계; 상기 레지스트 패턴을 제거하는 단계; 및 상기 BPSG막을 플로우시켜 상기 제1폭 보다는 작은 제2폭의 제2콘택홀을 형성하는 단계를 포함하여 이루어진다.
본 발명에 따르면, 레지스트 플로우를 이용하여 1차적으로 콘택홀의 크기를 감소시키고, 이어서, 층간절연막의 재질인 BPSG막을 플로우시켜 콘택홀의 크기가 감소되도록 함으로써, 결과적으로, 초미세 크기의 콘택홀을 매우 용이하게 형성할 수 있다.
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 콘택홀 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
먼저, 도 2a에 도시된 바와 같이, 소정의 하부 패턴들(도시안됨)이 형성된 반도체 기판(11) 상에 층간절연막으로서 BPSG막(12)을 증착하고, 상기 BPSG막(12) 상에 레지스트를 도포한 후, 상기 레지스트에 대한 노광 및 현상 공정을 수행하여 상기 BPSG막(12)의 소정 폭을 노출시키는 레지스트 패턴(13)을 형성한다.
그런다음, 도 2b에 도시된 바와 같이, 노출된 BPSG막(12)의 폭이 감소되도록, 써멀 베이크 공정을 수행하여 레지스트 패턴(13)을 플로우시키고, 이어서, 도 2c에 도시된 바와 같이, 플로우된 레지스트 패턴(13)을 마스크로 해서, 노출된 BPSG막(12) 부분을 식각하고, 이 결과로, 미세 크기의 제1콘택홀(14)을 얻는다.
다음으로, 도 2d에 도시된 바와 같이, 레지스트 패턴을 제거한 상태에서, BPSG막(12)에 대한 플로우 공정을 수행하여, 제1콘택홀(14) 보다 더 작은 폭을 갖는 초미세 크기의 제2콘택홀(15)을 형성한다.
상기에서, BPSG막(12)의 플로우 정도는 붕소(Boron)와 인(Phosphorus)의 도핑 농도에 따라 조절할 수 있다. 예를들어, 인의 도핑 농도를 증가시키면, BPSG막의 플로우 정도는 증가된다.
라인/간격 붕소 : 인 비율
20 : 9 20 : 6
0.5㎛/0.5㎛ 0 5
0.6㎛/0.6㎛ 0 12
0.8㎛/0.8㎛ 5 24
1㎛/1㎛ 25 72
1.2㎛/1.2㎛ 38 67
상기 표 1과 도 3은 붕소와 인의 도핑 농도에 따른 BPSG막의 플로우각(Angle)을 나타낸다.
상기 표 1에서, 인의 도핑 농도가 클수록, BPSG막의 플로우 각이 작기 때문에, 상기 BPSG막의 표면이 거의 평탄화되었음을 알 수 있고, 이것으로부터, BPSG막의 플로우 정도가 증가되었음을 알 수 있다.
하기 표 2는 붕소와 인의 도핑 농도에 따른 셀 영역과 주변 영역간의 단차를 보여주는 것이다.
BPSG막 두께 붕소 : 인 플로우 각
14,000Å 22 : 9 28
14,000Å 20 : 9 35
상기 표 2에서, 동일 두께의 BPSG막에 대해서 붕소의 도핑 농도가 큰 경우, 상기 BPSG막의 플로우 각이 작기 때문에, 붕소의 도핑 농도가 증가될수록, BPSG막의 플로우 정도가 증가됨을 알 수 있다.
그러므로, 인의 도핑 농도가 증가될수록, BPSG막의 플로우 정도가 증가됨을 알 수 있으며, 아울러, 셀 영역과 주변 영역간의 단차를 줄이기 위해서는 붕소의 도핑 농도를 증가시켜야 됨을 알 수 있다.
한편, 도 4a에 도시된 바와 같이, BPSG막(12)의 플로우 정도가 너무 크게 되면, 상기 BPSG막(12)의 상단부가 과도하게 흘러내리는 것에 의해 경사가 큰 프로파일(Profile)을 나타내게 되며, 경우에 따라서는 하부 배선(30)을 노출시키게 되는 결함이 발생하게 된다.
따라서, 이러한 결함의 발생을 방지하기 위하여, 본 발명의 다른 실시예로서, 도 4b에 도시된 바와 같이, BPSG막(12)을 2층 구조로 형성시키되, 하부에 배치된 제1BPSG막(12a)과 상부에 배치된 제2BPSG막(12b)에서의 인의 도핑 농도를 다르게 함으로써, 수직한 프로파일을 얻는다. 예컨데, 제1BPSG막(12a)은 플로우 정도가 크게 되도록, 인의 도핑 농도를 상대적으로 많게 하고, 반대로, 제2BPSG막(12b)은 플로우 정도가 작게 되도록, 인의 도핑 농도를 상대적으로 작게 한다.
이 경우, 전술한 본 발명의 실시예와 마찬가지로 초미세 콘택홀을 얻을 수 있으며, 아울러, 플로우 정도가 과도하여 하부 배선이 노출되는 결함을 방지할 수 있다.
본 발명의 또 다른 실시예로서, 도 5에 도시된 바와 같이, BPSG막(12)을 다층 구조로도 형성시킬 수 있다. 이 경우, 전술한 실시예들과 마찬가지의 효과를 얻을 수 있으며, 아울러, 보다 수직한 프로파일을 얻을 수 있다.
또한, 깊은 콘택홀을 형성할 수도 있기 때문에, 이와 같은 방법을 이용할 경우에는 고용량의 캐패시터를 형성할 수도 있다.
이상에서와 같이, 본 발명은 레지스트의 플로우는 물론, 층간절연막의 재질인 BPSG막의 플로우를 함께 이용함으로써, 매우 용이하게 초미세 크기의 콘택홀을 형성할 수 있다.
또한, 현 장비의 교체없이도 초미세 콘택홀을 형성할 수 있기 때문에, 경제성 측면에서 매우 유리하며, 고집적 반도체 소자의 제조 공정에 매우 유리하게 적용시킬 수 있다.
게다가, 붕소와 인의 도핑 농도를 조절하는 것에 의해, BPSG막의 플로우 정도를 조절할 수 있기 때문에, 셀 영역과 주변 영역간의 단차를 감소시킬 수 있으며, 이에 따라, 반도체 제조 공정의 신뢰성도 확보할 수 있다.
한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.

Claims (4)

  1. 하부 패턴이 형성된 반도체 기판 상에 BPSG막을 다층 구조로 증착하는 단계;
    상기 다층 구조의 BPSG막 상에 콘택홀 예정영역을 노출시키는 레지스트 패턴을 형성하는 단계;
    상기 노출된 BPSG막 부분의 폭이 감소되도록, 상기 레지스트 패턴을 플로우시키는 단계;
    상기 플로우된 레지스트 패턴을 마스크로 하여 상기 BPSG막을 식각하여 제1크기의 제1콘택홀을 형성하는 단계;
    상기 레지스트 패턴을 제거하는 단계; 및
    상기 BPSG막의 붕소와 인의 도핑농도로 플로우 정도를 조절하면서 BPSG막을 플로우시켜 상기 제1크기 보다 작은 제2크기의 제2콘택홀을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
  2. 제 1 항에 있어서, 상기 다층 구조의 BPSG막은 상층일수록 플로우 정도가 크도록 붕소와 인의 도핑농도를 조절하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
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