KR100545185B1 - 미세 콘택홀 형성 방법 - Google Patents
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Abstract
미세 콘택홀 형성 방법을 제시한다. 본 발명의 일 관점에 따르면, 포토레지스트층 하부에 노광 시에 포토레지스트층에 아민기(NH4+)를 제공하는 아민기 소스층을 형성하고, 포토레지스트층을 노광 및 현상하고, 현상된 포토레지스트층을 리플로우(reflow)하여 포토레지스트 패턴을 형성한다. 포토레지스트 패턴을 식각 마스크로 이용하여 콘택홀을 형성한다.
포토레지스트, 노광, 현상, 산, 아민기
Description
도 1a 및 도 1b는 종래의 콘택홀 형성 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 미세 콘택홀 형성 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
본 발명은 반도체 소자 제조에 관한 것으로, 특히, 미세 콘택홀(fine contact hole) 형성 방법에 관한 것이다.
최근에 컴퓨터(computer)와 같은 정보 매체의 급속한 보급에 따라, 반도체 소자는 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구되고 있다. 이러한 요구에 부응하여 반도체 소자의 집적도, 신뢰도 및 응답 속도 등을 향상시키는 방향으로 제조 기술이 발전되고 있다. 이에 따라, 반도체 소자의 집적도 향상을 위한 제조 기술에 대한 요구도 매우 엄격해지고 있다.
이러한 반도체 소자 제조 기술에 관련하여, 반도체 소자의 미세 패턴 형성이 요구되고 있으며, 각 패턴들의 넓이(width)뿐만 아니라 패턴과 패턴 사이의 간격(space)도 현저하게 감소되고 있다. 이에 따라, 상기 패턴들을 절연하기 위한 절연층에 미세 콘택홀을 형성하고, 상기 콘택홀이 형성된 절연층에 도전성 물질을 채워 넣는 공정이 점점 어려워지고 있다.
따라서, 리소그래피(lithography) 공정의 한계를 극복하기 위해서 파장이 비교적 짧은 광원을 이용하는 방법이 제시되고 있으며, 이러한 방법으로서 최근 0.13㎛급 이하의 반도체 소자에서는 KrF 광원의 리소그래피 기술이 콘택홀 형성에 이용되고 있다.
이와 같은 광 리소그래피 공정에는 필수적으로 포토레지스트(photoresist)막이 이용되고 있는 데 이러한 포토레지스트막은 여러 가지의 종류와 특성을 가지는 다양한 물질로 구성되고 있다. 그럼에도 불구하고, 이러한 공정은, 레티클(reticle) 상의 디자인 룰(design rule) 이하의 작은 콘택홀은 형성하기 어려운 문제가 있다.
도 1a 및 도 1b는 종래의 콘택홀 형성 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 1a 및 도 1b를 참조하면, 반도체 기판(10) 상에 절연층(20)을 형성하고, 그 상에 반사 방지층(ARC: Anti Reflective Coating:30)을 형성하고, 그 상에 포토레지스트 패턴(40)을 광 리소그래피 과정, 즉, 노광 및 현상 과정으로 형성한다. 이때, 포토레지스트 패턴(40) 간의 간격(g1)은 광 리소그래피 과정의 한계 이하로 작게 형성되기 어렵다. 따라서, 이러한 포토레지스트 패턴(40)을 이용한 절연층(20)의 식각에 의해 형성되는 콘택홀(25)은 그 폭이 이러한 간격(g1) 보다 크게 작아지기가 어렵다. 즉, 미세 콘택홀(25)을 형성하기가 어렵다.
본 발명이 이루고자 하는 기술적 과제는, 광 리소그래피 과정의 노광 한계 이상으로 작은 미세 콘택홀을 형성할 수 있는 방법을 제공하는 데 있다.
상기의 기술적 과제들을 달성하기 위한 본 발명의 일 관점은, 포토레지스트층 하부에 노광 시에 포토레지스트층에 아민기(NH4+)를 제공하는 아민기 소스층을 형성하는 단계, 상기 포토레지스트층을 노광 및 현상하는 단계, 상기 현상된 포토레지스트층을 리플로우(reflow)하여 포토레지스트 패턴을 형성하는 단계, 및 상기 포토레지스트 패턴을 식각 마스크로 이용하여 콘택홀을 형성하는 단계를 포함하는 미세 콘택홀 형성 방법을 제시한다.
상기 아민기 소스층은 헥사메틸다이실란(HMDS)층을 포함하여 형성될 수 있다.
상기 현상 시에 상기 포토레지스트 패턴의 측면 하측에 상기 아민기와 상기 노광에 의해서 생성된 산의 반응에 의한 하측 돌출부가 잔류하고 상기 포토레지스트 패턴의 측면 상측에 외부로부터 오염되는 아민기와 상기 노광에 의해서 생성된 산의 반응에 의한 하측 돌출부가 잔류하고, 상기 리플로우에서 상기 상측 및 하측 돌출부가 우선적으로 플로우하여 상기 포토레지스트 패턴이 형성될 수 있다.
상기 리플로우는 상기 포토레지스트 패턴을 가열하여 수행될 수 있다.
상기의 기술적 과제들을 달성하기 위한 본 발명의 다른 일 관점은, 반도체 기판 상에 절연층을 형성하는 단계, 상기 절연층 상에 반사 방지층을 형성하는 단계, 상기 반사 방지층 상에 노광 시에 포토레지스트층에 아민기(NH4+)를 제공하는 아민기 소스층을 형성하는 단계, 상기 아민기 소스층 상에 포토레지스트층을 형성하는 단계, 상기 포토레지스트층을 노광 및 현상하는 단계, 상기 현상된 포토레지스트층을 리플로우(reflow)하여 포토레지스트 패턴을 형성하는 단계, 및 상기 포토레지스트 패턴을 식각 마스크로 이용하여 상기 절연층에 콘택홀을 형성하는 단계를 포함하는 미세 콘택홀 형성 방법을 제시한다.
본 발명에 따르면, 광 리소그래피 과정의 노광 한계 이상으로 작은 미세 콘택홀을 형성할 수 있는 방법을 제공할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안되며, 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 미세 콘택홀 형성 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 2a를 참조하면, 먼저, 반도체 기판(100) 상에 절연층(200)을 형성한다. 절연층은 BPSG와 같은 ILD 물질로 형성될 수 있다. 절연층(200) 상에 반사 방지층(300)을 형성한다.
반사 방지층(300) 상에 후속되는 노광 시에 아민기(NH4+)를 제공할 수 있는 아민기 소스층(source layer:400)을 형성한다. 예를 들어, 헥사 메틸 다이실란(HMDS: hexamethyldisilane)을 도포하여 이러한 아민기 소스층(400)으로 이용할 수 있다.
이후에, 아민기 소스층(400) 상에 포토레지스트층(500)을 도포 형성하고, 이러한 포토레지시트층(500)의 일부를 선택적으로 광 리소그래피 과정을 이용하여 노광한다. 이때, 노광 부분(501)은 레티클 상의 디자인 룰에 따라 디자인된 간격 크기(g1)에 걸쳐진 영역이 된다.
이러한 노광된 부분(501)에서는 산(H+)가 생성되게 되어, 이후 현상 과정에서 이러한 노광된 부분(501)이 현상액 등에 의해서 제거되도록 해 준다. 그런데, 이러한 산은 아민기(NH4+)의 오염에 의해서, 즉, 산과 외부에서 공급될 수 있는 아민기(NH4+)와 반응함에 따라, 도 2b에 제시된 바와 같이 포토레지스트 패턴(500)의 측면 상측에 상측 돌출부(503)의 형성, 즉, T 프로파일(profile)이 유도된다.
그리고, 하부의 아민기 소스층(400), 즉, HMDS층으로부터도 아민기가 제공되어 산과 반응함에 따라, 도 2b에 제시된 바와 같이 포토레지스트 패턴(500)의 측면 하측에 하측 돌출부(505), 즉, 풋팅(footing)이 유도된다.
이러한 상하측 돌출부(503, 505), 즉, T 프로파일과 풋팅의 발생에 의해 실제 노광된 부분(501)의 크기(g1) 보다 작은 크기(g2)가 설정되게 된다. 즉, 상하측 돌출부(503, 505)의 크기(g3)만큼 양쪽으로 노광된 부분(501)의 크기(g1)가 보다 작은 크기(g2)로 줄어들게 된다.
도 2c를 참조하면, 도 2b에 제시된 바와 같이 현상된 포토레지스트 패턴(500)을 가열하여 리플로우(reflow)가 발생되도록 한다. 이와 같이 포토레지스트 패턴(500)을 리플로우 시키면, 도 2c에 제시된 바와 같이 상하측 돌출부(503, 505) 부위가 리플로우 차이에 의해서 먼저 플로우하여 수직하거나 이에 근접한 프로파일이 얻어진다. 이에 따라, 포토레지스트 패턴(500)이 디자인 룰 이하의 간격(g2)을 가지게 노광 및 현상, 가열을 통해 형성된다.
도 2d를 참조하면, 이와 같이 보다 미세한 간격(g2)을 가지는 포토레지스트 패턴(500)을 이용하여 하부의 절연층(300)을 선택적으로 식각하여, 절연층(300)에 미세 콘택홀(250)을 형성한다. 이러한 미세 콘택홀(250)은 레티클 디자인 상의 콘택홀 보다 더욱 미세한 콘택홀로 형성될 수 있다.
이상, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
상술한 본 발명에 따르면, 레티클 상의 디자인된 콘택홀의 크기보다 더욱 미세한 크기의 콘택홀을 형성할 수 있다.
Claims (5)
- 포토레지스트층 하부에 노광 시에 포토레지스트층에 아민기(NH4+)를 제공하는 헥사메틸다이실란(HMDS)층을 포함하는 아민기 소스층을 형성하는 단계,상기 포토레지스트층을 노광하여, 상기 노광된 포토레지스트층 측면 하측에 상기 아민기와 상기 노광에 의해서 생성된 산의 반응에 의한 하측 돌출부와, 상기 포토레지스트층 측면 상측에 외부로부터 오염되는 아민기와 상기 노광에 의해서 생성된 산의 반응에 의한 상측 돌출부가 잔류하도록 하는 단계,상기 포토레지스트층을 현상하는 단계,상기 현상된 포토레지스트층을 리플로우(reflow)하여 포토레지스트 패턴을 형성하는 단계 및상기 포토레지스트 패턴을 식각 마스크로 이용하여 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 하는 미세 콘택홀 형성 방법.
- 삭제
- 삭제
- 제 1항에 있어서,상기 리플로우는 상기 포토레지스층을 가열하여 수행되는 것을 특징으로 하는 미세 콘택홀 형성 방법.
- 반도체 기판 상에 절연층을 형성하는 단계,상기 절연층 상에 반사 방지층을 형성하는 단계,상기 반사 방지층 상에 노광 시에 포토레지스트층에 아민기(NH4+)를 제공하는 아민기 소스층을 형성하는 단계,상기 아민기 소스층 상에 포토레지스트층을 형성하는 단계,상기 포토레지스트층을 노광하여 상기 포토레지스트층 측면 상측과 하측에 돌출부를 형성하는 단계,상기 노광된 포토레지스트층을 현상하는 단계,상기 현상된 포토레지스트층을 리플로우(reflow)하여 포토레지스트 패턴을 형성하는 단계 및상기 포토레지스트 패턴을 식각 마스크로 이용하여 상기 절연층에 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 하는 미세 콘택홀 형성 방법.
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US8389402B2 (en) * | 2011-05-26 | 2013-03-05 | Nanya Technology Corporation | Method for via formation in a semiconductor device |
US20160292845A1 (en) * | 2015-03-31 | 2016-10-06 | Macronix International Co., Ltd. | Determining contact edge roughness of a contact hole etched in a wafer |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6057084A (en) * | 1997-10-03 | 2000-05-02 | Fusion Systems Corporation | Controlled amine poisoning for reduced shrinkage of features formed in photoresist |
US6211051B1 (en) * | 1999-04-14 | 2001-04-03 | Lsi Logic Corporation | Reduction of plasma damage at contact etch in MOS integrated circuits |
US6165891A (en) * | 1999-11-22 | 2000-12-26 | Chartered Semiconductor Manufacturing Ltd. | Damascene structure with reduced capacitance using a carbon nitride, boron nitride, or boron carbon nitride passivation layer, etch stop layer, and/or cap layer |
KR100569542B1 (ko) * | 2000-06-13 | 2006-04-10 | 주식회사 하이닉스반도체 | 기체 상태의 아민 처리공정을 이용한 포토레지스트 패턴형성방법 |
KR100451508B1 (ko) | 2002-02-26 | 2004-10-06 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택홀 형성방법 |
TW564489B (en) * | 2002-07-25 | 2003-12-01 | Toppoly Optoelectronics Corp | Method for improving contact hole patterning |
US6720256B1 (en) * | 2002-12-04 | 2004-04-13 | Taiwan Semiconductor Manufacturing Company | Method of dual damascene patterning |
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