JP4389242B2 - フォトレジストパターンをマスクに利用するエッチング方法 - Google Patents
フォトレジストパターンをマスクに利用するエッチング方法 Download PDFInfo
- Publication number
- JP4389242B2 JP4389242B2 JP2002184629A JP2002184629A JP4389242B2 JP 4389242 B2 JP4389242 B2 JP 4389242B2 JP 2002184629 A JP2002184629 A JP 2002184629A JP 2002184629 A JP2002184629 A JP 2002184629A JP 4389242 B2 JP4389242 B2 JP 4389242B2
- Authority
- JP
- Japan
- Prior art keywords
- photoresist pattern
- etching
- photoresist
- etching method
- polymer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 229920002120 photoresistant polymer Polymers 0.000 title claims description 130
- 238000000034 method Methods 0.000 title claims description 96
- 238000005530 etching Methods 0.000 title claims description 84
- 229920000642 polymer Polymers 0.000 claims description 41
- 238000011161 development Methods 0.000 claims description 17
- 229910052731 fluorine Inorganic materials 0.000 claims description 12
- 239000011737 fluorine Substances 0.000 claims description 12
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 claims description 11
- 238000010894 electron beam technology Methods 0.000 claims description 7
- NIXOWILDQLNWCW-UHFFFAOYSA-M Acrylate Chemical compound [O-]C(=O)C=C NIXOWILDQLNWCW-UHFFFAOYSA-M 0.000 claims description 4
- 229910052760 oxygen Inorganic materials 0.000 claims description 3
- 150000002500 ions Chemical class 0.000 claims 1
- 230000001678 irradiating effect Effects 0.000 claims 1
- 230000008569 process Effects 0.000 description 61
- 230000015572 biosynthetic process Effects 0.000 description 25
- 239000011229 interlayer Substances 0.000 description 16
- 239000007789 gas Substances 0.000 description 14
- 239000000758 substrate Substances 0.000 description 13
- 239000010410 layer Substances 0.000 description 12
- 238000000206 photolithography Methods 0.000 description 10
- 239000004065 semiconductor Substances 0.000 description 10
- 238000007796 conventional method Methods 0.000 description 6
- 230000003287 optical effect Effects 0.000 description 6
- 239000005380 borophosphosilicate glass Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 5
- 238000001459 lithography Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- 125000001997 phenyl group Chemical group [H]C1=C([H])C([H])=C(*)C([H])=C1[H] 0.000 description 4
- 125000006850 spacer group Chemical group 0.000 description 4
- 230000008859 change Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- 238000012546 transfer Methods 0.000 description 3
- 239000006117 anti-reflective coating Substances 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- -1 cycloolefin maleic anhydride Chemical class 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 238000009832 plasma treatment Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 239000000047 product Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 239000013077 target material Substances 0.000 description 2
- 238000010521 absorption reaction Methods 0.000 description 1
- ATMLPEJAVWINOF-UHFFFAOYSA-N acrylic acid acrylic acid Chemical class OC(=O)C=C.OC(=O)C=C ATMLPEJAVWINOF-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000006227 byproduct Substances 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 238000003682 fluorination reaction Methods 0.000 description 1
- 125000001153 fluoro group Chemical group F* 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 239000002861 polymer material Substances 0.000 description 1
- 238000004886 process control Methods 0.000 description 1
- 238000011165 process development Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 238000005507 spraying Methods 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/312—Organic layers, e.g. photoresist
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Drying Of Semiconductors (AREA)
- Semiconductor Memories (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Photosensitive Polymer And Photoresist Processing (AREA)
- Materials For Photolithography (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Description
【０００１】
【発明の属する技術分野】
この発明は、半導体装置の製造方法に関し、特に、波長が157nmないし193nmである露光源、例えば、ArFまたはF2レーザ光源で形成されたフォトレジストパターンをエッチングマスクに利用するエッチング方法に関する。
【０００２】
【従来の技術】
半導体工程におけるフォトリソグラフィは、半導体基板上に多様な物質でパターンを形成させることを目的として、対象物質層上にレジスタと呼ばれる高分子物質を塗布した後、マスクを利用して光を選択的に透過させてレジスタに感光反応を起こし、それを現像してレジスタパターンを形成させ、そのレジスタを障壁として対象物質をエッチングし、最終的に所望のパターンを形成する技術である。
【０００３】
半導体素子の集積度向上は、フォトリソグラフィ技術に発展によりなされてきた。フォトリソグラフィ法は、パターンを形成する技術であって、露光工程とエッチング工程とを含んでなっている。ただ、昨今では、通常、フォトリソグラフィは、露光工程で代表されるパターン転写工程を称することが多く、細部的には光源による光学フォトリソグラフィと非光学フォトリソグラフィとに分けられる。
【０００４】
フォトリソグラフィ工程の開発は、露光装備自体の発展はもちろん、レジスト材料の開発、マスクの開発、工程方法の開発などの面において発展してきた。露光装備の開発においては、0.6mm以上の大きい開口数NA(Numerical Aperture)のレンズの開発、アライメント装置の開発がなされてきた。レジスト材料開発の例としては、CAR(Chemically Amplified Resist)タイプのレジスタの開発が挙げられる。マスク面においては、PSM(Phase Shift Mask)とOPC(Optical Proximity Correction)などの多くの技術開発がなされてきた。そして、工程側面においては、TLR(Tri Layer Resist)、BLR(Bi-Layer Resist)、TSI(Top Surface Imaging)、ARC(Anti Reflective Coating)を利用した工程開発が例として挙げられる。
【０００５】
以下では、露光装備の進展過程について述べる。
【０００６】
初期の露光装置は、密着露光(コンタクト露光)装置で、ウェーハ上に直接マスクを当てて目で合わせた後、露光する方式であった。この技術がさらに発展してマスクと基板との間に僅かな間隙を取ってウェーハとマスクの欠損を防止する近接露光(プロキシミティ露光)装置が開発された。その場合、解像度を高めるためには、間隙を小さくするのであるが、間隙の大きさによって軟接触(ソフトコンタクト、10〜20μm程度)と硬接触(ハードコンタクト、10μm未満程度)と呼ばれた。
【０００７】
その後、1970年代初期には、反射や屈折を利用した光学系を採用した投影タイプの露光装置の開発によって、解像度はもちろん、マスクの寿命延長とウェーハサイズの大口径化が計られ、製品開発への適用が本格的に開始された。その後、1970年代中頃には半導体の大量生産に画期的な寄与をし、フォトリソグラフィの技術開発の転機となった投影光学を利用したステッパの時代が始まった。ステッパは、1〜数チップ分の拡大寸法マスクを利用してウェーハ上に順次パターンを露光する「ステップ＆リピードアライナ」装置の短縮語であって、この装置の露光装置を用いることによって、解像度とアライメント精度が向上した。初期のステッパは、マスクパターン対基板上投影パターンの比率が5:1または10:1の縮小投影露光方式により設計されたが、マスクパターンのサイズの限界によって、1／5縮小投影方式が主流をなすようになった。
【０００８】
また、1990年代初め頃から開発された「ステップ＆スキャニング」タイプのスキャナ装置は、1／4縮小方式であるため、マスクパターン作成に負担が掛かったが、ますます大きくなるチップのサイズに対応して、生産性を高めることができる露光装置である。
【０００９】
光学転写法における解像度は、光源の波長と密接な関係があるが、「ステップ＆リピードアライナ」の露光方式を採用したステッパ光源の波長は、436nm(g線)、365nm(i線)、248nm(KrF Excimer Laser)波長のDUV(Deep Ultra-violet、遠紫外線)に進展してきた。初期のg線(λ=436nm)を使用した露光装置では、約0.5μmルールのパターンが可能であったし、i線(λ=365nm)を使用した露光装置では、約0.3μmルールのパターンが可能であった。248nmのDUVフォトリソグラフィは、初期に時間遅延効果、下地依存性などのような多くの問題が発生して、0.18μm水準のデザインの製品が開発され、0.15μm以下のデザインを持つ製品を開発するためには、新しい193nm(ArF Excimer Laser)の波長を持つ新しいDUV転写法の技術開発が必須である。
【００１０】
DUVリソグラフィは、i線に対する解像度及びDOF(Depth Of Focus)などの性能面において優れているが、工程制御が容易ではない。このような問題は、短い波長による光学的な原因と化学増幅型レジストの使用による化学的な原因とに区分できる。波長が短くなれば、定在波効果によるCD(critical dimension)変動現象と下地位相の差に起因する反射光による過感光の現象が激しくなる。CD変動とは、入射光と反射光の干渉の度合がレジストの微小な厚さの差、または下地フィルムの厚さの差によって変わることにより、結果的に線の幅が周期的に変わる現象をいう。DUV工程では、感度向上のために化学増幅型レジストを用いざるを得ないが、その反応メカニズムと関連してPED(Post Exposure Delay)安定性、下地依存性などの問題点が発生する。
【００１１】
現在は、ArFレーザ(λ=193nm)を光源とする装置を0.11μmルール以下のパターンを目標として開発している。ArF露光技術の核心課題の一つは、ArF用レジスタの開発である。すなわち、KrFフォトリソグラフィ工程で用いられる化学増幅型レジストのように、ベンゼン環を有する物質、例えば実用化されているCOMA(CycloOlefin-maleic Anhydride)(シクロオレフィン無水マレイン酸)、アクリラート(Acrylate)系統のポリマー型、またはこれらの混合型のレジスタは使用できないためである。ベンゼン環は、ドライエッチング耐性を確保するため、i線及びKrFを利用したフォトリソグラフィ工程でレジスタとして用いられた。しかし、ArFレジストにベンゼン環が用いられる場合、ArFレーザの波長領域である193nmで吸光度が大きいため、透明性が落ちて、レジスタの下部まで露光ができないだけでなく、そのため、形成されたフォトレジストパターンをエッチングマスクに利用する工程途中にパターンの変形が発生したり、フォトレジストが片方に片寄る現象が発生する。
【００１２】
すなわち、ArFレーザビームを光源として利用して形成された縞模様状のフォトレジストパターンがエッチング工程で変形される問題点が発生する。
【００１３】
このように、ArFレーザビームを光源として利用して形成されたフォトレジストパターンの変形は、コンタクト孔形成過程でも発生する。したがって、ArFレーザビームを光源として利用して形成されたフォトレジストパターンをエッチングマスクに利用したコンタクト孔形成過程でリソグラフィ工程の限界により0.1μm以下のコンタクト孔を形成するのは難しい。
【００１４】
したがって、ベンゼン環を有しないでドライエッチング耐性を確保することができ、接着力がよく、2.38%濃度のTMAH(Tetra−Methyl Ammonia Hydroxide)に現像できる材料の研究が勧められているが、半導体素子製造工程に適用されるにはまだ多くの限界を持っている。
【００１５】
図1は、ArFレーザビームを光源として利用して形成された縞模様状のフォトレジストパターン1がエッチング工程で変形されたことを示す写真であって、説明しない図面符号2は。エッチング領域を示す。
【００１６】
このようなArFレーザビームを光源として利用して形成されたフォトレジストパターンの変形はコンタクト孔形成過程で発生する。図2は、ArFレーザビームを光源として利用して形成されたフォトレジストパターンをエッチングマスクに利用したコンタクト孔形成過程でフォトレジストパターン及びコンタクト孔の断面形状を示すSEM写真であって、Aはフォトレジスト現像後、Bはエッチング工程後フォトレジストパターン除去前、Cはフォトレジスト除去後露出されたコンタクト孔の断面を示す。
【００１７】
また、コンタクト孔形成工程を進行する場合、リソグラフィ工程の限界によりArFレーザビームを利用したリソグラフィ工程を利用して0.1μm以下のコンタクト孔を形成することは困難である。
【００１８】
したがって、ArF光源により形成されたフォトレジストパターンを高温でフローさせて狭いコンタクト孔形成領域を定義する方法が用いられているが、この方法はコンタクト孔周辺を覆うフォトレジストパターンの厚さが減少してエッチングの際負担(Burden)として作用する。
【００１９】
図3Aないし図3Eは、従来の技術によってArF光源で形成したフォトレジストパターンをエッチングマスクに利用してビットラインコンタクト孔を形成する過程で発生する問題点を示す。
【００２０】
図3Aは、ビットラインコンタクト孔が形成された素子のレイアウトであって、活性層31、ワードライン32、ビットライン33、活性層31とビットライン33との間のビットラインコンタクトプラグ34の配置を示している。
【００２１】
図3Bは、図3AのX-X'方向に切断した断面図であって、従来の工程順にしたがって形成されたビットライン33を示している。図3Bにおいて図面符号30は基板を示し、35及び36のそれぞれは層間絶縁膜を示す。ビットラインコンタクト孔形成の限界上、すなわちコンタクト孔を一定のサイズ以下に形成することが困難であるため、図3Bの37に示すように、ビットライン33形成後にビットラインコンタクトプラグ34が露出される問題点がある。図3Cは、図3Bのような構造が基板上に実在具現されたときの状態を示すSEM写真である。
【００２２】
また、前述したように、コンタクト孔がビットラインの幅より広く形成されることによって、ビットライン形成のためのエッチング過程で、図3Dに示すように、コンタクト孔内に形成されるビットライン33部分が損傷されてアンダーカット38が発生することもある。そして、露出されていたビットラインコンタクトプラグ34が、ビットライン形成のためのエッチング過程で損傷されてビットラインコンタクトプラグ34内にトレンチTが形成されて、そのトレンチTに絶縁膜39が埋め込まれて絶縁膜39内にはボイドVが発生してビットライン33と他の導線間の短絡を誘発し得るし、コンタクト抵抗が増加することになるなどの素子の電気的特性に大きな影響を及ぼすことになる。
【００２３】
前述したように、限られたサイズ以下にコンタクト孔の大きさを減少させることが困難である問題点を解決するために、フォトレジストパターン形成後、リフロー(reflow)工程を実施してフォトレジストパターンが定義するコンタクト孔のサイズより小さいコンタクトを形成する方法が計られている。
【００２４】
図4は、リフローによるArFフォトレジストパターンの臨界寸法(Critical Dimention)の減少を示すSEM写真であって、DICDが170nmであるフォトレジストパターンを1分ないし30分間オーブンベーキング工程で150℃温度でリフローされることによって臨界寸法が変わることを示している。図4に示すA、B、C、Dのそれぞれの臨界寸法は、140nm、130nm、120nm、110nmである。このように、リフローを通じて臨界寸法の減少を計ることはできるが、リフローによってフォトレジストの厚さが減少して再現性が落ちる。このような理由により、ArFレーザビームを利用したフォトレジストパターンをリフローする場合でも臨界寸法は90nm程度が限界である。
【００２５】
【発明が解決しようとする課題】
この発明は、上記のような従来技術の問題点を解決しようとするもので、157nmないし193nm波長の光源、例えば、ArFレーザまたはフッ化(F2)レーザ光源を利用して形成されたフォトレジストパターンの変形を防止でき、より微細なパターンを形成できるエッチング方法を提供することを目的とする。
【００２６】
【課題を解決するための手段】
上記の技術的課題を達成するため、この発明によるフォトレジストパターンをマスクに利用するエッチング方法は、フォトレジストパターンをエッチングマスクに利用するエッチング方法において、エッチング対象膜上にフォトレジストを塗布する工程と、波長が157nmないし193nmである光源で前記フォトレジストを露光した後、現像してフォトレジストパターンを形成する工程と、前記露光および現像によって形成された前記フォトレジストパターンを変形することなく、CXFYまたはCxHyFz(X、Y、Z=1〜10)の中で選択されたフッ素系ガス、Ar及びO2からなる混合ガスを用いて前記フォトレジスト表面にポリマーを形成し、同時に前記エッチング対象膜の一部をエッチングする工程と、前記ポリマー及び前記フォトレジストをエッチングマスクに利用して前記エッチング対象膜をエッチングする工程とを含み、前記フォトレジストパターンを硬化させ、前記フォトレジストパターンが９０ｎｍより小さい臨界寸法を定義することを特徴とする。
また、本発明に係る別のエッチング方法は、フォトレジストパターンをエッチングマスクに利用するエッチング方法において、エッチング対象膜上にフォトレジストを塗布する工程と、波長が157nmないし193nmである光源で前記フォトレジストを露光した後、現像してフォトレジストパターンを形成する工程と、前記露光および現像によって形成された前記フォトレジストパターンを変形することなく、CXFYまたはCxHyFz(X、Y、Z=1〜10)の5SCCMないし20SCCMのフッ素系ガス、100SCCMないし1000SCCMのArガス及び1SCCMないし5SCCMのO2ガスからなる混合ガスを用いて前記フォトレジスト表面にポリマーを形成し、同時に前記エッチング対象膜の一部をエッチングする工程と、前記ポリマー及び前記フォトレジストをエッチングマスクに利用して前記エッチング対象膜をエッチングする工程とを含み、前記フォトレジストパターンが９０ｎｍより小さい臨界寸法を定義することを特徴とする。
【００２７】
また、この発明は、前記ポリマーを形成する工程前または後に前記フォトレジストパターンを硬化させる工程をさらに含むこともできる。
【００２８】
また、この発明は、前記ポリマーを形成する工程前に前記フォトレジストパターンをフローさせる工程をさらに含むこともできる。
【００２９】
【発明の実施の形態】
以下、この発明の好ましい実施態様を添附の図面を参照しながら詳細に説明する。
【００３０】
図5Aないし図5Dは、この発明の第1実施例に係るArFレーザビームを光源として利用して形成したフォトレジストパターンをエッチングマスクに利用してコンタクト孔を形成する工程を示す断面図である。
【００３１】
まず図5Aに示すように、隣り合う導電膜パターンの例としてゲート電極51を半導体基板50上に形成し、ゲート電極上部及び側面にそれぞれハードマスク52及びスペーサ53を形成した後層間絶縁膜54を形成する。前記ハードマスク52は、後続のセルフアラインメントエッチングなどによるゲート電極の損傷を防止するためのものである。本発明の実施例では前記ハードマスク52及び前記スペーサ53のそれぞれを窒化膜で形成し、前記層間絶縁膜54は、APL(Advanced Planarization Layer)酸化膜、BPSG(Boro Phospho Silicate Glass)、SOG(Spin On Glass)、HDP(High Density Plasma)酸化膜、または窒化膜などで形成する。
【００３２】
次いで、層間絶縁膜54上にフォトレジストを塗布した後、ArFレーザ光源を利用してフォトレジストパターン55を形成する。本発明の実施例で前記フォトレジストパターンは、COMA(CycloOlefin-maleic Anhydride)、またはアクリラート(Acrylate)などを500Åないし6000Åの厚さに塗布して形成する。
【００３３】
次いで、前記フォトレジストパターン55上にポリマー56を形成すると同時に層間絶縁膜54の一部をエッチングする。前記ポリマー56形成後、Arを利用して硬化されたフォトレジストパターン55'を形成する。
【００３４】
前記ポリマー56は、CXFYまたはC x HyFz(X、Y、Z= 1〜10)の中で選択されたフッ素系ガス、Ar及びO2から発生したプラズマを利用して形成する。この場合、O2は1sccmないし5sccmの流量で供給する。
【００３５】
前記硬化されたフォトレジストパターン55'は、Arプラズマ処理またはArイオン注入を通じてフォトレジストパターンの耐性を向上させることにより形成する。ここで、Arプラズマ処理は、1mTorrないし10mTorrの低圧力及び500Wないし2000Wの高パワー条件で実施する。そしてArイオン注入は、1010/ｃｍ3ないし1015/ｃｍ3のドーズを100KeVないし300KeVで注入して実施する。このような低圧力及び高パワーの条件下で硬化されたフォトレジストパターン55'を形成することによって、フォトレジストパターンの変形を最小化させることができる。
【００３６】
次に、図5Cに示すように、前記ポリマー56及び硬化されたフォトレジストパターン55'をエッチングマスクとして利用して層間絶縁膜54を選択的にエッチングして隣り合うゲート電極51間のスペーサ53及び半導体基板50表面を露出させるコンタクト孔57を形成する。このようなエッチング工程過程で前記半導体基板50を25℃ないし80℃に保持し、C4F8、C4F6またはCH2F2から選択されたフッ素系ガスとArガスを利用したプラズマエッチングを実施し、エッチング工程後には洗浄工程を実施してエッチング副産物であるポリマーなどを除去する。
【００３７】
次に図5Dに示すように、ポリマー56及び硬化されたフォトレジストパターン55'を除去する。
【００３８】
前述したようになされる本発明の一実施例に係るフォトレジストパターン上にポリマーを形成した後、フォトレジストパターンを硬化させてエッチング耐性を向上させることによって、ArFレーザビームを利用して形成されたフォトレジストパターンの変形を防止できる。
【００３９】
図6Aないし図6Eは、この発明の第2実施例に係るArFレーザビームを光源として形成したフォトレジストパターンをエッチングマスクに利用してビットラインを形成する工程を示す断面図である。
【００４０】
まず、図6Aに示すように、ソース/ドレイン活性層61の形成が完了した半導体基板60上に層間絶縁膜62を形成し、選択的にエッチングして活性層61を露出させるコンタクト孔を形成し、導電膜を蒸着し平坦化工程を実施してコンタクト孔を介して前記活性層61にコンタクトされるビットラインコンタクトプラグ63を形成した後、層間絶縁膜64を形成する。前記ビットラインコンタクトプラグ63は、選択的エピタキシャル成長(Selective epitaxy growth)を通じて形成された単結晶シリコンまたは多結晶シリコンなどで形成する。前記層間絶縁膜64は、APL(Advanced Planarization Layer)酸化膜、BPSG(Boro Phospho Silicate Glass)、SOG(Spin On Glass)、HDP(High Density Plasma)酸化膜または窒化膜などで形成する。
【００４１】
次に、図6Bに示すように、ビットラインコンタクトプラグ63上にArFレーザビームを光源としてフォトレジストパターン65を形成し、フォトレジストパターン65の表面を硬化させてエッチング耐性を向上させる。前記フォトレジストパターン65は、アクリラートまたはCOMAで形成し、Arイオン注入または電子ビーム照射などを通じて前記フォトレジストパターン65を硬化させる。一方、電子ビーム照射時フォトレジストパターン65の収縮によるパターン変形が発生し得るので、適切な体積電荷密度で電子ビームを照射しなければならない。本発明の好ましい実施例では、400μC/ｃｍ3〜4000μC/ｃｍ3の体積電荷密度で電子ビームを照射して前記フォトレジストパターン65を硬化させる。
【００４２】
次に、図6Cに示すように、フォトレジストパターン65上に50Åないし500Å厚さのポリマー66を形成する。前記ポリマー66は、5sccmないし20sccmのフッ素系ガス、すなわち、C X F Y またはC x HyFz(X、Y、Z=1〜10)の中で選択されたフッ素系ガス、100SCCMないし1000SCCMのAr及び1SCCMないし5SCCMのO2を利用して10mTorrないし50mTorrの圧力条件に、及び500Wないし2000Wのパワーを10秒ないし60秒間印加して形成する。このように形成されたポリマー66は、フローにより厚さが薄くなったフォトレジストパターン65を保護して工程の再現性を高め、ポリマー66の厚さほどコンタクト領域の幅を減少させることができる。
【００４３】
次に、図6Dに示すように、ポリマー66で覆われたフォトレジストパターン65をエッチングマスクとして利用して層間絶縁膜64を選択的にエッチングしてコンタクトプラグ63表面を露出させてコンタクト孔67を形成した後、ポリマー66及びフォトレジストパターン65を除去する。
【００４４】
次に、図6Eに示すように、コンタクト孔67を介してビットラインコンタクトプラグ63にコンタクトされるビットライン68を形成する。ビットライン68は、W、TiまたはCoなどで形成する。
【００４５】
上記したようになされるこの発明の第2実施例に係るArFレーザビームを光源として利用して形成されたフォトレジストパターンを硬化させた後、その上部にポリマーを形成することによって微細なパターンを形成することができ再現性を向上させることができる。
【００４６】
図7Aないし図7Fは、この発明の第3実施例に係るArFレーザビームを光源として形成したフォトレジストパターンをエッチングマスクに利用してビットラインを形成する工程を示す断面図である。
【００４７】
まず、図7Aに示すように、ソース/ドレイン活性層71形成が完了した半導体基板70上に層間絶縁膜72を形成し選択的にエッチングして活性層71を露出させるコンタクト孔を形成し、導電膜を蒸着し平坦化工程を実施してコンタクト孔を介して前記活性層71にコンタクトされるビットラインコンタクトプラグ73を形成した後、層間絶縁膜74を形成する。前記ビットラインコンタクトプラグ73は、選択的エピタキシャル成長を通じて形成された単結晶シリコンまたは多結晶シリコンなどからなる。前記層間絶縁膜74は、APL酸化膜、BPSG、SOG、HDP酸化膜または窒化膜などで形成する。
【００４８】
次に、図7Bに示すように、ビットラインコンタクトプラグ73上にArFレーザビームを光源として利用してフォトレジストパターン75を形成して臨界寸法が「d1」であるビットラインコンタクト孔を形成する。前記フォトレジストパターン75は、アクリラートまたはCOMAで形成する。
【００４９】
次に、図7Cに示すように、フロー工程を実施してフォトレジストパターン75が定義するコンタクト孔の臨界寸法を「d2」に減少させる。前記フロー工程は、100℃ないし220℃の温度及び常圧の圧力下で1分ないし30分間ホットプレート(Hot plate)、オーブン(Oven)またはUVベーキング(Bake)を利用して実施する。
【００５０】
次に、図7Dに示すように、フローされたフォトレジストパターン75上に一定の厚さのポリマー76を形成して、コンタクト領域の臨界寸法を「d2」よりさらに狭い「d3」となるようにする。前記ポリマーは、5sccmないし20sccmのフッ素系ガス、すなわちCXFYまたはCxHyFz(X、Y、Z= 1〜10)の中で選択されたフッ素系ガス、100SCCMないし1000SCCMのAr及び1SCCMないし5SCCMのO2の混合ガスを利用して、10mTorrないし50mTorrの圧力及び500Wないし2000Wのパワー条件で形成する。このように形成されたポリマー76は、フローにより厚さが薄くなったフォトレジストパターン75を保護して工程の再現性を高め、臨界寸法を減少させることによって、狭いコンタクト領域形成ができるようにする。
【００５１】
次に、図7Eに示すように、ポリマー76で覆われたフォトレジストパターン75をエッチングマスクとして利用して層間絶縁膜74を選択的にエッチングしてコンタクトプラグ73表面を露出させ、臨界寸法が「d3」であるコンタクト孔77を形成した後、ポリマー76及びフォトレジストパターン75を除去する。
【００５２】
次に、図7Fに示すように、コンタクト孔77を介してビットラインコンタクトプラグ73にコンタクトされるビットライン78を形成する。ビットライン78は、W、TiまたはCoなどで形成する。
【００５３】
図8は、従来の技術に係るレーザ光源で形成したフォトレジストパターンのフロー温度に応じた臨界寸法変化(K)と、本発明に係るArFレーザビームを光源として利用してフォトレジストパターンを形成し、その上部にポリマーを形成した場合フロー温度に応じた臨界寸法変化(K')を比較して示すグラフであって、PRフロー温度に応じたDICDの減少程度温度を示すものであって、本発明により20Å程度の臨界寸法減少が得られることを示している。
【００５４】
上記したようになされる本発明の第3実施例に係るArFレーザ光源で形成されたフォトレジストパターンをフローさせた後、その上部にポリマーを形成することによって、微細なパターンを形成することができ再現性を向上させることができる。
【００５５】
なお、この発明は上記の実施例に限られるものではない。この発明の趣旨から逸脱しない範囲内で多様に変更実施することが可能である。
【００５６】
【発明の効果】
上述したようになされるこの発明は、ArFまたはF2レーザ光源を利用したフォトレジストパターン形成後、フッ素系及び酸素系プラズマを利用してフォトレジストパターン上にポリマー形成と同時に層間絶縁膜の一部をエッチングすることによって、その後のエッチング過程でフォトレジストパターンの変形を防止することができる。また、ArFレーザ光源を利用して形成されたフォトレジストパターンをフローさせて微細領域を定義した後、フォトレジストパターン上にポリマーを形成した後、エッチングマスクに利用することによって、フォトレジストパターンの変形を防止することができる。また、ポリマーの厚さほど臨界寸法を減少させることができるので、微細パターン形成に寄与できる。そして、ポリマー形成前後にArまたは電子ビーム照射によりフォトレジストパターンを硬化させることによって、フォトレジストパターンのエッチング耐性をより向上させることができる。
【図面の簡単な説明】
【図１】 従来のArF光源を利用して形成されたフォトレジストパターンがエッチング過程で変形されることを示すSEM写真である。
【図２】 ArFレーザビームを光源として利用して形成されたフォトレジストパターンをエッチングマスクに利用したコンタクト孔形成過程でフォトレジストパターン及びコンタクト孔の断面形状を示す写真である。
【図３Ａ】 従来の技術に係るArF光源で形成したフォトレジストパターンをエッチングマスクに利用してビットラインコンタクト孔を形成する過程で発生する問題点を示す図である。
【図３Ｂ】 従来の技術に係るArF光源で形成したフォトレジストパターンをエッチングマスクに利用してビットラインコンタクト孔を形成する過程で発生する問題点を示す図である。
【図３Ｃ】 従来の技術に係るArF光源で形成したフォトレジストパターンをエッチングマスクに利用してビットラインコンタクト孔を形成する過程で発生する問題点を示す図である。
【図３Ｄ】 従来の技術に係るArF光源で形成したフォトレジストパターンをエッチングマスクに利用してビットラインコンタクト孔を形成する過程で発生する問題点を示す図である。
【図３Ｅ】 従来の技術に係るArF光源で形成したフォトレジストパターンをエッチングマスクに利用してビットラインコンタクト孔を形成する過程で発生する問題点を示す図である。
【図４】 リフローによるフォトレジストパターンの臨界寸法(Critical Dimention)の減少を示すSEM写真である。
【図５Ａ】 この発明の第1実施例に係るビットラインコンタクト形成工程断面図である。
【図５Ｂ】 この発明の第1実施例に係るビットラインコンタクト形成工程断面図である。
【図５Ｃ】 この発明の第1実施例に係るビットラインコンタクト形成工程断面図である。
【図５Ｄ】 この発明の第1実施例に係るビットラインコンタクト形成工程断面図である。
【図６Ａ】 この発明の第2実施例に係るビットラインコンタクト形成工程断面図である。
【図６Ｂ】 この発明の第2実施例に係るビットラインコンタクト形成工程断面図である。
【図６Ｃ】 この発明の第2実施例に係るビットラインコンタクト形成工程断面図である。
【図６Ｄ】 この発明の第2実施例に係るビットラインコンタクト形成工程断面図である。
【図６Ｅ】 この発明の第2実施例に係るビットラインコンタクト形成工程断面図である。
【図７Ａ】 この発明の第3実施例に係るビットラインコンタクト形成工程断面図である。
【図７Ｂ】 この発明の第3実施例に係るビットラインコンタクト形成工程断面図である。
【図７Ｃ】 この発明の第3実施例に係るビットラインコンタクト形成工程断面図である。
【図７Ｄ】 この発明の第3実施例に係るビットラインコンタクト形成工程断面図である。
【図７Ｅ】 この発明の第3実施例に係るビットラインコンタクト形成工程断面図である。
【図７Ｆ】 この発明の第3実施例に係るビットラインコンタクト形成工程断面図である。
【図８】 フロー温度に応じたフォトレジストパターンの臨界寸法変化を示すグラフである。
【符号の説明】
50、60、70 基板
51、61、71 ゲート電極
52、62、72 ハードマスク絶縁膜
53、63、73 スペーサ
54、64、84 層間絶縁膜
55、65、75 フォトレジストパターン
56、66、76 ポリマー
57、67、77 コンタクト孔
58、68、78 ビットライン
【発明の属する技術分野】
この発明は、半導体装置の製造方法に関し、特に、波長が157nmないし193nmである露光源、例えば、ArFまたはF2レーザ光源で形成されたフォトレジストパターンをエッチングマスクに利用するエッチング方法に関する。
【０００２】
【従来の技術】
半導体工程におけるフォトリソグラフィは、半導体基板上に多様な物質でパターンを形成させることを目的として、対象物質層上にレジスタと呼ばれる高分子物質を塗布した後、マスクを利用して光を選択的に透過させてレジスタに感光反応を起こし、それを現像してレジスタパターンを形成させ、そのレジスタを障壁として対象物質をエッチングし、最終的に所望のパターンを形成する技術である。
【０００３】
半導体素子の集積度向上は、フォトリソグラフィ技術に発展によりなされてきた。フォトリソグラフィ法は、パターンを形成する技術であって、露光工程とエッチング工程とを含んでなっている。ただ、昨今では、通常、フォトリソグラフィは、露光工程で代表されるパターン転写工程を称することが多く、細部的には光源による光学フォトリソグラフィと非光学フォトリソグラフィとに分けられる。
【０００４】
フォトリソグラフィ工程の開発は、露光装備自体の発展はもちろん、レジスト材料の開発、マスクの開発、工程方法の開発などの面において発展してきた。露光装備の開発においては、0.6mm以上の大きい開口数NA(Numerical Aperture)のレンズの開発、アライメント装置の開発がなされてきた。レジスト材料開発の例としては、CAR(Chemically Amplified Resist)タイプのレジスタの開発が挙げられる。マスク面においては、PSM(Phase Shift Mask)とOPC(Optical Proximity Correction)などの多くの技術開発がなされてきた。そして、工程側面においては、TLR(Tri Layer Resist)、BLR(Bi-Layer Resist)、TSI(Top Surface Imaging)、ARC(Anti Reflective Coating)を利用した工程開発が例として挙げられる。
【０００５】
以下では、露光装備の進展過程について述べる。
【０００６】
初期の露光装置は、密着露光(コンタクト露光)装置で、ウェーハ上に直接マスクを当てて目で合わせた後、露光する方式であった。この技術がさらに発展してマスクと基板との間に僅かな間隙を取ってウェーハとマスクの欠損を防止する近接露光(プロキシミティ露光)装置が開発された。その場合、解像度を高めるためには、間隙を小さくするのであるが、間隙の大きさによって軟接触(ソフトコンタクト、10〜20μm程度)と硬接触(ハードコンタクト、10μm未満程度)と呼ばれた。
【０００７】
その後、1970年代初期には、反射や屈折を利用した光学系を採用した投影タイプの露光装置の開発によって、解像度はもちろん、マスクの寿命延長とウェーハサイズの大口径化が計られ、製品開発への適用が本格的に開始された。その後、1970年代中頃には半導体の大量生産に画期的な寄与をし、フォトリソグラフィの技術開発の転機となった投影光学を利用したステッパの時代が始まった。ステッパは、1〜数チップ分の拡大寸法マスクを利用してウェーハ上に順次パターンを露光する「ステップ＆リピードアライナ」装置の短縮語であって、この装置の露光装置を用いることによって、解像度とアライメント精度が向上した。初期のステッパは、マスクパターン対基板上投影パターンの比率が5:1または10:1の縮小投影露光方式により設計されたが、マスクパターンのサイズの限界によって、1／5縮小投影方式が主流をなすようになった。
【０００８】
また、1990年代初め頃から開発された「ステップ＆スキャニング」タイプのスキャナ装置は、1／4縮小方式であるため、マスクパターン作成に負担が掛かったが、ますます大きくなるチップのサイズに対応して、生産性を高めることができる露光装置である。
【０００９】
光学転写法における解像度は、光源の波長と密接な関係があるが、「ステップ＆リピードアライナ」の露光方式を採用したステッパ光源の波長は、436nm(g線)、365nm(i線)、248nm(KrF Excimer Laser)波長のDUV(Deep Ultra-violet、遠紫外線)に進展してきた。初期のg線(λ=436nm)を使用した露光装置では、約0.5μmルールのパターンが可能であったし、i線(λ=365nm)を使用した露光装置では、約0.3μmルールのパターンが可能であった。248nmのDUVフォトリソグラフィは、初期に時間遅延効果、下地依存性などのような多くの問題が発生して、0.18μm水準のデザインの製品が開発され、0.15μm以下のデザインを持つ製品を開発するためには、新しい193nm(ArF Excimer Laser)の波長を持つ新しいDUV転写法の技術開発が必須である。
【００１０】
DUVリソグラフィは、i線に対する解像度及びDOF(Depth Of Focus)などの性能面において優れているが、工程制御が容易ではない。このような問題は、短い波長による光学的な原因と化学増幅型レジストの使用による化学的な原因とに区分できる。波長が短くなれば、定在波効果によるCD(critical dimension)変動現象と下地位相の差に起因する反射光による過感光の現象が激しくなる。CD変動とは、入射光と反射光の干渉の度合がレジストの微小な厚さの差、または下地フィルムの厚さの差によって変わることにより、結果的に線の幅が周期的に変わる現象をいう。DUV工程では、感度向上のために化学増幅型レジストを用いざるを得ないが、その反応メカニズムと関連してPED(Post Exposure Delay)安定性、下地依存性などの問題点が発生する。
【００１１】
現在は、ArFレーザ(λ=193nm)を光源とする装置を0.11μmルール以下のパターンを目標として開発している。ArF露光技術の核心課題の一つは、ArF用レジスタの開発である。すなわち、KrFフォトリソグラフィ工程で用いられる化学増幅型レジストのように、ベンゼン環を有する物質、例えば実用化されているCOMA(CycloOlefin-maleic Anhydride)(シクロオレフィン無水マレイン酸)、アクリラート(Acrylate)系統のポリマー型、またはこれらの混合型のレジスタは使用できないためである。ベンゼン環は、ドライエッチング耐性を確保するため、i線及びKrFを利用したフォトリソグラフィ工程でレジスタとして用いられた。しかし、ArFレジストにベンゼン環が用いられる場合、ArFレーザの波長領域である193nmで吸光度が大きいため、透明性が落ちて、レジスタの下部まで露光ができないだけでなく、そのため、形成されたフォトレジストパターンをエッチングマスクに利用する工程途中にパターンの変形が発生したり、フォトレジストが片方に片寄る現象が発生する。
【００１２】
すなわち、ArFレーザビームを光源として利用して形成された縞模様状のフォトレジストパターンがエッチング工程で変形される問題点が発生する。
【００１３】
このように、ArFレーザビームを光源として利用して形成されたフォトレジストパターンの変形は、コンタクト孔形成過程でも発生する。したがって、ArFレーザビームを光源として利用して形成されたフォトレジストパターンをエッチングマスクに利用したコンタクト孔形成過程でリソグラフィ工程の限界により0.1μm以下のコンタクト孔を形成するのは難しい。
【００１４】
したがって、ベンゼン環を有しないでドライエッチング耐性を確保することができ、接着力がよく、2.38%濃度のTMAH(Tetra−Methyl Ammonia Hydroxide)に現像できる材料の研究が勧められているが、半導体素子製造工程に適用されるにはまだ多くの限界を持っている。
【００１５】
図1は、ArFレーザビームを光源として利用して形成された縞模様状のフォトレジストパターン1がエッチング工程で変形されたことを示す写真であって、説明しない図面符号2は。エッチング領域を示す。
【００１６】
このようなArFレーザビームを光源として利用して形成されたフォトレジストパターンの変形はコンタクト孔形成過程で発生する。図2は、ArFレーザビームを光源として利用して形成されたフォトレジストパターンをエッチングマスクに利用したコンタクト孔形成過程でフォトレジストパターン及びコンタクト孔の断面形状を示すSEM写真であって、Aはフォトレジスト現像後、Bはエッチング工程後フォトレジストパターン除去前、Cはフォトレジスト除去後露出されたコンタクト孔の断面を示す。
【００１７】
また、コンタクト孔形成工程を進行する場合、リソグラフィ工程の限界によりArFレーザビームを利用したリソグラフィ工程を利用して0.1μm以下のコンタクト孔を形成することは困難である。
【００１８】
したがって、ArF光源により形成されたフォトレジストパターンを高温でフローさせて狭いコンタクト孔形成領域を定義する方法が用いられているが、この方法はコンタクト孔周辺を覆うフォトレジストパターンの厚さが減少してエッチングの際負担(Burden)として作用する。
【００１９】
図3Aないし図3Eは、従来の技術によってArF光源で形成したフォトレジストパターンをエッチングマスクに利用してビットラインコンタクト孔を形成する過程で発生する問題点を示す。
【００２０】
図3Aは、ビットラインコンタクト孔が形成された素子のレイアウトであって、活性層31、ワードライン32、ビットライン33、活性層31とビットライン33との間のビットラインコンタクトプラグ34の配置を示している。
【００２１】
図3Bは、図3AのX-X'方向に切断した断面図であって、従来の工程順にしたがって形成されたビットライン33を示している。図3Bにおいて図面符号30は基板を示し、35及び36のそれぞれは層間絶縁膜を示す。ビットラインコンタクト孔形成の限界上、すなわちコンタクト孔を一定のサイズ以下に形成することが困難であるため、図3Bの37に示すように、ビットライン33形成後にビットラインコンタクトプラグ34が露出される問題点がある。図3Cは、図3Bのような構造が基板上に実在具現されたときの状態を示すSEM写真である。
【００２２】
また、前述したように、コンタクト孔がビットラインの幅より広く形成されることによって、ビットライン形成のためのエッチング過程で、図3Dに示すように、コンタクト孔内に形成されるビットライン33部分が損傷されてアンダーカット38が発生することもある。そして、露出されていたビットラインコンタクトプラグ34が、ビットライン形成のためのエッチング過程で損傷されてビットラインコンタクトプラグ34内にトレンチTが形成されて、そのトレンチTに絶縁膜39が埋め込まれて絶縁膜39内にはボイドVが発生してビットライン33と他の導線間の短絡を誘発し得るし、コンタクト抵抗が増加することになるなどの素子の電気的特性に大きな影響を及ぼすことになる。
【００２３】
前述したように、限られたサイズ以下にコンタクト孔の大きさを減少させることが困難である問題点を解決するために、フォトレジストパターン形成後、リフロー(reflow)工程を実施してフォトレジストパターンが定義するコンタクト孔のサイズより小さいコンタクトを形成する方法が計られている。
【００２４】
図4は、リフローによるArFフォトレジストパターンの臨界寸法(Critical Dimention)の減少を示すSEM写真であって、DICDが170nmであるフォトレジストパターンを1分ないし30分間オーブンベーキング工程で150℃温度でリフローされることによって臨界寸法が変わることを示している。図4に示すA、B、C、Dのそれぞれの臨界寸法は、140nm、130nm、120nm、110nmである。このように、リフローを通じて臨界寸法の減少を計ることはできるが、リフローによってフォトレジストの厚さが減少して再現性が落ちる。このような理由により、ArFレーザビームを利用したフォトレジストパターンをリフローする場合でも臨界寸法は90nm程度が限界である。
【００２５】
【発明が解決しようとする課題】
この発明は、上記のような従来技術の問題点を解決しようとするもので、157nmないし193nm波長の光源、例えば、ArFレーザまたはフッ化(F2)レーザ光源を利用して形成されたフォトレジストパターンの変形を防止でき、より微細なパターンを形成できるエッチング方法を提供することを目的とする。
【００２６】
【課題を解決するための手段】
上記の技術的課題を達成するため、この発明によるフォトレジストパターンをマスクに利用するエッチング方法は、フォトレジストパターンをエッチングマスクに利用するエッチング方法において、エッチング対象膜上にフォトレジストを塗布する工程と、波長が157nmないし193nmである光源で前記フォトレジストを露光した後、現像してフォトレジストパターンを形成する工程と、前記露光および現像によって形成された前記フォトレジストパターンを変形することなく、CXFYまたはCxHyFz(X、Y、Z=1〜10)の中で選択されたフッ素系ガス、Ar及びO2からなる混合ガスを用いて前記フォトレジスト表面にポリマーを形成し、同時に前記エッチング対象膜の一部をエッチングする工程と、前記ポリマー及び前記フォトレジストをエッチングマスクに利用して前記エッチング対象膜をエッチングする工程とを含み、前記フォトレジストパターンを硬化させ、前記フォトレジストパターンが９０ｎｍより小さい臨界寸法を定義することを特徴とする。
また、本発明に係る別のエッチング方法は、フォトレジストパターンをエッチングマスクに利用するエッチング方法において、エッチング対象膜上にフォトレジストを塗布する工程と、波長が157nmないし193nmである光源で前記フォトレジストを露光した後、現像してフォトレジストパターンを形成する工程と、前記露光および現像によって形成された前記フォトレジストパターンを変形することなく、CXFYまたはCxHyFz(X、Y、Z=1〜10)の5SCCMないし20SCCMのフッ素系ガス、100SCCMないし1000SCCMのArガス及び1SCCMないし5SCCMのO2ガスからなる混合ガスを用いて前記フォトレジスト表面にポリマーを形成し、同時に前記エッチング対象膜の一部をエッチングする工程と、前記ポリマー及び前記フォトレジストをエッチングマスクに利用して前記エッチング対象膜をエッチングする工程とを含み、前記フォトレジストパターンが９０ｎｍより小さい臨界寸法を定義することを特徴とする。
【００２７】
また、この発明は、前記ポリマーを形成する工程前または後に前記フォトレジストパターンを硬化させる工程をさらに含むこともできる。
【００２８】
また、この発明は、前記ポリマーを形成する工程前に前記フォトレジストパターンをフローさせる工程をさらに含むこともできる。
【００２９】
【発明の実施の形態】
以下、この発明の好ましい実施態様を添附の図面を参照しながら詳細に説明する。
【００３０】
図5Aないし図5Dは、この発明の第1実施例に係るArFレーザビームを光源として利用して形成したフォトレジストパターンをエッチングマスクに利用してコンタクト孔を形成する工程を示す断面図である。
【００３１】
まず図5Aに示すように、隣り合う導電膜パターンの例としてゲート電極51を半導体基板50上に形成し、ゲート電極上部及び側面にそれぞれハードマスク52及びスペーサ53を形成した後層間絶縁膜54を形成する。前記ハードマスク52は、後続のセルフアラインメントエッチングなどによるゲート電極の損傷を防止するためのものである。本発明の実施例では前記ハードマスク52及び前記スペーサ53のそれぞれを窒化膜で形成し、前記層間絶縁膜54は、APL(Advanced Planarization Layer)酸化膜、BPSG(Boro Phospho Silicate Glass)、SOG(Spin On Glass)、HDP(High Density Plasma)酸化膜、または窒化膜などで形成する。
【００３２】
次いで、層間絶縁膜54上にフォトレジストを塗布した後、ArFレーザ光源を利用してフォトレジストパターン55を形成する。本発明の実施例で前記フォトレジストパターンは、COMA(CycloOlefin-maleic Anhydride)、またはアクリラート(Acrylate)などを500Åないし6000Åの厚さに塗布して形成する。
【００３３】
次いで、前記フォトレジストパターン55上にポリマー56を形成すると同時に層間絶縁膜54の一部をエッチングする。前記ポリマー56形成後、Arを利用して硬化されたフォトレジストパターン55'を形成する。
【００３４】
前記ポリマー56は、CXFYまたはC x HyFz(X、Y、Z= 1〜10)の中で選択されたフッ素系ガス、Ar及びO2から発生したプラズマを利用して形成する。この場合、O2は1sccmないし5sccmの流量で供給する。
【００３５】
前記硬化されたフォトレジストパターン55'は、Arプラズマ処理またはArイオン注入を通じてフォトレジストパターンの耐性を向上させることにより形成する。ここで、Arプラズマ処理は、1mTorrないし10mTorrの低圧力及び500Wないし2000Wの高パワー条件で実施する。そしてArイオン注入は、1010/ｃｍ3ないし1015/ｃｍ3のドーズを100KeVないし300KeVで注入して実施する。このような低圧力及び高パワーの条件下で硬化されたフォトレジストパターン55'を形成することによって、フォトレジストパターンの変形を最小化させることができる。
【００３６】
次に、図5Cに示すように、前記ポリマー56及び硬化されたフォトレジストパターン55'をエッチングマスクとして利用して層間絶縁膜54を選択的にエッチングして隣り合うゲート電極51間のスペーサ53及び半導体基板50表面を露出させるコンタクト孔57を形成する。このようなエッチング工程過程で前記半導体基板50を25℃ないし80℃に保持し、C4F8、C4F6またはCH2F2から選択されたフッ素系ガスとArガスを利用したプラズマエッチングを実施し、エッチング工程後には洗浄工程を実施してエッチング副産物であるポリマーなどを除去する。
【００３７】
次に図5Dに示すように、ポリマー56及び硬化されたフォトレジストパターン55'を除去する。
【００３８】
前述したようになされる本発明の一実施例に係るフォトレジストパターン上にポリマーを形成した後、フォトレジストパターンを硬化させてエッチング耐性を向上させることによって、ArFレーザビームを利用して形成されたフォトレジストパターンの変形を防止できる。
【００３９】
図6Aないし図6Eは、この発明の第2実施例に係るArFレーザビームを光源として形成したフォトレジストパターンをエッチングマスクに利用してビットラインを形成する工程を示す断面図である。
【００４０】
まず、図6Aに示すように、ソース/ドレイン活性層61の形成が完了した半導体基板60上に層間絶縁膜62を形成し、選択的にエッチングして活性層61を露出させるコンタクト孔を形成し、導電膜を蒸着し平坦化工程を実施してコンタクト孔を介して前記活性層61にコンタクトされるビットラインコンタクトプラグ63を形成した後、層間絶縁膜64を形成する。前記ビットラインコンタクトプラグ63は、選択的エピタキシャル成長(Selective epitaxy growth)を通じて形成された単結晶シリコンまたは多結晶シリコンなどで形成する。前記層間絶縁膜64は、APL(Advanced Planarization Layer)酸化膜、BPSG(Boro Phospho Silicate Glass)、SOG(Spin On Glass)、HDP(High Density Plasma)酸化膜または窒化膜などで形成する。
【００４１】
次に、図6Bに示すように、ビットラインコンタクトプラグ63上にArFレーザビームを光源としてフォトレジストパターン65を形成し、フォトレジストパターン65の表面を硬化させてエッチング耐性を向上させる。前記フォトレジストパターン65は、アクリラートまたはCOMAで形成し、Arイオン注入または電子ビーム照射などを通じて前記フォトレジストパターン65を硬化させる。一方、電子ビーム照射時フォトレジストパターン65の収縮によるパターン変形が発生し得るので、適切な体積電荷密度で電子ビームを照射しなければならない。本発明の好ましい実施例では、400μC/ｃｍ3〜4000μC/ｃｍ3の体積電荷密度で電子ビームを照射して前記フォトレジストパターン65を硬化させる。
【００４２】
次に、図6Cに示すように、フォトレジストパターン65上に50Åないし500Å厚さのポリマー66を形成する。前記ポリマー66は、5sccmないし20sccmのフッ素系ガス、すなわち、C X F Y またはC x HyFz(X、Y、Z=1〜10)の中で選択されたフッ素系ガス、100SCCMないし1000SCCMのAr及び1SCCMないし5SCCMのO2を利用して10mTorrないし50mTorrの圧力条件に、及び500Wないし2000Wのパワーを10秒ないし60秒間印加して形成する。このように形成されたポリマー66は、フローにより厚さが薄くなったフォトレジストパターン65を保護して工程の再現性を高め、ポリマー66の厚さほどコンタクト領域の幅を減少させることができる。
【００４３】
次に、図6Dに示すように、ポリマー66で覆われたフォトレジストパターン65をエッチングマスクとして利用して層間絶縁膜64を選択的にエッチングしてコンタクトプラグ63表面を露出させてコンタクト孔67を形成した後、ポリマー66及びフォトレジストパターン65を除去する。
【００４４】
次に、図6Eに示すように、コンタクト孔67を介してビットラインコンタクトプラグ63にコンタクトされるビットライン68を形成する。ビットライン68は、W、TiまたはCoなどで形成する。
【００４５】
上記したようになされるこの発明の第2実施例に係るArFレーザビームを光源として利用して形成されたフォトレジストパターンを硬化させた後、その上部にポリマーを形成することによって微細なパターンを形成することができ再現性を向上させることができる。
【００４６】
図7Aないし図7Fは、この発明の第3実施例に係るArFレーザビームを光源として形成したフォトレジストパターンをエッチングマスクに利用してビットラインを形成する工程を示す断面図である。
【００４７】
まず、図7Aに示すように、ソース/ドレイン活性層71形成が完了した半導体基板70上に層間絶縁膜72を形成し選択的にエッチングして活性層71を露出させるコンタクト孔を形成し、導電膜を蒸着し平坦化工程を実施してコンタクト孔を介して前記活性層71にコンタクトされるビットラインコンタクトプラグ73を形成した後、層間絶縁膜74を形成する。前記ビットラインコンタクトプラグ73は、選択的エピタキシャル成長を通じて形成された単結晶シリコンまたは多結晶シリコンなどからなる。前記層間絶縁膜74は、APL酸化膜、BPSG、SOG、HDP酸化膜または窒化膜などで形成する。
【００４８】
次に、図7Bに示すように、ビットラインコンタクトプラグ73上にArFレーザビームを光源として利用してフォトレジストパターン75を形成して臨界寸法が「d1」であるビットラインコンタクト孔を形成する。前記フォトレジストパターン75は、アクリラートまたはCOMAで形成する。
【００４９】
次に、図7Cに示すように、フロー工程を実施してフォトレジストパターン75が定義するコンタクト孔の臨界寸法を「d2」に減少させる。前記フロー工程は、100℃ないし220℃の温度及び常圧の圧力下で1分ないし30分間ホットプレート(Hot plate)、オーブン(Oven)またはUVベーキング(Bake)を利用して実施する。
【００５０】
次に、図7Dに示すように、フローされたフォトレジストパターン75上に一定の厚さのポリマー76を形成して、コンタクト領域の臨界寸法を「d2」よりさらに狭い「d3」となるようにする。前記ポリマーは、5sccmないし20sccmのフッ素系ガス、すなわちCXFYまたはCxHyFz(X、Y、Z= 1〜10)の中で選択されたフッ素系ガス、100SCCMないし1000SCCMのAr及び1SCCMないし5SCCMのO2の混合ガスを利用して、10mTorrないし50mTorrの圧力及び500Wないし2000Wのパワー条件で形成する。このように形成されたポリマー76は、フローにより厚さが薄くなったフォトレジストパターン75を保護して工程の再現性を高め、臨界寸法を減少させることによって、狭いコンタクト領域形成ができるようにする。
【００５１】
次に、図7Eに示すように、ポリマー76で覆われたフォトレジストパターン75をエッチングマスクとして利用して層間絶縁膜74を選択的にエッチングしてコンタクトプラグ73表面を露出させ、臨界寸法が「d3」であるコンタクト孔77を形成した後、ポリマー76及びフォトレジストパターン75を除去する。
【００５２】
次に、図7Fに示すように、コンタクト孔77を介してビットラインコンタクトプラグ73にコンタクトされるビットライン78を形成する。ビットライン78は、W、TiまたはCoなどで形成する。
【００５３】
図8は、従来の技術に係るレーザ光源で形成したフォトレジストパターンのフロー温度に応じた臨界寸法変化(K)と、本発明に係るArFレーザビームを光源として利用してフォトレジストパターンを形成し、その上部にポリマーを形成した場合フロー温度に応じた臨界寸法変化(K')を比較して示すグラフであって、PRフロー温度に応じたDICDの減少程度温度を示すものであって、本発明により20Å程度の臨界寸法減少が得られることを示している。
【００５４】
上記したようになされる本発明の第3実施例に係るArFレーザ光源で形成されたフォトレジストパターンをフローさせた後、その上部にポリマーを形成することによって、微細なパターンを形成することができ再現性を向上させることができる。
【００５５】
なお、この発明は上記の実施例に限られるものではない。この発明の趣旨から逸脱しない範囲内で多様に変更実施することが可能である。
【００５６】
【発明の効果】
上述したようになされるこの発明は、ArFまたはF2レーザ光源を利用したフォトレジストパターン形成後、フッ素系及び酸素系プラズマを利用してフォトレジストパターン上にポリマー形成と同時に層間絶縁膜の一部をエッチングすることによって、その後のエッチング過程でフォトレジストパターンの変形を防止することができる。また、ArFレーザ光源を利用して形成されたフォトレジストパターンをフローさせて微細領域を定義した後、フォトレジストパターン上にポリマーを形成した後、エッチングマスクに利用することによって、フォトレジストパターンの変形を防止することができる。また、ポリマーの厚さほど臨界寸法を減少させることができるので、微細パターン形成に寄与できる。そして、ポリマー形成前後にArまたは電子ビーム照射によりフォトレジストパターンを硬化させることによって、フォトレジストパターンのエッチング耐性をより向上させることができる。
【図面の簡単な説明】
【図１】 従来のArF光源を利用して形成されたフォトレジストパターンがエッチング過程で変形されることを示すSEM写真である。
【図２】 ArFレーザビームを光源として利用して形成されたフォトレジストパターンをエッチングマスクに利用したコンタクト孔形成過程でフォトレジストパターン及びコンタクト孔の断面形状を示す写真である。
【図３Ａ】 従来の技術に係るArF光源で形成したフォトレジストパターンをエッチングマスクに利用してビットラインコンタクト孔を形成する過程で発生する問題点を示す図である。
【図３Ｂ】 従来の技術に係るArF光源で形成したフォトレジストパターンをエッチングマスクに利用してビットラインコンタクト孔を形成する過程で発生する問題点を示す図である。
【図３Ｃ】 従来の技術に係るArF光源で形成したフォトレジストパターンをエッチングマスクに利用してビットラインコンタクト孔を形成する過程で発生する問題点を示す図である。
【図３Ｄ】 従来の技術に係るArF光源で形成したフォトレジストパターンをエッチングマスクに利用してビットラインコンタクト孔を形成する過程で発生する問題点を示す図である。
【図３Ｅ】 従来の技術に係るArF光源で形成したフォトレジストパターンをエッチングマスクに利用してビットラインコンタクト孔を形成する過程で発生する問題点を示す図である。
【図４】 リフローによるフォトレジストパターンの臨界寸法(Critical Dimention)の減少を示すSEM写真である。
【図５Ａ】 この発明の第1実施例に係るビットラインコンタクト形成工程断面図である。
【図５Ｂ】 この発明の第1実施例に係るビットラインコンタクト形成工程断面図である。
【図５Ｃ】 この発明の第1実施例に係るビットラインコンタクト形成工程断面図である。
【図５Ｄ】 この発明の第1実施例に係るビットラインコンタクト形成工程断面図である。
【図６Ａ】 この発明の第2実施例に係るビットラインコンタクト形成工程断面図である。
【図６Ｂ】 この発明の第2実施例に係るビットラインコンタクト形成工程断面図である。
【図６Ｃ】 この発明の第2実施例に係るビットラインコンタクト形成工程断面図である。
【図６Ｄ】 この発明の第2実施例に係るビットラインコンタクト形成工程断面図である。
【図６Ｅ】 この発明の第2実施例に係るビットラインコンタクト形成工程断面図である。
【図７Ａ】 この発明の第3実施例に係るビットラインコンタクト形成工程断面図である。
【図７Ｂ】 この発明の第3実施例に係るビットラインコンタクト形成工程断面図である。
【図７Ｃ】 この発明の第3実施例に係るビットラインコンタクト形成工程断面図である。
【図７Ｄ】 この発明の第3実施例に係るビットラインコンタクト形成工程断面図である。
【図７Ｅ】 この発明の第3実施例に係るビットラインコンタクト形成工程断面図である。
【図７Ｆ】 この発明の第3実施例に係るビットラインコンタクト形成工程断面図である。
【図８】 フロー温度に応じたフォトレジストパターンの臨界寸法変化を示すグラフである。
【符号の説明】
50、60、70 基板
51、61、71 ゲート電極
52、62、72 ハードマスク絶縁膜
53、63、73 スペーサ
54、64、84 層間絶縁膜
55、65、75 フォトレジストパターン
56、66、76 ポリマー
57、67、77 コンタクト孔
58、68、78 ビットライン
Claims (14)
- フォトレジストパターンをエッチングマスクに利用するエッチング方法において、
エッチング対象膜上にフォトレジストを塗布する工程と、
波長が157nmないし193nmである光源で前記フォトレジストを露光した後、現像してフォトレジストパターンを形成する工程と、
前記露光および現像によって形成された前記フォトレジストパターンを変形することなく、CXFYまたはCxHyFz(X、Y、Z=1〜10)の中で選択されたフッ素系ガス、Ar及びO2からなる混合ガスを用いて前記フォトレジスト表面にポリマーを形成し、同時に前記エッチング対象膜の一部をエッチングする工程と、
前記ポリマー及び前記フォトレジストをエッチングマスクに利用して前記エッチング対象膜をエッチングする工程とを含み、
前記フォトレジストパターンを硬化させ、
前記フォトレジストパターンが９０ｎｍより小さい臨界寸法を定義することを特徴とするエッチング方法。 - 前記露光源が、ArFレーザまたはF2レーザであることを特徴とする請求項1に記載のエッチング方法。
- 前記フォトレジストは、COMA(CycloOlefin-maleic Anhydride)またはアクリラート(Acrylate)であることを特徴とする請求項2に記載のエッチング方法。
- 前記ポリマーを形成する工程で、5SCCMないし20SCCMのフッ素系ガス、100SCCMないし1000SCCMのArガス、及び1SCCMないし5SCCMのO2ガスの混合ガスを利用して前記ポリマーを形成することを特徴とする請求項1に記載のエッチング方法。
- 前記ポリマーを形成する工程は、25℃ないし80℃の温度、10mTorrないし50mTorrの圧力及び500Wないし2000Wのパワー条件下で実施することを特徴とする請求項4に記載のエッチング方法。
- 前記フォトレジストパターンを形成する工程後、前記フォトレジストパターンを硬化させることを特徴とする請求項1に記載のエッチング方法。
- 前記ポリマーを形成する工程後、前記フォトレジストパターンを硬化させることを特徴とする請求項1に記載のエッチング方法。
- 前記フォトレジストパターンを硬化させる工程で、前記フォトレジストパターン内にArイオンを注入することを特徴とする請求項6または7に記載のエッチング方法。
- 前記フォトレジストパターンを硬化させる工程で、1010/ｃｍ3ないし1015/ｃｍ3のドーズのArを100KeVないし300KeVのエネルギーで注入することを特徴とする請求項8に記載のエッチング方法。
- 前記フォトレジストパターンを硬化させる工程で、前記フォトレジストパターンをArプラズマで処理することを特徴とする請求項6または7に記載のエッチング方法。
- 前記フォトレジストパターンを硬化させる工程は、1mTorrないし10mTorrの圧力及び500Wないし2000Wのパワー条件下で実施されることを特徴とする請求項10に記載のエッチング方法。
- 前記フォトレジストパターンを硬化させる工程で、前記フォトレジストパターンに電子ビームを照射することを特徴とする請求項6または7に記載のエッチング方法。
- 前記フォトレジストパターンを硬化させる工程で、400μC/ｃｍ3〜4000μC/ｃｍ3の体積電荷密度で電子ビームを照射して前記フォトレジストパターンを硬化させることを特徴とする請求項12に記載のエッチング方法。
- フォトレジストパターンをエッチングマスクに利用するエッチング方法において、
エッチング対象膜上にフォトレジストを塗布する工程と、
波長が157nmないし193nmである光源で前記フォトレジストを露光した後、現像してフォトレジストパターンを形成する工程と、
前記露光および現像によって形成された前記フォトレジストパターンを変形することなく、CXFYまたはCxHyFz(X、Y、Z=1〜10)の中で選択された5SCCMないし20SCCMのフッ素系ガス、100SCCMないし1000SCCMのArガス及び1SCCMないし5SCCMのO2ガスからなる混合ガスを用いて前記フォトレジスト表面にポリマーを形成し、同時に前記エッチング対象膜の一部をエッチングする工程と、
前記ポリマー及び前記フォトレジストをエッチングマスクに利用して前記エッチング対象膜をエッチングする工程とを含み、
前記フォトレジストパターンが９０ｎｍより小さい臨界寸法を定義することを特徴とするエッチング方法。
Applications Claiming Priority (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2001-037409 | 2001-06-28 | ||
| KR10-2001-0037409A KR100524813B1 (ko) | 2001-06-28 | 2001-06-28 | 불화아르곤용 포토레지스트를 이용한 비트라인 형성 방법 |
| KR1020010037495A KR20030001129A (ko) | 2001-06-28 | 2001-06-28 | 불화아르곤 전사법을 이용한 자기 정렬 콘택 형성 방법 |
| KR2001-037495 | 2001-06-28 | ||
| KR2001-037411 | 2001-06-28 | ||
| KR10-2001-0037411A KR100524812B1 (ko) | 2001-06-28 | 2001-06-28 | 불화아르곤 전사법을 이용한 비트라인 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003133295A JP2003133295A (ja) | 2003-05-09 |
| JP4389242B2 true JP4389242B2 (ja) | 2009-12-24 |
Family
ID=27350487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002184629A Expired - Fee Related JP4389242B2 (ja) | 2001-06-28 | 2002-06-25 | フォトレジストパターンをマスクに利用するエッチング方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7125496B2 (ja) |
| JP (1) | JP4389242B2 (ja) |
| DE (1) | DE10225925B4 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6866986B2 (en) * | 2002-07-10 | 2005-03-15 | Cypress Semiconductor Corporation | Method of 193 NM photoresist stabilization by the use of ion implantation |
| JP3672900B2 (ja) * | 2002-09-11 | 2005-07-20 | 松下電器産業株式会社 | パターン形成方法 |
| JP3742069B2 (ja) * | 2003-05-16 | 2006-02-01 | 沖電気工業株式会社 | 半導体素子の製造方法 |
| JP4538209B2 (ja) * | 2003-08-28 | 2010-09-08 | 株式会社日立ハイテクノロジーズ | 半導体装置の製造方法 |
| JP4343022B2 (ja) | 2004-05-10 | 2009-10-14 | 東京エレクトロン株式会社 | 基板の処理方法及び基板の処理装置 |
| KR100672671B1 (ko) * | 2004-12-29 | 2007-01-24 | 동부일렉트로닉스 주식회사 | 씨모스 이미지 센서 및 그 제조방법 |
| KR100649032B1 (ko) * | 2005-08-10 | 2006-11-27 | 동부일렉트로닉스 주식회사 | 씨모스 이미지 센서의 제조방법 |
| US20070181530A1 (en) * | 2006-02-08 | 2007-08-09 | Lam Research Corporation | Reducing line edge roughness |
| JP4745121B2 (ja) * | 2006-05-17 | 2011-08-10 | 株式会社東芝 | 半導体装置製造におけるパターン形成方法 |
| US7407597B2 (en) * | 2006-09-14 | 2008-08-05 | Lam Research Corporation | Line end shortening reduction during etch |
| US7491343B2 (en) * | 2006-09-14 | 2009-02-17 | Lam Research Corporation | Line end shortening reduction during etch |
| US8986562B2 (en) | 2013-08-07 | 2015-03-24 | Ultratech, Inc. | Methods of laser processing photoresist in a gaseous environment |
| JP6386394B2 (ja) * | 2015-02-18 | 2018-09-05 | 東芝メモリ株式会社 | 複合プロセス装置 |
Family Cites Families (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4859573A (en) * | 1984-08-13 | 1989-08-22 | Ncr Corporation | Multiple photoresist layer process using selective hardening |
| JPH01307228A (ja) * | 1988-06-06 | 1989-12-12 | Hitachi Ltd | パターン形成法 |
| JPH02252233A (ja) * | 1989-03-27 | 1990-10-11 | Matsushita Electric Ind Co Ltd | 微細パターン形成方法 |
| US5126289A (en) * | 1990-07-20 | 1992-06-30 | At&T Bell Laboratories | Semiconductor lithography methods using an arc of organic material |
| US5549784A (en) * | 1992-09-04 | 1996-08-27 | Intel Corporation | Method for etching silicon oxide films in a reactive ion etch system to prevent gate oxide damage |
| US5648198A (en) * | 1994-12-13 | 1997-07-15 | Kabushiki Kaisha Toshiba | Resist hardening process having improved thermal stability |
| KR100194789B1 (ko) * | 1995-12-16 | 1999-06-15 | 김영환 | 반도체 소자의 폴리머 제거 방법 |
| US5660957A (en) * | 1996-05-16 | 1997-08-26 | Fujitsu Limited | Electron-beam treatment procedure for patterned mask layers |
| JPH104084A (ja) * | 1996-06-18 | 1998-01-06 | Sony Corp | 金属系膜のエッチング方法 |
| JP3297324B2 (ja) * | 1996-10-30 | 2002-07-02 | 富士通株式会社 | レジスト組成物、レジストパターンの形成方法及び半導体装置の製造方法 |
| US5895740A (en) * | 1996-11-13 | 1999-04-20 | Vanguard International Semiconductor Corp. | Method of forming contact holes of reduced dimensions by using in-situ formed polymeric sidewall spacers |
| JP3902835B2 (ja) * | 1997-06-27 | 2007-04-11 | 東京応化工業株式会社 | ポジ型ホトレジスト組成物 |
| US6074569A (en) * | 1997-12-09 | 2000-06-13 | Hughes Electronics Corporation | Stripping method for photoresist used as mask in Ch4 /H2 based reactive ion etching (RIE) of compound semiconductors |
| US6635185B2 (en) * | 1997-12-31 | 2003-10-21 | Alliedsignal Inc. | Method of etching and cleaning using fluorinated carbonyl compounds |
| KR20000001567A (ko) | 1998-06-12 | 2000-01-15 | 윤종용 | 포토마스킹공정에서의 해상도 한계에 따른 사이즈 영향을최소화 하기 위한 패턴막 형성방법 및 그의 구조 |
| US6069087A (en) * | 1998-08-25 | 2000-05-30 | Micron Technology, Inc. | Highly selective dry etching process |
| JP2000091318A (ja) * | 1998-09-09 | 2000-03-31 | Fujitsu Ltd | 半導体装置の製造方法 |
| US6218084B1 (en) * | 1998-12-15 | 2001-04-17 | United Microelectronics Corp. | Method for removing photoresist layer |
| KR100372816B1 (ko) | 1999-06-22 | 2003-02-17 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택홀 형성방법 |
| KR100327346B1 (ko) * | 1999-07-20 | 2002-03-06 | 윤종용 | 선택적 폴리머 증착을 이용한 플라즈마 식각방법 및 이를이용한 콘택홀 형성방법 |
| US6583065B1 (en) * | 1999-08-03 | 2003-06-24 | Applied Materials Inc. | Sidewall polymer forming gas additives for etching processes |
| KR100338940B1 (ko) | 1999-11-18 | 2002-05-31 | 박종섭 | 반도체 장치의 콘택홀 형성방법 |
| US6551446B1 (en) * | 2000-08-11 | 2003-04-22 | Applied Materials Inc. | Externally excited torroidal plasma source with a gas distribution plate |
| US6458671B1 (en) * | 2001-02-16 | 2002-10-01 | Applied Materials Inc. | Method of providing a shallow trench in a deep-trench device |
| KR100550640B1 (ko) * | 2001-11-30 | 2006-02-09 | 주식회사 하이닉스반도체 | 불화아르곤 노광원을 이용한 패턴 형성 방법 |
-
2002
- 2002-06-10 US US10/166,421 patent/US7125496B2/en not_active Expired - Fee Related
- 2002-06-11 DE DE10225925A patent/DE10225925B4/de not_active Expired - Fee Related
- 2002-06-25 JP JP2002184629A patent/JP4389242B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE10225925B4 (de) | 2006-11-02 |
| US7125496B2 (en) | 2006-10-24 |
| DE10225925A1 (de) | 2003-02-06 |
| JP2003133295A (ja) | 2003-05-09 |
| US20030000920A1 (en) | 2003-01-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4420592B2 (ja) | 半導体素子の微細パターン形成方法 | |
| US6524964B2 (en) | Method for forming contact by using ArF lithography | |
| JP3355239B2 (ja) | パターンの形成方法 | |
| US8546048B2 (en) | Forming sloped resist, via, and metal conductor structures using banded reticle structures | |
| JP4389242B2 (ja) | フォトレジストパターンをマスクに利用するエッチング方法 | |
| KR100550640B1 (ko) | 불화아르곤 노광원을 이용한 패턴 형성 방법 | |
| KR20100134418A (ko) | 스페이서 패터닝 공정을 이용한 콘택홀 형성 방법 | |
| JPWO2004077155A1 (ja) | フォトマスク及び半導体装置の製造方法 | |
| JP3874989B2 (ja) | パターンの形成方法 | |
| JP4081793B2 (ja) | フォトレジストパターンを利用した半導体素子の製造方法 | |
| KR0135165B1 (ko) | 다층레지스트를 이용한 패턴형성방법 | |
| KR100489360B1 (ko) | 불화아르곤 노광원을 이용한 반도체 소자 제조 방법 | |
| JP3978852B2 (ja) | 半導体装置の製造方法 | |
| JPH10261628A (ja) | 半導体素子のコンタクトホール製造方法 | |
| JPH07226356A (ja) | 多層レジストを利用したパターン形成方法 | |
| US7279267B2 (en) | Method for manipulating the topography of a film surface | |
| KR100399061B1 (ko) | 반도체소자의 패턴 형성 방법 | |
| KR100527398B1 (ko) | 불화아르곤 전사법을 이용한 자기 정렬 콘택 형성 방법 | |
| KR100808050B1 (ko) | 불화아르곤 노광원을 이용한 패턴 형성 방법 | |
| KR20040051912A (ko) | 미세 패턴 형성방법 | |
| JPH11219943A (ja) | 半導体素子の微細パターン間隙の形成方法 | |
| TWI299884B (en) | Etching method using photoresist etch barrier | |
| KR20030001129A (ko) | 불화아르곤 전사법을 이용한 자기 정렬 콘택 형성 방법 | |
| KR20030037213A (ko) | 감광막 패턴 형성 방법 및 그를 이용한 반도체 소자 제조방법 | |
| JPH06124886A (ja) | レジストパターンの形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050510 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080513 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080521 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080821 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20081126 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090326 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090406 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20090409 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090826 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090925 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121016 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121016 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131016 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |