KR100399061B1 - 반도체소자의 패턴 형성 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 56
- 239000004065 semiconductor Substances 0.000 title claims abstract description 18
- 238000004519 manufacturing process Methods 0.000 title abstract description 5
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 33
- 230000008569 process Effects 0.000 claims abstract description 32
- 238000005530 etching Methods 0.000 claims abstract description 26
- 238000005468 ion implantation Methods 0.000 claims abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 238000000206 photolithography Methods 0.000 claims abstract description 15
- 230000007261 regionalization Effects 0.000 claims description 2
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 abstract description 4
- 229910052786 argon Inorganic materials 0.000 abstract description 2
- 238000005516 engineering process Methods 0.000 description 13
- 239000010410 layer Substances 0.000 description 10
- 238000011161 development Methods 0.000 description 9
- 230000018109 developmental process Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- 230000003287 optical effect Effects 0.000 description 5
- 238000001459 lithography Methods 0.000 description 4
- 125000001997 phenyl group Chemical group [H]C1=C([H])C([H])=C(*)C([H])=C1[H] 0.000 description 4
- 238000013461 design Methods 0.000 description 3
- 238000012546 transfer Methods 0.000 description 3
- 239000006117 anti-reflective coating Substances 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000007687 exposure technique Methods 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 230000001965 increasing effect Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 description 2
- 238000012356 Product development Methods 0.000 description 1
- 238000002835 absorbance Methods 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 238000004132 cross linking Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- 239000002861 polymer material Substances 0.000 description 1
- 238000004886 process control Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
- H01L21/0274—Photolithographic processes
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
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Abstract
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 KrF 노광원을 이용한 패턴 형성 방법에 관한 것이다. 본 발명은, PR 리플로우 후 PR 패턴 표면에 아르곤 등의 이온주입을 실시하여 PR 표면을 경화시켜 식각 내성을 향상시킴으로써, PR의 손실을 방지할 수 있으며 수직한 식각단면을 구현할 수 있는 패턴 형성 방법을 제공하는데 그 목적이 있다. 이를 위해 본 발명은, 소정 공정이 완료된 기판 상에 피식각층을 형성하는 단계; 상기 피식각층 상에 KrF용 포토레지스트를 도포하는 단계; KrF 노광원을 이용한 포토리소그라피 공정을 실시하여 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 리플로우시키는 단계; 상기 리플로우된 포토레지스트 패턴 표면에 Ar을 이용한 이온주입을 실시하여 Ar 이온주입막을 형성하는 단계; 및 상기 Ar 이온주입막을 포함한 포토레지스트 패턴을 식각마스크로 상기 피식각층을 식각하여 수직한 식각 단면을 갖는 패턴을 형성하는 단계를 포함하는 반도체소자의 패턴 형성 방법을 제공한다.
Description
본 발명은 반도체 장치의 제조 방법에 관한 것으로 특히, 반도체소자의 패턴 형성 방법에 관한 것으로, 더욱 상세하게는 KrF 노광원에 의한 포토리소그라피(Photo lithography) 공정과 레지스트 리플로우(Reflow) 및 이온주입(Ion implantation)을 병행하여 수직한 식각단면을 얻을 수 있는 반도체소자의 패턴 형성 방법에 관한 것이다.
반도체소자의 진전을 지지해 온 미세 가공 기술은 포토리소그라피 기술이다. 즉, 이 기술의 해상력 향상이 반도체 소자의 고집적화의 장래를 맞고 있다고 해도 과언은 아니다
일반적으로, 리소그라피 공정이라 함은 패턴을 하는 공정으로서 광공정과 새김공정으로 나눌 수 있다. 그러나 근래에 와서 전사법의 의미는 일반적으로 광공정만을 지칭하고 있고 다시 세부적으로 광원에 따른 광학과 비광학 리소그라피로 구분되고 있다. 반도체 공정에서의 리소그라피 공정은 기판 상의 다양한 물질에 회로 기판을 형성시키는 것을 목적으로 기질 위에 레지스터라는 고분자 물질을 도포한 후 P기판의 원판 역할을 하는 가리개, 즉 마스크(Mask)를 이용하여 빛을 투과시켜 레지스터에 광반응을 일으킨 후 현상하여 레지스터 패턴을 형성시키고, 이 레지스터 패턴을 장벽(마스크)으로 하여 기질을 새겨 최종적으로 원하는 패턴을 구현하는 기술이다.
DRAM(Dynamic Random Access Memory)을 핵심으로 하는 반도체 제품의 대량생산이 시작된 이후로 리소그라피 특히, 포토리소그라피 기술 개발이 비약적으로 이루어져 왔다. DRAM의 집적도는 3년 주기로 4배씩 증가하여 왔고 기타 다른 기억 소자 제품은 약 2∼3년 늦게 뒤따라오고 있다. 이에 따른 제품의 디자인 역시 4M 비트 DRAM의 0.8㎛에서 4G 비트 DRAM의 0.13㎛까지 발전해 왔고 현재는 비광학 리소그라피 기술을 맞이해야 하는 단계에 놓여 있다.
광학 리소그라피 공정에서의 해상력은 노광 광원의 파장에 반비례 하는데 “단계와 반복” 의 노광방식을 채택한 초기의 스테퍼(Stepper)에서 사용한 광원의 파장은 436㎚ (g-line)에서 365㎚(i-line)을 거쳐 현재는 248㎚(KrF Excimer Laser) 파장의 DUV(Deep Ultra-Violet)를 이용하는 스테퍼나 스캐너 타입의 노광장비를 주로 사용하고 있다.
광 리소그라피 공정은 그동안 0.6 mm 이상의 높은 구경수(Numerical Aperture) 렌즈와 하드웨어, 즉 구경, 마춤, 등과 같은 노광장비 자체의 발전은 물론이고 CAR(Chemically Amplified Resist) 타입 레지스터와 같은 재료의 개발 그리고 공정 측면에서의 TLR(Tri Layer Resist), BLR(Bi-Layer Resist), TSI(Top Surface Imaging), ARC(Anti Reflective Coating), 마스크 면에선 PSM(Phase Shift Mask)과 OPC (Optical Proximity Correction) 등의 많은 기술개발들이 이루어져 왔다.
248㎚의 DUV 포토리소그라피 공정은 초기에 시간 지연 효과, 기질 의존성 등과 같은 많은 문제들이 발생하여 0.18㎛ 디자인의 제품을 개발하였다. 그러나 0.15㎛ 이하의 디자인을 갖는 제품을 개발하기 위해서는 새로운 193㎚(ArF Excimer Laser)의 파장을 갖는 새로운 DUV 전사법으로의 기술개발이 필수적이다. 그러나, 이러한 DUV 포토리소그라피 공정에서 해상력을 높이기 위한 여러 기술을 조합한다 하여도 0.1㎛ 이하의 패턴은 불가능하므로 새로운 광원을 갖는 포토리소그라피 공정의 개발이 활발히 진행되고 있다. 현재 가장 근접한 기술로는 전자 빔과 X-선을 광원으로 하는 노광장비 개발이 이루어져 있고, 그외에 약한 X-선을 S광원으로 하는 EUV (Extreme Ultraviolet) 기술이 개발되고 있다. 아직 어느 것이 차세대 리소그라피 공정이 될지 예측은 불가능하지만 최소 2년에서 3년내에는 윤곽이 나타날 것이다.
초기의 노광장비는 접촉프린터로서 기판 위에 바로 마스크를 대고 눈으로 마춘 후 노광하는 방식이였다. 이 기술이 조금 더 발전하여 마스크와 기판간의 갭을 줄여 해상력을 높였는데 갭의 차이에 따라 연접촉(Soft contact)과 경접촉(Hard contact)(10㎛ 이하) 등의 근접 프린터로 노광하게 된다.
그후, 1970년대 초반에는 반사나 굴절을 이용한 광학계를 적용한 투영 타입의 노광장비의 개발로 해상력은 물론이고 마스크의 수명연장과 기판의 크기 대구경화의 제품개발에의 적용이 본격적으로 시작될 수 있었다. 그후 1970년대 중반에는 반도체 대량생산에 획기적인 기여를 하면서 포토리소그라피 공정의 기술개발에 전기를 마련한 투영 광학을 이용한 스테퍼의 시대가 시작되었다. 스테퍼란 “단계와 반복”의 줄임말로 이 방식의 노광장비를 사용하여 해상력은 물론이고 맞춤 정확도의 향상이 이루어졌다. 초기 스테퍼는 마스크 패턴 대비 기판 상에서의 패턴비율이 5:1 또는 10:1의 축소 투영 노광방식으로 설계되었으나 마스크 패턴과 크기의 한계로 인하여 5:1 축소투영방식이 주류를 이루게 되었다.
다시 1990년대 초반부터 개발된 “단계와 주사” 형태의 스캐너는 4:1 축소방식으로 가리개 패턴의 부담을 주기는 했지만 점점 커지는 칩 크기에 대응하고 생산성을 높일 수 있도록 한 노광장비이다. 해상력은 광원의 파장과 밀접한 관계를 갖는데 초기의 g-선(λ=436㎚)을 이용한 노광장비로는 약 0.5㎛ 수준의 패턴이 가능하였고 i-선(λ=365㎚)을 이용하면 약 0.3㎛ 수준의 패턴이 가능하였다. 최근에는 KrF 레이저(λ=248㎚)를 광원으로 하는 노광장비의 개발과 레지스터의 발전 그리고 기타 부대기술의 향상으로 인하여 0.15㎛ 이하의 패턴도 가능하게 되었다.
현재는 ArF 레이저(λ=193㎚)로 하는 장비를 0.11㎛까지의 패턴을 목표로 개발하고 있다. DUV 전사법은 i-선 대비 해상도 및 DOF 등의 성능면에서 우수하지만, 공정제어가 쉽지 않다. 이러한 문제는 짧은 파장에서 기인된 광학적인 원인과 화학증폭형 레지스트의 사용에 의한 화학적인 원인으로 구분할 수 있다. 파장이 짧아지면 정지파 효과에 의한 CD 흔들림 현상과 기질 위상에 의한 반사광의 새김현상이 심해진다. CD 흔들림이란 입사광과 반사광의 간섭 정도가 레지스트의 미소한 두께 차이 또는 기질 필름의 두께차이에 따라 변함으로써 결과적으로 선 두께가 주기적으로 변하는 현상을 말한다. DUV 공정에서는 민감도 향상을 위해서 화학증폭형 레지스트를 사용할 수밖에 없는데, 그 반응메카니즘과 관련하여 PED(Post Exposure Delay) 안정성, 기질 의존성 등의 문제점이 발생한다.
KrF 다음의 노광기술로는 ArF 노광기술이다. ArF 노광기술의 핵심 과제 중의 하나는 ArF용 레지스터의 개발이다. KrF와 같은 화학 증폭형이지만 재료를 근본적으로 개량해야하는 필요가 있기 때문인데, ArF 레지스터 재료 개발이 어려운 것은 벤젠고리를 사용할 수 없기 때문이다. 벤젠고리는 건식 식각(Dry etching) 내성을 확보하기 위해 i-선 및 KrF 레지스터에 사용되어 왔다. 그러나, ArF 레지스터에 벤젠고리가 도입될 경우 ArF 레이저의 파장영역인 193nm에서 흡광도가 크기 때문에 투명성이 떨어져 레지스터 하부까지 노광이 불가능한 문제가 발생한다. 이 때문에,벤젠고리를 가지지 않고 건식 식각 내성을 확보할 수 있으며, 접착력이 좋고 2.38% TMAH에 현상할 수 있는 재료의 연구가 진행 되고 있지만, 아직은 미진한 상태이다.
따라서, 현 상용화에 적합한 포토리소그라피 공정은은 KrF 노광원을 이용한 것이라 할 수 있다.
도 1a 및 도 1b는 종래의 방법에 의해 KrF용 레지스트를 리플로우(Reflow) 및 식각 공정을 도시한 모식도로서, 리플로우는 PR 패턴 형성 후 좁은 패턴 형성 및 하부 패턴과의 오버래이(Overlay) 마진을 향상시키기 위해 통상적으로 실시하는 공정으로서, 해상도를 높일 수 있는 장점이 있지만, 리플로우에 의해 PR 패턴의 두께가 얇아짐으로 인해 PR을 경화시켜 식각 내성을 향상시키기 위해 고온의 베이킹(Baking)을 실시할 경우 도 1a에 도시된 바와 같이 패턴의 하부면이 휘는 문제(BowinG)가 발생하게 되며, 도 1b에 도시된 바와 같이 화살표 방향으로 식각할 때, 패턴의 하부와 상부의 차이로 인하여 PR의 손실(Loss)이 일어나며, 수직한 식각 단면의 구현이 어렵게 되는 문제점이 발생하게 된다.
상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 본 발명은, PR 리플로우 후 PR 패턴 표면에 아르곤 등의 이온주입을 실시하여 PR 표면을 경화시켜 식각 내성을 향상시킴으로써, PR의 손실을 방지할 수 있으며 수직한 식각단면을 구현할 수 있는 반도체소자의 패턴 형성 방법을 제공하는데 그 목적이 있다.
도 1a 및 도 1b는 종래의 방법에 의해 KrF용 레지스트를 리플로우(Reflow) 및 식각 공정을 도시한 모식도,
도 2a 내지 도 2d는 본 발명의 일실시예에 따른 패턴 형성 공정을 도시한 단면도,
도 3a 내지 도 3d는 상기 도 2a 내지 도 2d에 각각 해당하는 모식도,
도 4a 및 도 4b는 종래 및 본 발명의 차이점을 도시한 모식도.
* 도면의 주요 부분에 대한 부호의 설명
10 : 기판
11 : 피식각층
12b : 포토레지스트 패턴
13 : Ar 이온주입막
상기와 같은 문제점을 해결하기 위해 본 발명은, 소정 공정이 완료된 기판 상에 피식각층을 형성하는 단계; 상기 피식각층 상에 KrF용 포토레지스트를 도포하는 단계; KrF 노광원을 이용한 포토리소그라피 공정을 실시하여 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 리플로우시키는 단계; 상기 리플로우된 포토레지스트 패턴 표면에 Ar을 이용한 이온주입을 실시하여 Ar 이온주입막을 형성하는 단계; 및 상기 Ar 이온주입막을 포함한 포토레지스트 패턴을 식각마스크로 상기 피식각층을 식각하여 수직한 식각 단면을 갖는 패턴을 형성하는 단계를 포함하는 반도체소자의 패턴 형성 방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 첨부한 도 2a 내지 도 2d를 참조하여 상세하게 설명한다.
도 2a 내지 도 2d는 본 발명의 일실시예에 따른 패턴 형성 공정을 도시한 단면도이며, 도 3a 내지 도 3d는 상기 도 2a 내지 도 2d에 각각 해당하는 모식도이다.
먼저 도 2a에 도시된 바와 같이, 반도체 소자를 형성하기 위한 여러 요소가 형성된 기판(10) 상에 피식각층(11)과 포토레지스트 패턴(12a)을 형성하는 바, 이는 도 3a의 모식도에 도시된 바와 같다.
구체적으로, 피식각층(11) 상에 KrF 노광원용 DUV(Deep Ultra-violet) 포토레지스트를 도포한 다음, 마스크 및 KrF 노광원을 이용하여 포토레지스트를 노광한 다음, 하드 베이킹을 실시하여 부분투과된 포토레지스트 영역에 가교를 형성한 후, 현상을 실시하여 상기 부분투과된 상기 포토레지스트 영역으로 이루어지는 포토레지스트 패턴(12a)를 형성한다.
여기서, 피식각층(11)은 통상의 절연막 예컨대, BPSG(Boro Phospho Silicate Glass), SOG(Spin On Glass), 산화막 또는 질화막 계열을 이용하는 소자분리막, 층간절연막, 하드마스크 등을 포함하며, 폴리실리콘, W 등의 금속을 이용한 비트라인, 워드라인 등의 포토레지스트 패턴을 형성하는 모든 물질막을 다 포함할 수 있다.
다음으로 도 2b에 도시된 바와 같이, 상기 포토레지스트 패턴(12a)을 리플로우시켜 '12b'에 도시된 바와 같이 되도록 하는 바, 이는 도 3b의 모식도에 도시된 바와 같다.
리플로우에 의해 하부 패턴과의 오버래이 마진 즉, 임계치수(Critical Dimension; 이하 CD라 함) 마진을 향상시켜 미세 패턴을 형성할 수 있도록 하는 리플로우 공정은 열공정으로 구현되는 바, 이는 다음과 같은 두 단계에 걸쳐 이루어진다.
즉, 1차 하드 베이킹과 임계점에 의한 2차 하드 베이킹에 의해 이루어진다.이는 포토레지스트 패턴(12b)의 급격한 열공정에 의한 변형을 막고 균일한 막 두께를 구현하기 위한 것이다. 1차 하드 베이킹은, 90℃ ∼ 120℃의 온도 하에서 1분 ∼ 2분 동안 실시하며, 이 때 정상적인(Normal) CD가 구현된다.2차 하드 베이킹 단계는, 130℃ ∼ 160℃의 온도 하에서 1분 ∼ 2분 동안 실시하며, 이는 임계점 베이크에 의한 수축(Shrinkage)을 이용하여 최종 CD를 구현하도록 한다.여기서, 수축은 열공정에 의해 포토레지스트가 경화되면서 표면이 수축되는 현상으로 이에 의해 최종 CD가 구현된다.
다음으로 도 2c에 도시된 바와 같이, 소자의 특성에 영향을 주지 않는 비활성 기체인 Ar을 포토레지스트 패턴(12a) 표면에 이온주입(Ion implantation)하여 표면을 경화시킴으로써, 도면부호'13'과 같은 균일한 Ar 이온주입막을 형성시키는 바, 이는 도 3c의 모식도에 도시된 바와 같다.
여기서, Ar 이온주입시, 1.0E1012/㎠ ∼ 5.0E1015/㎠ 농도의 40Ar을 이용하며 3KeV ∼ 7KeV의 에너지를 이용한다.
따라서, 후속 식각 공정에 따른 포토레지스트의 손실을 방지할 수 있으며, 수직한 식각 단면을 구현할 수 있는 바, 도 4a 및 도 4b에 도시된 바와 같이, 종래의 경우인 도 4a에서는 포토레지스트의 손실에 따른 테이퍼 식각(Taper etch)이 발생하며, 본 발명의 도 4b에서는 포토레지스트의 손실을 방지할 수 있어 수직 식각 단면을 얻을수 있다.
다음으로 도 2d에 도시된 바와 같이, 포토레지스트 패턴(12b)을 식각마스크로 하여 피식각층(11)을 식각하는 일련의 과정을 통해 패턴 변형을 최소화하며, 수직한 식각 단면을 갖는 미세 패턴이 형성된다.
상기한 바와 같이 이루어지는 본 발명은, 포토레지스트 패턴을 리플로우시킨 후 Ar 이온주입을 실시하여 표면을 경화시킴으로써, 후속 식각에 따른 포토레지스트의 손실을 최소화하여 수직한 식각 단면을 얻을 수 있음과 동시에 미세 패턴을 형성할 수 있음을 실시예를 통해 알아 보았다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은, KrF 노광원용 포토레지스트의 식각에 따른 패턴의 변형과 손실을 방지할 수 있으며 패턴 형성시 수직한 식각 단면을 얻을 수 있도록 함으로써, 소자의 집적도 및 수율을 향상시킬 수 있는 탁월한 효과를 기대할 수 있다.
Claims (8)
- 삭제
- 소정 공정이 완료된 기판 상에 피식각층을 형성하는 단계;상기 피식각층 상에 KrF용 포토레지스트를 도포하는 단계;KrF 노광원을 이용한 포토리소그라피 공정을 실시하여 포토레지스트 패턴을 형성하는 단계;상기 포토레지스트 패턴을 리플로우시키는 단계;상기 리플로우된 포토레지스트 패턴 표면에 Ar을 이용한 이온주입을 실시하여 Ar 이온주입막을 형성하는 단계; 및상기 Ar 이온주입막을 포함한 포토레지스트 패턴을 식각마스크로 상기 피식각층을 식각하여 수직한 식각 단면을 갖는 패턴을 형성하는 단계를 포함하는 반도체소자의 패턴 형성 방법.
- 제 2 항에 있어서,상기 Ar 이온주입시, 1.0E1012/㎠ 내지 5.0E1015/㎠ 농도의 40Ar을 이용하는 것을 특징으로 하는 반도체소자의 패턴 형성 방법.
- 제 3 항에 있어서,상기 Ar 이온주입시, 3KeV 내지 7KeV의 에너지를 이용하는 것을 특징으로 하는 반도체소자의 패턴 형성 방법.
- 제 2 항에 있어서,상기 리플로우시키는 단계는,1차 하드 베이킹하는 단계와, 임계점에 의한 2차 하드 베이킹하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 패턴 형성 방법.
- 제 5 항에 있어서,상기 1차 하드 베이킹하는 단계는, 90℃ 내지 120℃의 온도 하에서 1분 내지 2분 동안 실시하는 것을 특징으로 하는 반도체소자의 패턴 형성 방법.
- 제 5 항에 있어서,상기 2차 하드 베이킹 단계는, 130℃ 내지 160℃의 온도 하에서 1분 내지 2분 동안 실시하는 것을 특징으로 하는 반도체소자의 패턴 형성 방법.
- 삭제
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| Application Number | Priority Date | Filing Date | Title |
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Family
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8877634B2 (en) | 2012-04-05 | 2014-11-04 | Samsung Electronics Co., Ltd. | Methods of forming a fine pattern on a substrate and methods of forming a semiconductor device having a fine pattern |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06349716A (ja) * | 1993-06-03 | 1994-12-22 | Fujitsu Ltd | Ｘ線マスクの製造方法 |
| KR19990080766A (ko) * | 1998-04-21 | 1999-11-15 | 윤종용 | 개시제를 포함하는 반도체장치 제조용 포토레지스트 및 이를 이용한 포토리소그래피공정 |
| JP2000221698A (ja) * | 1999-01-29 | 2000-08-11 | Sony Corp | 電子装置の製造方法 |
| KR20010005154A (ko) * | 1999-06-30 | 2001-01-15 | 김영환 | 레지스트 플로우 공정을 이용한 미세패턴 형성방법 |
-
2001
- 2001-06-25 KR KR10-2001-0036375A patent/KR100399061B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06349716A (ja) * | 1993-06-03 | 1994-12-22 | Fujitsu Ltd | Ｘ線マスクの製造方法 |
| KR19990080766A (ko) * | 1998-04-21 | 1999-11-15 | 윤종용 | 개시제를 포함하는 반도체장치 제조용 포토레지스트 및 이를 이용한 포토리소그래피공정 |
| JP2000221698A (ja) * | 1999-01-29 | 2000-08-11 | Sony Corp | 電子装置の製造方法 |
| KR20010005154A (ko) * | 1999-06-30 | 2001-01-15 | 김영환 | 레지스트 플로우 공정을 이용한 미세패턴 형성방법 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8877634B2 (en) | 2012-04-05 | 2014-11-04 | Samsung Electronics Co., Ltd. | Methods of forming a fine pattern on a substrate and methods of forming a semiconductor device having a fine pattern |
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| KR20030001598A (ko) | 2003-01-08 |
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