JP3978852B2

JP3978852B2 - 半導体装置の製造方法

Info

Publication number: JP3978852B2
Application number: JP06478298A
Authority: JP
Inventors: 稔菅原
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1998-02-27
Filing date: 1998-02-27
Publication date: 2007-09-19
Anticipated expiration: 2018-02-27
Also published as: JPH11251536A

Description

【０００１】
【発明の属する技術分野】
本願の発明は、メモリ混載論理素子等の様に密なパターンと疎なパターンとの両方を含む半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
半導体装置の製造に際しては、フォトマスク上のパターンをリソグラフィでレジストに転写し、このレジストをマスクにして被エッチング層をエッチングすることが多い。ところで、半導体装置の微細化に伴って、リソグラフィにおける露光波長よりも微細な線幅やホール径が要求される様になってきている。例えば、波長が２４８ｎｍであるＫｒＦエキシマレーザ光を用いて０．２４μｍ以下の線幅やホール径を実現することが要求されている。
【０００３】
この様に露光波長よりも微細な線幅やホール径を実現するリソグラフィ技術として、以下の技術が従来から知られている。まず、第１に、斜入射照明技術が知られている。この斜入射照明技術には、光源の形状によって、４つ穴照明、輪帯照明、ハーフトーン輪帯照明、変形照明等の技術があり、何れの技術も密なパターンの転写性能が向上する。
【０００４】
第２に、位相シフト法が知られている。この位相シフト法には、ハーフトーン方式、レベンソン方式、リム方式、クロムレス方式等がある。ハーフトーン方式及びリム方式はホールパターンの転写に有効であり、レベンソン方式は密なパターンの転写に有効であり、クロムレス方式は疎なパターンの転写に有効である。
【０００５】
第３に、ハーフトーン位相シフト方式と輪帯照明との組み合わせが知られている。この組み合わせは、疎なパターンの転写性能を低下させることなく、密なパターンの転写性能を向上させることができる。第４に、補助パターン方式が知られている。この補助パターン方式では、レチクル上の疎なパターンに補助パターンを付加することによって、疎なパターンでも密なパターン並みの転写性能を得ることができる。
【０００６】
第５に、高コントラストレジストと称されていて露光部と未露光部との溶解速度比が大きいレジストを用いることによって、密なパターンの転写性能を向上させる技術がある。第６に、コントラストが適切に調整されたレジストと称されていて露光部と未露光部との溶解速度比が所望のパターンに合致されているレジストを用いることによって、疎なパターンの転写性能を向上させる技術がある。
【０００７】
従って、従来、例えば露光波長よりも微細な幅の配線を形成する場合は、パターンが密なメモリ素子等の製造に際しては輪帯照明またはレベンソン方式位相シフト法または高コントラストレジストを用いることが多く、パターンが疎な論理素子等の製造に際してはコントラストが適切に調整されたレジストを用いることが多かった。
【０００８】
【発明が解決しようとする課題】
パターンが密なメモリ素子等のみから成る半導体装置やパターンが疎な論理素子等のみから成る半導体装置を製造する場合は、上述の従来の方法でも特に支障はない。しかし、近年においては、半導体装置自体にシステムとしての機能を持たせたメモリ混載論理素子から成る半導体装置等が製造される様になってきている。
【０００９】
ところが、メモリ混載論理素子のメモリ部のパターンは密であり、論理部のパターンは疎であるので、メモリ混載論理素子から成る半導体装置には密なパターンと疎なパターンとが混在している。
【００１０】
そして、上述の従来の方法は、密なパターンの転写と疎なパターンの転写とに対してトレードオフの関係にあることが多いので、密なパターンも疎なパターンも共に露光波長よりも微細な半導体装置を製造することが困難であった。例えば、斜入射照明技術では、密なパターンの転写性能が向上するが、疎なパターンの転写性能が特に焦点深度において低下する。
【００１１】
また、レベンソン方式位相シフト法では、パターンの寸法Ｓに対してパターンのピッチＰが
Ｐ＝２Ｓ
でパターンが密な場合に最も顕著な効果が得られるが、
２Ｓ＜Ｐ≦３Ｓ
においてはＰの値によって効果が著しく異なり、更に、
Ｐ≧３Ｓ
でパターンが疎な場合には効果が得られない。
【００１２】
また、ハーフトーン位相シフト方式と輪帯照明との組み合わせは、疎なパターンの転写性能を低下させることなく、密なパターンの転写性能を向上させることができるが、疎なパターンの転写性能は向上しない。
【００１３】
また、位相シフト方式を用いる場合は、所望の転写性能を得るために、パーシャルコヒーレンシー（σ）を小さくすることによって光の可干渉性を向上させて転写することが多い。しかし、この様にすると、結像レンズ系に残存しているコマ収差による影響が増大して、パターンの変形や位置ずれを生じるという欠点もある。
【００１４】
また、メモリ混載論理素子にはＤＲＡＭやＳＲＡＭやフラッシュＥＥＰＲＯＭ等の数種類の異なるメモリが同時に搭載される場合が多く、斜入射照明技術や位相シフト方式を用いると、夫々のメモリにおけるパターンの配置によって斜入射照明や位相シフトの効果が異なる。このため、光近接効果補正の評価パラメータ数が増大して、レチクルの作製におけるデータ処理の負荷が著しく増大するという問題もある。
【００１５】
また、レチクル上の疎なパターンに補助パターンを付加する補助パターン方式では、半導体装置の回路設計への制約が大きく且つレチクルの作製において欠陥検査が非常に困難である等の課題が多いので、この補助パターン方式を半導体装置の製造に実際に適用することは困難である。
【００１６】
また、リソグラフィで用いられる結像レンズの開口数をＮＡ、露光波長をλとしたときに、パターンの寸法Ｓを
ｋ₁＝Ｓ×（ＮＡ／λ）
の関係式によるｋ₁で表した場合に、
ｋ₁≦０．６
となる値を要求されるに伴って、密なパターンの転写に適している高コントラストレジストの性能と疎なパターンの転写に適しているコントラストが適切に調整されたレジストの性能とを両立させることが益々困難になってきている。
【００１７】
例えば、Ｓ＝０．１８μｍの線幅では、ＮＡ＝０．６及びλ＝０．２４８μｍとして、ｋ₁＝０．４４になるが、この様な値のｋ₁で密なパターンと疎なパターンとの両方に適したコントラストを有するレジストを作製することは非常に困難である。
【００１８】
従って、本願の発明は、露光波長よりも微細で且つ密なパターンと露光波長よりも微細で且つ疎なパターンとの両方を含む半導体装置を製造することができる半導体装置の製造方法を提供することを目的としている。
【００１９】
【課題を解決するための手段】
本発明による半導体装置の製造方法では、第１及び第２の領域における被エッチング層をエッチングする際のマスクにする第１及び第２のマスク層のパターンの第１及び第３のレジストを形成するために夫々別個の第１及び第２のリソグラフィを実行しているので、これら第１及び第２のリソグラフィの実行時に露光方法やレジストの材料等について夫々別個の条件を採用することができる。
【００２０】
このため、被エッチング層を第１及び第２の領域で夫々露光波長よりも微細で且つ密なパターン及び露光波長よりも微細で且つ疎なパターンにエッチングする場合に、第１及び第２のリソグラフィの実行時に夫々のパターンの形成に適した条件を採用することができ、露光波長よりも微細で且つ密なパターンの第１のマスク層と露光波長よりも微細で且つ疎なパターンの第２のマスク層とを被エッチング層上に高精度に形成することができる。
【００２１】
しかも、第１及び第２のマスク層をマスクにして第１及び第２の領域における被エッチング層を同時にエッチングするので、第１の領域に対するエッチングと第２の領域に対するエッチングとで条件が変動しなくて、被エッチング層を高精度にエッチングすることができる。
【００２２】
また、第１のレジストを硬化させるので、第１のレジストよりも上層で第２のレジストに対して第１のリソグラフィを実行しても、また、第１のマスク層のパターンの第１のレジストが第１の領域に存在している状態で第３のレジストに対して第２のリソグラフィを実行しても、共に第１のレジストは加工されずに残る。
【００２３】
しかも、第１のレジスト上に中間層を形成するので、この中間層の材料を選択することによって、第２のレジストをマスクにしてエッチングした中間層を更にマスクにして第１のレジストをエッチングすることが可能である。従って、第１のレジストから成る第１のマスク層と第３のレジストから成る第２のマスク層とを夫々第１及び第２の領域に同時に存在させることができる。
【００２４】
また、第１及び第３のレジストが共にレジストであるので、これら第１のレジストから成る第１のマスク層と第３のレジストから成る第２のマスク層とを被エッチング層のエッチング後に同時に除去することができる。
【００２５】
【発明の実施の形態】
以下、ＤＲＡＭ及びＳＲＡＭを含むメモリ部とＭＰＵやＡＳＩＣ等を含む論理部とを有するメモリ混載論理素子の製造に適用した本願の発明の第１及び第２実施形態を、図１〜４を参照しながら説明する。
【００２６】
まず、線幅が０．１８μｍのゲート電極を形成する第１実施形態を説明する。この第１実施形態では、図１（ａ）に示す様に、Ｓｉ基板１１に素子分離領域（図示せず）を形成した後、メモリ部１２と論理部１３との両方の素子活性領域の表面にゲート絶縁膜としてのＳｉＯ₂膜１４を形成する。そして、図１（ｂ）に示す様に、ＳｉＨ₄を用いたＣＶＤ法で厚さ０．２５μｍの多結晶Ｓｉ膜１５を堆積させる。
【００２７】
次に、図１（ｃ）に示す様に、厚さ０．０５５μｍの下置き反射防止膜１６を回転塗布する。その後、図１（ｄ）に示す様に、ノボラック樹脂から成る厚さ０．５μｍのレジスト１７を回転塗布した後、温度が２００℃で時間が３００秒間のハードベークでレジスト１７中の溶剤を蒸発させて、このレジスト１７を硬化させる。そして、図１（ｅ）に示す様に、ＳｉＯ₂ターゲットとＡｒガスとを用いるスパッタ法で、厚さ０．０５μｍのＳｉＯ₂膜１８を堆積させる。
【００２８】
次に、図２（ａ）に示す様に、ポリハイドロキシスチレンにアセタール系の保護基が付加されており高いコントラストが得られるレジスト２１を０．５５μｍの厚さに回転塗布する。そして、斜入射照明光源ではない通常のＫｒＦエキシマレーザ光源や縮小レンズ系等を有する縮小投影露光装置に、メモリ部１２のゲート電極のパターンが５倍に拡大されているレチクル２２を装填し、開口数０．５５及びパーシャルコヒーレンシー０．５５の条件でレジスト２１を露光する。
【００２９】
ゲート電極の線幅仕様は既述の様に０．１８μｍ程度であるが、メモリ部１２ではゲート電極のパターンが密であり、ゲート電極の線幅をＳとすると、メモリ部１２に形成すべきゲート電極のピッチＰは、
Ｐ≦３Ｓ
である。
【００３０】
高いコントラストが得られるレジスト２１はメモリ部１２におけるこの様に密なゲート電極のパターンの転写に適しているので、ゲート電極の線幅仕様が０．１８±０．０２μｍの範囲とすると、２２ｍｍ角のチップ内で０．６μｍの焦点深度と８％の露光裕度とを確保することができる。
【００３１】
また、ノボラック樹脂から成るレジスト１７は波長０．２４８μｍの光を吸収するので、レジスト２１の露光に際して下地からの反射の影響がなく、良好なパターンの潜像がレジスト２１に形成される。なお、論理部１３は全面が露光される。
【００３２】
次に、図２（ｂ）に示す様に、レジスト２１を現像して、メモリ部１２におけるゲート電極のパターンを得ると共に論理部１３のレジスト２１を除去する。そして、図２（ｃ）に示す様に、レジスト２１をマスクにして、ＳｉＦ₄及びＡｒガスを用いるＲＩＥをＳｉＯ₂膜１８に施して、レジスト２１のパターンをＳｉＯ₂膜１８に転写する。なお、論理部１３のＳｉＯ₂膜１８は除去される。
【００３３】
次に、図２（ｄ）に示す様に、レジスト２１及びＳｉＯ₂膜１８をマスクにして、Ｏ₂及びＡｒガスを用いるＥＣＲプラズマエッチングをレジスト１７に施す。このエッチングでは、異方性プラズマを用いるので、レジスト１７を垂直な断面形状に加工することができる。なお、論理部１３のレジスト１７は除去され、レジスト２１もエッチングの進行に伴って除去される。
【００３４】
次に、図３（ａ）に示す様に、ポリハイドロキシスチレンにアセタール系及びＢＯＣ系の保護基が付加されておりコントラストを調整し易いレジスト２３を０．６２μｍの厚さに回転塗布する。そして、論理部１３のゲート電極のパターンが５倍に拡大されているレチクル２４を用いて、レジスト２１を露光した場合と同様の縮小投影露光装置及び条件でレジスト２３を露光する。
【００３５】
論理部１３ではゲート電極のパターンが疎であり、ゲート電極の線幅をＳとすると、論理部１３に形成すべきゲート電極のピッチＰは、
Ｐ＞３Ｓ
である。
【００３６】
コントラストを調整し易いレジスト２３は論理部１３におけるこの様に疎なゲート電極のパターンの転写に適しているので、レジスト２１を露光した場合と同様の焦点深度及び露光裕度を確保することができる。また、レジスト２３の下地に下置き反射防止膜１６を予め塗布してあるので、レジスト２３の露光に際して下地からの反射の影響がなく、良好なパターンの潜像がレジスト２３に形成される。なお、メモリ部１２は全面が露光される。
【００３７】
次に、図３（ｂ）に示す様に、レジスト２３を現像して、論理部１３におけるゲート電極のパターンを得ると共にメモリ部１２のレジスト２３を除去する。ここまでで、メモリ部１２におけるゲート電極のパターンがレジスト１７及びＳｉＯ₂膜１８で形成され、論理部１３におけるゲート電極のパターンがレジスト２３で形成される。
【００３８】
次に、図３（ｃ）に示す様に、レジスト１７及びＳｉＯ₂膜１８とレジスト２３とをマスクにして、下置き反射防止膜１６をエッチングする。そして、図３（ｄ）に示す様に、レジスト１７、２３をマスクにして、Ｃｌ₂とＯ₂との混合ガスを用いるＥＣＲエッチングを多結晶Ｓｉ膜１５に施して、レジスト１７、２３のパターンを多結晶Ｓｉ膜１５に転写する。なお、メモリ部１２のＳｉＯ₂膜１８はエッチングの進行に伴って除去される。
【００３９】
次に、図３（ｅ）に示す様に、Ｏ₂プラズマ中における灰化でレジスト１７、２３及び下置き反射防止膜１６を除去して、多結晶Ｓｉ膜１５から成るゲート電極をメモリ部１２及び論理部１３に形成する。そして、図示されてはいないが、更に従来公知の工程を実行して、この半導体装置を完成させる。
【００４０】
図４は、メモリ部１２の多結晶Ｓｉ膜１５と論理部１３の多結晶Ｓｉ膜１５との接続部におけるレジスト１７、２３のパターンを示している。以上の第１実施形態では、レチクル２２を用いてパターニングしたレジスト２１をマスクにしてレジスト１７をエッチングし、また、レチクル２４を用いてレジスト２３をパターニングするので、レチクル２２とレチクル２４との合わせずれのために、レジスト１７とレジスト２３との間に最大で０．０９μｍ程度のずれが生じる。
【００４１】
しかし、図４に示す様に例えばレジスト２３の一端部をレジスト１７の一端部で取り囲む様にレジスト１７、２３をパターニングすれば、図４（ａ）の様に合わせずれがない場合は勿論のこと、図４（ｂ）の様に合わせずれΔがある場合にも、メモリ部１２の多結晶Ｓｉ膜１５と論理部１３の多結晶Ｓｉ膜１５との接続が確保される。
【００４２】
次に、線幅が０．１５μｍのゲート電極を形成する第２実施形態を説明する。この第２実施形態も、図２（ａ）に示した様にレジスト２１を回転塗布するまでは、上述の第１実施形態と実質的に同様の工程を実行する。しかし、この第２実施形態では、その後、斜入射照明光源としてのＫｒＦエキシマレーザ光源や縮小レンズ系等を有する縮小投影露光装置にレチクル２２を装填し、開口数０．６０及びパーシャルコヒーレンシー０．６０の条件でレジスト２１を露光する。
【００４３】
この第２実施形態におけるレジスト２１の露光でも、ゲート電極の線幅仕様が０．１５±０．０２μｍの範囲とすると、２２ｍｍ角のチップ内で０．６μｍの焦点深度と８％の露光裕度とを確保することができる。その後、図３（ａ）に示した様にレジスト２３を回転塗布するまでは、再び上述の第１実施形態と実質的に同様の工程を実行する。
【００４４】
しかし、この第２実施形態では、その後、レチクル２４を用いて、レジスト２１を露光した場合と同様の縮小投影露光装置及び条件でレジスト２３を露光する。そして、その後は、再び上述の第１実施形態と実質的に同様の工程を実行して、この半導体装置を完成させる。
【００４５】
なお、以上の第１及び第２実施形態ではメモリ部１２がＤＲＡＭ及びＳＲＡＭを含む半導体装置を製造したが、メモリ部１２がＦｅＲＡＭやフラッシュＥＥＰＲＯＭ等を含む半導体装置の製造にも本願の発明を適用することができる。また、上述の第１及び第２実施形態ではゲート電極を形成したが、密なパターンと疎なパターンとが混在していれば、素子分離領域や金属配線やコンタクトホールやビアホール等の形成にも本願の発明を適用することができる。
【００４６】
また、上述の第１及び第２実施形態では露光のためにＫｒＦエキシマレーザ光を用いたが、ｉ線やＡｒＦエキシマレーザ光やＸ線や真空紫外線等を用いる場合でも、フレネル回折等のために密なパターンと疎なパターンとで転写性能が互いに異なるときは、本願の発明を適用することができる。
【００４７】
また、メモリ部１２における密なゲート電極のパターンを形成するために、上述の第１実施形態では高いコントラストが得られるレジスト２１を用い、第２実施形態では高いコントラストが得られるレジスト２１と斜入射照明技術との組み合わせを用いたが、斜入射照明技術のみや、レベンソン方式位相シフト法のみや、斜入射照明技術とハーフトーン方式位相シフト法との組み合わせ等を用いてもよい。
【００４８】
また、論理部１３における疎なゲート電極のパターンを形成するために、上述の第１及び第２実施形態ではコントラストを調整し易いレジスト２３を用いたが、補助パターン方式や、クロムレス方式位相シフト法や、レチクル上のパターンを境に位相を１８０°異ならせた位相シフト法等を用いてもよい。
【００４９】
また、上述の第１及び第２実施形態では、メモリ部１２における密なゲート電極のパターンのレジスト１７を加工した後に論理部１３における疎なゲート電極のパターンのレジスト２３を加工しているが、これらの順序は逆でもよい。
【００５０】
また、上述の第１及び第２実施形態ではレジスト１７をエッチングする際のマスクとしてＳｉＯ₂膜１８を用いたが、Ｓｉや金属や合金等の他の無機材料を用いてもよい。また、上述の第１実施形態ではｋ₁＝０．４０であり、第２実施形態ではｋ₁＝０．３９であるが、ｋ₁≦０．６であれば本願の発明の適用が有効である。
【００５１】
【発明の効果】
本発明による半導体装置の製造方法では、露光波長よりも微細で且つ密なパターンの第１のマスク層と露光波長よりも微細で且つ疎なパターンの第２のマスク層とを被エッチング層上に高精度に形成することができ、しかも、被エッチング層を高精度にエッチングすることができるので、露光波長よりも微細で且つ密なパターンと露光波長よりも微細で且つ疎なパターンとの両方を含む半導体装置を製造することができる。
【００５２】
また、第１のレジストから成る第１のマスク層と第３のレジストから成る第２のマスク層とを夫々第１及び第２の領域に同時に存在させることができ、また、これら第１及び第２のマスク層を被エッチング層のエッチング後に同時に除去することができるので、露光波長よりも微細で且つ密なパターンと露光波長よりも微細で且つ疎なパターンとの両方を含む半導体装置を低コストで製造することができる。
【図面の簡単な説明】
【図１】本願の発明の第１実施形態における初期の工程を順次に示す側断面図である。
【図２】第１実施形態における中期の工程を順次に示す側断面図である。
【図３】第１実施形態における終期の工程を順次に示す側断面図である。
【図４】第１実施形態におけるゲート電極の接続部の平面図である。
【符号の説明】
１２…メモリ部（第１の領域）、１３…論理部（第２の領域）、１５…多結晶Ｓｉ膜（被エッチング層）、１７…レジスト（第１のマスク層、第１のレジスト）、１８…ＳｉＯ₂膜（中間層）、２１…レジスト（第２のレジスト）、２３…レジスト（第２のマスク層、第３のレジスト）

Claims

被エッチング層上に第１のレジストを塗布して硬化させる工程と、
前記第１のレジスト上に中間層を形成する工程と、
前記中間層上で第２のレジストを第１のリソグラフィで第１の領域における第１のマスク層のパターンに加工する工程と、
前記第２のレジストをマスクにして前記中間層をエッチングする工程と、
少なくとも前記エッチング後の前記中間層をマスクにして前記第１のレジストをエッチングする工程と、
前記第１のレジストの前記エッチング後に前記被エッチング層上と前記第１のレジスト上とに第３のレジストを塗布する工程と、
前記第３のレジストを第２のリソグラフィで第２の領域における第２のマスク層のパターンに加工する工程と、
前記第２のリソグラフィの後に少なくとも前記第１及び第３のレジストをマスクにして前記第１及び第２の領域における前記被エッチング層を同時にエッチングする工程と
を具備することを特徴とする半導体装置の製造方法。